JP2008029008A - 高速信号伝送システムの高電圧出力バッファ回路 - Google Patents
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- 230000008054 signal transmission Effects 0.000 title 1
- 239000003990 capacitor Substances 0.000 claims description 27
- 230000000903 blocking effect Effects 0.000 claims description 16
- 230000036316 preload Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 10
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 3
- 238000004088 simulation Methods 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- H03F3/45183—Long tailed pairs
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- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45928—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection using IC blocks as the active amplifying circuit
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- H03K19/0175—Coupling arrangements; Interface arrangements
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- H03F2203/45101—Control of the DC level being present
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Abstract
【課題】Gbps以上の高速で信号を伝送するシステムにおいてて用いる出力バッファ回路を提供する。
【解決手段】出力バッファ回路は、プレドライバステージとメインドライバステージで構成される。プレドライバステージは低電源電圧の提供を受け、低電源電圧用ゲート酸化膜トランジスタで構成され速い速度で動作し、メインドライバステージは高電源電圧の提供を受け高電源電圧用ゲート酸化膜トランジスタで構成され高い電圧レベルの信頼性のある信号を出力する。
【選択図】 図4
【解決手段】出力バッファ回路は、プレドライバステージとメインドライバステージで構成される。プレドライバステージは低電源電圧の提供を受け、低電源電圧用ゲート酸化膜トランジスタで構成され速い速度で動作し、メインドライバステージは高電源電圧の提供を受け高電源電圧用ゲート酸化膜トランジスタで構成され高い電圧レベルの信頼性のある信号を出力する。
【選択図】 図4
Description
本発明は半導体集積回路に係り、より詳細にはGbps以上の高速で動作するシステムに適用しうる差動回路及び出力バッファ回路に関する。
CMOS(Complementary Metal Oxide Semiconductor)技術の発展に伴い、CMOS回路に用いられる電源電圧が減少しつつある。これによって、従来のCMOS回路では、出力バッファ回路に高電圧出力を得ることがだんだん難しくなりつつある。
図1は、従来の低電源電圧用ゲート酸化膜トランジスタを用いる出力バッファ回路を示す。
図1を参照すると、従来の出力バッファ回路は、低電源電圧VDDLに接続された負荷R11及びR12、差動スイッチングトランジスタであるNMOSトランジスタNT11及びNT12、及びバイアス電圧Vcによって定電流源として動作するNMOSトランジスタNT13を含む。
図1を参照すると、従来の出力バッファ回路は、低電源電圧VDDLに接続された負荷R11及びR12、差動スイッチングトランジスタであるNMOSトランジスタNT11及びNT12、及びバイアス電圧Vcによって定電流源として動作するNMOSトランジスタNT13を含む。
図1の出力バッファ回路は、定電源電圧VDDLを電源電圧に用いて定電圧出力を提供するように動作する。
具体的には、図1の出力バッファ回路は、低電源電圧VDDLを電源電圧に用いて第1電圧レベルと第2電圧レベルとの間をスイングする二つの差動入力電圧VIn+及びVIn−の入力を受け、第3電圧レベルと第4電圧レベルとの間をスイングする差動出力電圧VOut+及びVOut−を出力する。
トランジスタNT11及びNT12は、低電源電圧用ゲート酸化膜トランジスタで構成される。低電源電圧用ゲート酸化膜トランジスタは低電源電圧の最大の電圧レベルに耐えられるだけの厚さを有するゲート酸化膜を有する。低電源電圧用ゲート酸化膜トランジスタは、高電源電圧用ゲート酸化膜トランジスタに比べて相対的に厚さの薄いゲート酸化膜を有する薄ゲート酸化膜トランジスタ(thin gate oxide transistor)で構成される。
NMOSトランジスタNT11及びNT12のボディ、即ち、P型基板は、接地電圧にバイアスされる。したがって、トランジスタNT11及びNT12のゲート電極とボディとの間の最大電圧差は低電源電圧VDDLになる。
図1に示す従来の出力バッファでは、トランジスタNT11及びNT12は、低電源電圧用の薄ゲート酸化膜NMOSトランジスタを用いていた。高電圧出力を出すために、低電源電圧VDDLのかわりに高電源電圧VDDHを負荷R11及びR12に接続して用いると、トランジスタNT11及びNT12のゲート電極とボディとの電圧差が低電源電圧用の薄ゲート酸化膜NMOSトランジスタの最大許容電圧を超過するようになり、薄ゲート酸化膜の信頼性が低下するという問題が発生するおそれがある。
このように、差動スイッチングトランジスタに低電源電圧用の薄ゲート酸化膜NMOSトランジスタを用いて、高速動作を得るとともに電源電圧を高めて高電圧出力を得ようとする場合、図1の出力バッファは動作信頼性が低下するので、出力バッファに用いられるトランジスタは、高電源電圧用トランジスタである厚ゲート酸化膜トランジスタを用いるべきである。
図2は、従来の高電源電圧用ゲート酸化膜トランジスタを用いる出力バッファ回路を示す。
図2を参照すると、出力バッファ回路は、高電源電圧VDDHに接続された負荷R21及びR22と、差動スイッチングNMOSトランジスタNT21及びNT22と、電流源として動作するNMOSトランジスタ(NT23)とを含む。
図2の出力バッファ回路は、高電源電圧VDDHを電源電圧に用いて高電圧出力を提供する。
図2を参照すると、出力バッファ回路は、高電源電圧VDDHに接続された負荷R21及びR22と、差動スイッチングNMOSトランジスタNT21及びNT22と、電流源として動作するNMOSトランジスタ(NT23)とを含む。
図2の出力バッファ回路は、高電源電圧VDDHを電源電圧に用いて高電圧出力を提供する。
具体的には、図2の出力バッファ回路は、高電源電圧VDDHを電源電圧に用いて、二つの差動入力電圧VIn+及びVIn−の入力を受け、最大スイング電圧レベルが高電源電圧に近い電圧レベルを有する差動出力電圧VOut+及びVOut−を出力する。
トランジスタNT21及びNT22は、高電源電圧に耐えられる厚ゲート酸化膜トランジスタで構成され、NMOSトランジスタNT21及びNT22のボディは接地電圧にバイアスされる。したがって、トランジスタNT21及びNT22のゲート電極とボディとの間の最大電圧差は高電源電圧VDDHになる。
この場合、厚ゲート酸化膜トランジスタは薄ゲート酸化膜トランジスタに比べて駆動能力が低下するので、高速動作速度を得にくい。
もし、トランジスタNT21及びNT22を低電源電圧用の薄ゲート酸化膜トランジスタとして高電源電圧VDDHで動作する出力バッファ回路に用いると、トランジスタNT21及びNT22のゲート電極とボディとの間に印加されるバイアス電圧は最大VDDHになることができる。
その結果、薄ゲート酸化膜トランジスタの最大許容電圧を超過するバイアス電圧によって薄ゲート酸化膜トランジスタの信頼性が低下するという問題点がある。したがって、薄ゲート酸化膜トランジスタは、高電源電圧で動作する出力バッファ回路には用いにくい。
即ち、従来の高電源電圧で動作する出力バッファ回路に高電源電圧用の厚ゲート酸化膜トランジスタを用いる場合には高速動作速度を得にくく、高速動作速度を得るために低電源電圧用の薄ゲート酸化膜トランジスタを用いる場合には動作信頼性が低下する。
したがって、従来の高電圧出力を得るために高電源電圧で動作する出力バッファ回路では、高い動作信頼性及び高速動作速度を同時に得にくいという問題点があった。即ち、高電源電圧で動作する出力バッファ回路では高速動作速度及び高電圧出力を同時に得にくいという問題があった。
前記問題点を解決するための本発明の第1目的は、高電源電圧の提供を受け、高い電圧レベルの差動信号を出力する差動回路を提供することにある。
本発明の第2目的は、低電源電圧と高電源電圧の提供を受け、速い速度で高い電圧レベルの差動信号を出力する出力バッファ回路を提供することにある。
本発明の第2目的は、低電源電圧と高電源電圧の提供を受け、速い速度で高い電圧レベルの差動信号を出力する出力バッファ回路を提供することにある。
前記目的を達成するための本発明の一実施例による高電源電圧の供給を受けて動作する差動回路は、高電源電圧用ゲート酸化膜を有する第1及び第2NMOSトランジスタで構成され、第1入力信号及び前記第1入力信号と差動対をなす第2入力信号を差動スイッチングしてそれぞれ第1出力信号及び前記第1出力信号と差動信号対をなす第2出力信号を出力し、高電源電圧用ゲート酸化膜を有する第1及び第2出力信号に出力する差動スイッチング回路と、前記差動スイッチング回路の前記第1及び第2NMOSトランジスタのソース電極の間に接続され前記第1及び第2出力信号の帯域幅を調節するイコライザと、を含む。
前記差動回路は、高電源電圧及び低電源電圧で動作するマルチパワーシステムに用いることができる。前記差動回路は、前記ソース電極の間に接続される電流源回路を更に含むことができる。前記電流源回路は、少なくとも一つの低電源電圧用ゲート酸化膜トランジスタで構成されることができる。前記電流源回路は、前記少なくとも一つの低電源電圧用ゲート酸化膜トランジスタのゲート電極に印加されるバイアス電圧に応答して飽和領域で動作することができる。
実施例で、前記イコライザは、前記差動スイッチング回路の前記第1及び第2NMOSトランジスタの前記ソース電極の間に接続された帯域幅調節部と、前記差動スイッチング回路の前記第1及び第2NMOSトランジスタの前記ソース電極の間に接続され、イコライザ制御信号に応答して前記第1及び第2NMOSトランジスタの前記ソース電極の間を短絡または開放させるイコライザ制御部と、を含むことができる。前記帯域幅調節部は、互いに並列に接続される可変キャパシタと可変抵抗とを含み、帯域幅制御信号に応答して前記可変キャパシタのキャパシタンスと前記可変抵抗の抵抗値とを決定することができる。前記イコライザ制御部は、前記イコライザ制御信号をゲート電極に印加されるNMOSトランジスタで構成することができる。前記NMOSトランジスタは、低電源電圧用ゲート酸化膜トランジスタで構成することができる。前記NMOSトランジスタは、ゲート電極に印加される前記イコライザ制御信号によって飽和領域で動作することができる。
実施例で、前記差動回路は、前記高電源電圧と前記差動スイッチング回路との間に接続された負荷部を更に含むことができる。前記負荷回路は、前記高電源電圧と前記第1NMOSトランジスタのドレイン電極との間に電気的に接続された第1負荷回路と、前記高電源電圧と前記第2NMOSトランジスタのドレイン電極との間に接続された第2負荷回路と、を含むことができる。
前記第1目的を達成するための本発明の他の実施例による差動回路は、高電源電圧に電気的に接続された第1負荷と、前記高電源電圧に電気的に接続された第2負荷と、ゲート電極に第1入力信号の入力を受け、ドレイン電極が前記第1負荷の一端に結合される第1高電源電圧用ゲート酸化膜NMOSトランジスタと、ゲート電極に前記第1入力信号と差動対をなす第2入力信号の入力を受け、ドレイン電極が前記第2負荷回路の一端に結合される第2高電源電圧用ゲート酸化膜NMOSトランジスタと、前記第1高電源電圧用ゲート酸化膜NMOSトランジスタのソース電極と前記第2高電源電圧用ゲート酸化膜NMOSトランジスタのソース電極との間に接続される可変キャパシタと前記可変キャパシタの両端子に並列接続される可変抵抗とを含むイコライザと、前記第1及び第2NMOSトランジスタのソース電極の間に前記可変抵抗と並列に接続されるスイッチング回路と、を含む。前記差動回路は、前記イコライザと接地電圧との間に接続された電流源を更に含むことができる。前記差動回路は、高電源電圧及び低電源電圧で動作するマルチパワーシステムに用いることができる。
本発明の第2目的を達成するための本発明の一実施例による、高電源電圧及び低電源電圧で動作するマルチパワーシステムに用いられ前記高電源電圧及び前記低電源電圧の供給を受けて動作する出力バッファ回路は、第1入力信号及び前記第1入力信号と差動対をなす第2入力信号を差動スイッチングして、第1出力信号及び前記第1出力信号と差動対をなす第2出力信号に出力するプレドライバステージと、前記プレドライバステージの出力端子にそれぞれ一端子が接続され、前記第1出力信号及び前記第2出力信号のDC成分をブロックする第1ブロッキングキャパシタ及び第2ブロッキングキャパシタを具備するブロッキングキャパシタ部と、前記第1ブロッキングキャパシタ及び前記第2ブロッキングキャパシタそれぞれの他の端子に接続され前記DC成分がブロッキングされた前記第1出力信号及び前記第2出力信号の電圧レベルをシフトする電圧基準回路と、前記電圧レベルがシフトされた第1出力信号及び第2出力信号を差動スイッチングして第3出力信号及び前記第3出力信号と差動対をなす第4出力信号を出力するメインドライバステージを含む。前記メインドライバステージは、前記高電源電圧の供給を受け、シフトされた前記第1出力信号及び前記第2出力信号を差動スイッチングし前記第3出力信号と前記第4出力信号を出力する第1及び第2NMOSトランジスタを含む差動スイッチング回路と、前記メイン差動スイッチング回路の前記第1及び第2NMOSトランジスタのソース電極の間に接続され前記第3及び第4出力信号の帯域幅を調節するイコライザと、を含む。前記第1及び第2NMOSトランジスタは、高電源電圧用ゲート酸化膜トランジスタであってもよい。前記出力バッファ回路は、前記ソース電極の間に接続される電流源回路を更に含むことができる。
実施例で、前記イコライザは、前記差動スイッチング回路の前記第1及び第2NMOSトランジスタのソース電極の間に接続された帯域幅調節部と、前記差動スイッチング回路の前記第1及び第2NMOSトランジスタのソース電極の間に接続されイコライザ制御信号に応答して前記ソース電極の間の短絡または開放を決定するイコライザ制御部と、を含む。
前記出力バッファ回路は、前記高電源電圧と前記差動スイッチング回路との間に接続された負荷回路を更に含むことができる。
実施例で、前記プレドライバステージは、前記低電源電圧の供給を受け、前記第1入力信号と前記第2入力信号を差動スイッチングして前記第1出力信号と前記第2出力信号を出力する低電源電圧用ゲート酸化膜を具備する第3及び第4NMOSトランジスタを含むプレ差動スイッチング回路を含む。前記第3NMOS及び第4NMOSトランジスタは、それぞれのソース電極が共通ソースノードで互い接続してもよい。
実施例で、前記プレドライバステージは、前記低電源電圧の供給を受け、前記第1入力信号と前記第2入力信号を差動スイッチングして前記第1出力信号と前記第2出力信号を出力する低電源電圧用ゲート酸化膜を具備する第3及び第4NMOSトランジスタを含むプレ差動スイッチング回路を含む。前記第3NMOS及び第4NMOSトランジスタは、それぞれのソース電極が共通ソースノードで互い接続してもよい。
前記プレドライバステージは、前記共通ソースノードと接地電圧との間に接続されるプレ電流源回路を更に含むことができる。前記プレ電流源回路は、少なくとも一つの低電源電圧用ゲート酸化膜のNMOSトランジスタで構成してもよい。前記プレ電流源回路は、前記少なくとも一つのNMOSトランジスタのゲート電極に印加されるバイアス電圧に応答して飽和領域で動作することができる。前記プレドライバステージは、前記低電源電圧と前記プレ差動スイッチング回路との間にプレ負荷回路を更に含むことができ、前記プレ負荷回路は、前記低電源電圧と前記第3NMOSトランジスタのドレイン電極との間に接続された第1プレ負荷回路と、前記低電源電圧と前記第4NMOSトランジスタのドレイン電極との間に接続された第2プレ負荷回路と、で構成することができる。
前述したように、本発明の実施例による差動回路及びこれを含む出力バッファ回路は、高電源電圧及び低電源電圧で動作するマルチパワーシステムで用いることができる。低電源電圧用ゲート酸化膜トランジスタで構成される差動回路をプレドライバに置いて低電源電圧を印加し、高電源電圧用ゲート酸化膜トランジスタで構成される差動回路をメインドライバに置いて高電源電圧を印加する。このようにして速い速度と高いレベルの信号を出力することができるので、動作速度と信号の信頼性の問題をともに解決することができる。
以下、添付の図面を参照して本発明の望ましい実施例をより詳細に説明する。図面上の同一の構成要素に対しては同一の参照符号を付与し、同一の構成要素について重複された説明は省略する。
図3は、本発明の一実施例による高電源電圧用ゲート酸化膜トランジスタを用いる差動回路を示すブロック図である。
本発明の実施例による差動回路は、高電源電圧と低電源電圧で動作するマルチ電源電圧システムに適用することができる。
本発明の実施例による差動回路は、高電源電圧と低電源電圧で動作するマルチ電源電圧システムに適用することができる。
図3を参照すると、本発明の一実施例による差動回路は、高電源電圧VDDHに接続された第1負荷回路10及び第2負荷回路20を含む負荷部15、差動スイッチング回路30、イコライザ40、及び電流源70で構成される。
第1負荷回路10は抵抗R31で構成され、第2負荷回路30は抵抗R32で構成することができる。ここで、第1負荷回路10は、抵抗の役割を果たす他の回路素子、例えば、トランジスタなどを用いて具現することもできる。
差動スイッチング回路30は、NMOSトランジスタNT31及びNT32で構成することができる。NMOSトランジスタNT31は差動入力電圧VIn+の入力を受け、NMOSトランジスタNT32は作動入力電圧VIn−の入力を受ける。差動スイッチング回路30は、差動入力電圧VIn+の入力を受ける二つ以上のNMOSトランジスタと差動入力電圧VIn−の入力を受ける二つ以上のNMOSトランジスタで構成することもできる。
差動スイッチング回路30のトランジスタNT31及びNT32は、高電源電圧VDDHの電圧レベルに耐えられる程度の厚いゲート酸化膜を用いる。
イコライザ40は、帯域幅調節部50及びイコライザ制御部60を含む。
帯域幅調節部50は、NMOSトランジスタNT31及びNT32のそれぞれのソース電極の間に接続される可変キャパシタCeqと可変抵抗Reqとで構成され、制御部(図示せず)からの帯域幅制御信号(BW control signal)に応答して差動出力信号VOut+と差動出力信号VOut−の帯域幅を調節する。可変キャパシタCeqは、複数個のキャパシタが並列に接続され帯域幅制御信号によるキャパシタンスを提供することができ、可変抵抗Reqは、複数個の抵抗が直列に接続され、帯域幅制御信号による抵抗値を提供することができる。
帯域幅調節部50は、NMOSトランジスタNT31及びNT32のそれぞれのソース電極の間に接続される可変キャパシタCeqと可変抵抗Reqとで構成され、制御部(図示せず)からの帯域幅制御信号(BW control signal)に応答して差動出力信号VOut+と差動出力信号VOut−の帯域幅を調節する。可変キャパシタCeqは、複数個のキャパシタが並列に接続され帯域幅制御信号によるキャパシタンスを提供することができ、可変抵抗Reqは、複数個の抵抗が直列に接続され、帯域幅制御信号による抵抗値を提供することができる。
イコライザ制御部60は、NMOSトランジスタNT31とNT32のそれぞれのソース電極の間に接続されるNMOSトランジスタNT33で構成することができる。NMOSトランジスタNT33は、ゲート電極に制御部(図示せず)からイコライザ制御信号の印加を受けてオン/オフされる。NT33のオン/オフによってNT33の両端が短絡または開放されるので、帯域幅調節部50の作用が差動スイッチング回路30に及ぶか、または及ばない。NMOSトランジスタNT33は、薄いゲート酸化膜のトランジスタで構成することができる。
電流源70は、NMOSトランジスタNT34及びNT35で構成してもよい。トランジスタNT34及びNT35のゲート電極は、バイアス電圧Vcと接続され飽和領域で動作し、バイアス電圧VcによってトランジスタNT34及びNT35の定電流の大きさを決定することができる。電流源として動作する回路素子であれば、NMOSトランジスタの他の回路素子で具現することもできる。ここで、電流源70の代わりに抵抗のような負荷回路を用いることもできる。図3の全てのNMOSトランジスタのボディは接地電源に接続されている。
図3の差動回路は、第1電源電圧レベルと第2電源電圧レベルとの間をスイングする二つの差動入力電圧VIn+及びVIn−をトランジスタNT31及びNT32のゲート電極を通じて入力されて差動スイッチングし、トランジスタNT31及びNT32のドレイン電極を通じて第3電圧レベルと第4電圧レベルとの間をスイングする二つの差動出力電圧VOut+及びVOut−を出力する。即ち、図3の差動回路は、高電源電圧VDDHを電源電圧に用いて高電圧出力を提供する。
図4は、本発明の一実施例によるマルチパワーシステムの出力バッファ回路を示すブロック図である。
図4を参照すると、本発明の一実施例による出力バッファ回路は、プレドライバステージ300、メインドライバステージ400を含む。なお、プレドライバステージ300とメインドライバステージ400との間にDCブロッキングのための第1DCブロッキングキャパシタCb1と第2DCブロッキングキャパシタCb2とで構成されるブロッキングキャパシタ部250を含む。また、プレドライバステージ300とメインドライバステージ400との間に電圧レベルのシフティングのための電圧基準回路500を含む。
図4を参照すると、本発明の一実施例による出力バッファ回路は、プレドライバステージ300、メインドライバステージ400を含む。なお、プレドライバステージ300とメインドライバステージ400との間にDCブロッキングのための第1DCブロッキングキャパシタCb1と第2DCブロッキングキャパシタCb2とで構成されるブロッキングキャパシタ部250を含む。また、プレドライバステージ300とメインドライバステージ400との間に電圧レベルのシフティングのための電圧基準回路500を含む。
図5は、図4のプレドライバステージ300を具体的に示すブロック図である。
図5を参照すると、プレドライバステージ300は、低電源電圧VDDLに接続された第1プレ負荷回路310及び第2プレ負荷回路320を含むプレ負荷部315と、プレ差動スイッチング回路330と、プレ電流源340とで構成される。
図5を参照すると、プレドライバステージ300は、低電源電圧VDDLに接続された第1プレ負荷回路310及び第2プレ負荷回路320を含むプレ負荷部315と、プレ差動スイッチング回路330と、プレ電流源340とで構成される。
第1プレ負荷回路310は抵抗R51で構成され、第2負荷回路320は抵抗R52で構成してもよい。ここで、第1プレ負荷回路310と第2プレ負荷回路320は、抵抗の役割を果たす他の回路素子、例えば、トランジスタなどを用いて具現することもできる。
プレ差動スイッチング回路330は、NMOSトランジスタNT51及びNT52で構成することもできる。NMOSトランジスタNT51は第1差動入力電圧VIn1+の入力を受け、NMOSトランジスタNT52は第2差動入力電圧(VIn1−)の入力を受ける。プレ差動スイッチング回路330は、第1差動入力電圧VIn1+の入力を受ける二つ以上のNMOSトランジスタと第2差動入力電圧VIn1−の入力を受ける二つ以上のNMOSトランジスタで構成することもできる。
プレ差動スイッチング回路330のトランジスタNT51及びNT52は、低電源電圧VDDLの電圧レベルに耐えられる程度の薄いゲート酸化膜を用いる。
プレ電流源340は、NMOSトランジスタNT53及びNT54で構成することができる。NMOSトランジスタNT53及びNT54のソースは、共通ソースノードN1に接続される。プレ電流源340のNMOSトランジスタNT53及びNT54も薄いゲート酸化膜を用いることができる。NT53及びNT54のゲート電極はバイアス電圧Vcと接続され飽和領域で動作し、バイアス電圧VcによってトランジスタNT53及びNT54の定電流の大きさを決定することができる。電流源として動作する回路素子であれば、NMOSトランジスタのほかの他の回路素子で具現することもできる。ここで、プレ電流源340の代わりに抵抗のような負荷回路を用いることもできる。
図4と図5のプレドライバステージ300は、第1電源電圧レベルと第2電源電圧レベルとの間をスイングする第1及び第2差動入力電圧VIn1+及びVIn1−をトランジスタNT51及びNT52のゲート電極を通じて入力され、差動スイッチングしてトランジスタNT31及びNT32のドレイン電極を通じて第3電圧レベルと第4電圧レベルとの間をスイングする第1及び第2差動出力電圧VOut1+及びVOut1−を出力する。即ち、図4と図5のプレドライバステージ300は、低電源電圧VDDLを電源電圧に用いて高速で低電圧出力を提供する。
第1ブロッキングキャパシタCb1と第2ブロッキングキャパシタCb2は、第1及び第2差動出力電圧VOut1+及びVOut1−にあるDC成分を除去する役割を果たす。DC成分が除去された第1及び第2差動出力電圧VOut1+及びVOut1−の電圧レベルは、プレドライバステージ300が低電源電圧VDDLを用いるため、以降で説明するメインドライバステージ400の厚ゲート酸化膜トランジスタを駆動させるには十分でない。そのため、プレドライバステージ300とメインドライバステージ400との間に電圧基準回路500を置いて、DC成分の除去された第1及び第2差動出力電圧VOut1+及びVOut1−の電圧レベルをメインドライバステージ400の厚ゲート酸化膜トランジスタを駆動させることができる程度の電圧レベルにシフトさせる。
図6は、図4のメインドライバステージ400を具体的に示すブロック図である。
図6を参照すると、図6のメインドライバステージ400は、高電源電圧VDDHに接続された第1メイン負荷回路410及び第2メイン負荷回路420を含む負荷回路部415、メイン差動スイッチング回路430、イコライザ440、及びメイン電流源470で構成される。
図6を参照すると、図6のメインドライバステージ400は、高電源電圧VDDHに接続された第1メイン負荷回路410及び第2メイン負荷回路420を含む負荷回路部415、メイン差動スイッチング回路430、イコライザ440、及びメイン電流源470で構成される。
第1メイン負荷回路410は抵抗R61で構成され、第2メイン負荷回路420は抵抗R62で構成することができる。
メイン差動スイッチング回路430は厚いゲート酸化膜NMOSトランジスタであるNT61及びNT62で構成される。
メイン差動スイッチング回路430は厚いゲート酸化膜NMOSトランジスタであるNT61及びNT62で構成される。
イコライザ440は、帯域幅制御信号の印加を受ける可変キャパシタCeqと可変抵抗Reqで構成される帯域幅調節部450と、イコライザ制御信号の印加を受けるイコライザ制御部460とで構成される。
電流源470は、薄ゲート酸化膜NMOSトランジスタであるNT64及びNT65で構成される。
電流源470は、薄ゲート酸化膜NMOSトランジスタであるNT64及びNT65で構成される。
図6のメインドライバステージ400の動作は、図3の差動回路とほぼ類似である。
メインドライバステージ400は、DC成分が除去され電圧レベルがシフトされた第1出力信号及び第2出力信号VIn2+及びVIn2−をトランジスタNT61及びNT62のゲート電極を通じて印加され、差動スイッチングして高電圧レベルの第3出力信号VOut2+と第4出力信号VOut2−を出力する。
メインドライバステージ400は、DC成分が除去され電圧レベルがシフトされた第1出力信号及び第2出力信号VIn2+及びVIn2−をトランジスタNT61及びNT62のゲート電極を通じて印加され、差動スイッチングして高電圧レベルの第3出力信号VOut2+と第4出力信号VOut2−を出力する。
ここで、DC成分の除去とレベルシフティングによって発生する回路の追加的な負荷とメインドライバステージ400の厚ゲート酸化膜トランジスタの寄生キャパシタンスによって発生しうる信号の歪曲現象は、メインドライバステージ400のイコライザ440で解決することができる。即ち、帯域幅制御信号によってCeqとReqの値を調節し、アプリケーション及び電圧基準回路500の特性によって出力信号の帯域幅を調節することができる。
図7は、本発明の実施例による図3乃至図6の回路に印加されるVDDHとVDDLの電圧レベルを示すダイヤグラムである。
図8は、図5のプレドライバステージ300と図6のメインドライバステージ400に図1の低電源電圧用ゲート酸化膜トランジスタを用いる差動回路を適用し、図7の低電源電圧VDDLを印加して4.25Gbpsで動作する出力バッファ回路の出力波形をシミュレーション化したものである。
図8は、図5のプレドライバステージ300と図6のメインドライバステージ400に図1の低電源電圧用ゲート酸化膜トランジスタを用いる差動回路を適用し、図7の低電源電圧VDDLを印加して4.25Gbpsで動作する出力バッファ回路の出力波形をシミュレーション化したものである。
図9及び図10は、図5のプレドライバステージ300に図7の低電源電圧VDDLを印加し、図6のメインドライバステージ400に図7の高電源電圧VDDHを印加して、4.25Gbpsで動作する出力バッファ回路の出力波形をシミュレーション化したものである。
図8及び図10を参照すると、図8の出力波形は、その電圧レベルが600mV程度であり、半周期の駆動時間も400psec程度である。しかし、本発明の実施例による出力バッファ回路は、出力波形の電圧レベルが典型的である場合1600mV程度であり、非常に悪い場合にも1400mV程度であり、半周期の駆動時間が約200psec程度である。即ち、高速で高い電圧レベルの信号を出力できるのである。
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。
10、20、310、320、410、420 負荷回路
30、330、430 差動スイッチング回路
40、440 イコライザ
70、340、470 電流源
30、330、430 差動スイッチング回路
40、440 イコライザ
70、340、470 電流源
Claims (27)
- 高電源電圧の供給を受けて動作する差動回路において、
高電源電圧用ゲート酸化膜を有する第1及び第2NMOSトランジスタで構成され、第1入力信号及び前記第1入力信号と差動対をなす第2入力信号を差動スイッチングして、それぞれ第1出力信号及び前記第1出力信号と差動対をなす第2出力信号を出力する差動スイッチング回路と、
前記差動スイッチング回路の前記第1及び第2NMOSトランジスタのソース電極の間に接続され、前記第1及び第2出力信号の帯域幅を調節するイコライザと、を含むことを特徴とする差動回路。 - 前記差動回路は、高電源電圧及び低電源電圧で動作するマルチパワーシステムに用いられることを特徴とする請求項1に記載の差動回路。
- 前記ソース電極の間に接続される電流源回路を更に含むことを特徴とする請求項2に記載の差動回路。
- 前記電流源回路は、少なくとも一つの低電源電圧用ゲート酸化膜トランジスタで構成されることを特徴とする請求項3に記載の差動回路。
- 前記電流源回路は、前記少なくとも一つの低電源電圧用ゲート酸化膜トランジスタのゲート電極に印加されるバイアス電圧に応答して飽和領域で動作することを特徴とする請求項4に記載の差動回路。
- 前記イコライザは、
前記差動スイッチング回路の前記第1及び第2NMOSトランジスタの前記ソース電極の間に接続された帯域幅調節部と、
前記差動スイッチング回路の前記第1及び第2NMOSトランジスタの前記ソース電極の間に接続され、イコライザ制御信号に応答して前記第1及び第2NMOSトランジスタの前記ソース電極の間を短絡または開放させるイコライザ制御部と、を含むことを特徴とする請求項3に記載の差動回路。 - 前記帯域幅調節部は、互いに並列に接続される可変キャパシタと可変抵抗とを含み、帯域幅制御信号に応答して前記可変キャパシタのキャパシタンスと前記可変抵抗の抵抗値とが決定されることを特徴とする請求項6に記載の差動回路。
- 前記イコライザ制御部は、前記イコライザ制御信号をゲート電極に印加されるNMOSトランジスタであることを特徴とする請求項6に記載の差動回路。
- 前記NMOSトランジスタは、低電源電圧用ゲート酸化膜トランジスタで構成されることを特徴とする請求項8に記載の差動回路。
- 前記NMOSトランジスタは、ゲート電極に印加される前記イコライザ制御信号によって飽和領域で動作することを特徴とする請求項9に記載の差動回路。
- 前記高電源電圧と前記差動スイッチング回路との間に接続された負荷部を更に含むことを特徴とする請求項3に記載の差動回路。
- 前記負荷部は、
前記高電源電圧と前記第1NMOSトランジスタのドレイン電極との間に電気的に接続された第1負荷回路と、
前記高電源電圧と前記第2NMOSトランジスタのドレイン電極との間に接続された第2負荷回路と、を含むことを特徴とする請求項11に記載の差動回路。 - 高電源電圧に電気的に接続された第1負荷と、
前記高電源電圧に電気的に接続された第2負荷と、
ゲート電極に第1入力信号の入力を受け、ドレイン電極が前記第1負荷の一端に結合される第1高電源電圧用ゲート酸化膜NMOSトランジスタと、
ゲート電極に前記第1入力信号と差動対をなす第2入力信号の入力を受け、ドレイン電極が前記第2負荷回路の一端に結合される第2高電源電圧用ゲート酸化膜NMOSトランジスタと、
前記第1高電源電圧用ゲート酸化膜NMOSトランジスタのソース電極と前記第2高電源電圧用ゲート酸化膜NMOSトランジスタのソース電極との間に接続される可変キャパシタと前記可変キャパシタの両端子に並列接続される可変抵抗を含むイコライザと、
前記第1及び第2NMOSトランジスタのソース電極の間に前記可変抵抗と並列に接続されるスイッチング回路と、を含むことを特徴とする差動回路。 - 前記イコライザと接地電圧との間に接続された電流源を更に含むことを特徴とする請求項13に記載の差動回路。
- 前記差動回路は、高電源電圧及び低電源電圧で動作するマルチパワーシステムに用いられることを特徴とする請求項14に記載の差動回路。
- 高電源電圧及び低電源電圧で動作するマルチパワーシステムに用いられ、前記高電源電圧及び前記低電源電圧の供給を受けて動作する出力バッファ回路において、
第1入力信号及び前記第1入力信号と差動対をなす第2入力信号を差動スイッチングして、第1出力信号及び前記第1出力信号と差動対をなす第2出力信号に出力するプレドライバステージと、
前記プレドライバステージの出力端子にそれぞれ一端子が接続され、前記第1出力信号及び前記第2出力信号のDC成分をブロックする第1ブロッキングキャパシタ及び第2ブロッキングキャパシタを具備するブロッキングキャパシタ部と、
前記第1ブロッキングキャパシタ及び前記第2ブロッキングキャパシタそれぞれの他の端子に接続され前記DC成分がブロッキングされた前記第1出力信号及び前記第2出力信号の電圧レベルをシフトする電圧基準回路と、
前記電圧レベルがシフトされた第1出力信号及び第2出力信号を差動スイッチングして第3出力信号及び前記第3出力信号と差動対をなす第4出力信号を出力するメインドライバステージを含み、
前記メインドライバステージは、
前記高電源電圧の供給を受け、シフトされた前記第1出力信号及び前記第2出力信号を差動スイッチングし前記第3出力信号と前記第4出力信号を出力する第1及び第2NMOSトランジスタを含む差動スイッチング回路と、
前記メイン差動スイッチング回路の前記第1及び第2NMOSトランジスタのソース電極の間に接続され前記第3及び第4出力信号の帯域幅を調節するイコライザと、を含むことを特徴とする出力バッファ回路。 - 前記第1及び第2NMOSトランジスタは、高電源電圧用ゲート酸化膜トランジスタであることを特徴とする請求項16に記載の出力バッファ回路。
- 前記ソース電極の間に接続される電流源回路を更に含むことを特徴とする請求項16に記載の出力バッファ回路。
- 前記イコライザは、
前記差動スイッチング回路の前記第1及び第2NMOSトランジスタのソース電極の間に接続された帯域幅調節部と、
前記差動スイッチング回路の前記第1及び第2NMOSトランジスタのソース電極の間に接続されイコライザ制御信号に応答して前記ソース電極の間の短絡または開放を決定するイコライザ制御部と、を含むことを特徴とする請求項18に記載の出力バッファ回路。 - 前記高電源電圧と前記差動スイッチング回路との間に接続された負荷回路を更に含むことを特徴とする請求項19に記載の出力バッファ回路。
- 前記プレドライバステージは、
前記低電源電圧の供給を受け、前記第1入力信号と前記第2入力信号を差動スイッチングして前記第1出力信号と前記第2出力信号に出力する低電源電圧用ゲート酸化膜を具備する第3及び第4NMOSトランジスタを含むプレ差動スイッチング回路を含むことを特徴とする請求項16に記載の出力バッファ回路。 - 前記第3NMOS及び第4NMOSトランジスタは、それぞれのソース電極が共通ソースノードで互いに接続されることを特徴とする請求項21に記載の出力バッファ回路。
- 前記共通ソースノードと接地電圧との間に接続されるプレ電流源回路を更に含むことを特徴とする請求項22に記載の出力バッファ回路。
- 前記プレ電流源回路は、少なくとも一つの低電源電圧用ゲート酸化膜のNMOSトランジスタで構成されることを特徴とする請求項23に記載の出力バッファ回路。
- 前記プレ電流源回路は、前記少なくとも一つのNMOSトランジスタのゲート電極に印加されるバイアス電圧に応答して飽和領域で動作することを特徴とする請求項24に記載の出力バッファ回路。
- 前記低電源電圧と前記プレ差動スイッチング回路との間にプレ負荷回路を更に含むことを特徴とする請求項25に記載の出力バッファ回路。
- 前記プレ負荷回路は、
前記低電源電圧と前記第3NMOSトランジスタのドレイン電極との間に接続された第1プレ負荷回路と、
前記低電源電圧と前記第4NMOSトランジスタのドレイン電極との間に接続された第2プレ負荷回路と、を含むことを特徴とする請求項26に記載の出力バッファ回路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060068839A KR100791934B1 (ko) | 2006-07-24 | 2006-07-24 | 고속 신호 전송 시스템의 고전압 출력 버퍼 회로 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008029008A true JP2008029008A (ja) | 2008-02-07 |
Family
ID=39022783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007188469A Pending JP2008029008A (ja) | 2006-07-24 | 2007-07-19 | 高速信号伝送システムの高電圧出力バッファ回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20080048736A1 (ja) |
JP (1) | JP2008029008A (ja) |
KR (1) | KR100791934B1 (ja) |
CN (1) | CN101114514A (ja) |
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Also Published As
Publication number | Publication date |
---|---|
KR100791934B1 (ko) | 2008-01-04 |
US20080048736A1 (en) | 2008-02-28 |
CN101114514A (zh) | 2008-01-30 |
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