JP4178702B2 - 差動増幅器、コンパレータ、及びａ／ｄコンバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、特に、ハードディスクドライブの再生信号をディジタル化して処理する場合のように、高速処理が要求されるＡ／Ｄコンバータ、及び、このようなＡ／Ｄコンバータを実現するためのコンパレータ、このようなコンパレータを実現するための差動増幅器に関する。
【０００２】
【従来の技術】
近年、信号処理の高速化に伴い、高速のＡ／Ｄコンバータが要望されている。例えば、ハードディスクドライブでは、イコライズ処理やビタビ復号処理を行うために、ヘッドからの再生信号をディジタル化するためのＡ／Ｄコンバータが設けられている。ハードディスクドライブの高速化に伴い、このようなハードディスクドライブのＡ／Ｄコンバータとしては、量子化ビット数が６〜８ビットで、サンプリングクロックが数１００ＭＨｚ（例えば４００ＭＨｚ）のものが要望されている。
【０００３】
Ａ／Ｄコンバータは、入力電圧とリファレンス電圧とを比較し、この比較出力をエンコードすることにより、アナログ信号をディジタル信号に変換する構成とされている。上述のように高速処理のＡ／Ｄコンバータを実現させるためには、コンパレータを高利得、広帯域の差動増幅器で構成することが不可避である。
【０００４】
従来、高速処理が要望されるアナログ回路は、バイポーラトランジスタで構成されている。そこで、高利得、広帯域の差動増幅器をバイポーラトランジスタで構成することが考えられる。
【０００５】
ところが、バイポーラトランジスタは、消費電力が大きく、また、他の信号処理回路と共に集積回路化して、小型、軽量化を図ることが困難である。このため、ＣＭＯＳ構成で、高利得、広帯域の差動増幅器を実現することが強く要望されている。
【０００６】
ＣＭＯＳトランジスタの構成の差動増幅器で高利得、広帯域化を図るためのパラメータは、ＭＯＳトランジスタのｇｍ（相互コンダクタンス）は電流とサイズで決まるので、電流とサイズということになる。したがって、高利得の差動増幅器を実現するためには、電流設定値を大きくするか、ＭＯＳトランジスタのサイズを大きくすれば良いことになる。
【０００７】
ところが、ＭＯＳトランジスタに流れる電流を増加すると、消費電力が増大するという問題が生じる。また、ＭＯＳトランジスタのサイズを大きくすると、寄生容量が増加し、広帯域化が図れなくなるという問題が生じる。
【０００８】
ところで、バイポーラトランジスタの構成の差動回路においては、ベース・コレクタ間の容量ＣBCに流れる電流と逆向きの補償電流を生成する補償回路を設け、この補償電流によりベース・コレクタ間の容量ＣBCに流れる電流をキャンセルして、寄生容量による帯域制限を無くして広帯域化を図るようにしたものが提案されている（「A Low-Power Wide-Band Amplifier Using a New Parastic Capacitance Compensation Technique 」IEEE Journal of Solid-State Circuit,Vol125.No1,February 1990）。
【０００９】
高利得、広帯域の差動増幅器をＣＭＯＳで実現する場合に、このような技術を利用することが考えられる。上述のように、ＭＯＳトランジスタのサイズを大きくすれば、高利得化が図れるが、寄生容量が増加してしまうことになる。このような補償電流を形成して寄生容量に流れる電流をキャセルする技術がＣＭＯＳ構成の場合にも利用できれば、高利得、広帯域のＣＭＯＳ構成の差動増幅器が実現でき、これを用いて、高速のＡ／Ｄコンバータを実現できることになる。
【００１０】
つまり、図１２に示すように、増幅器を、信号源抵抗Ｒs を有する信号源Ｖi で、抵抗Ｒ、容量Ｃの直列接続されたネットワークをドライブするモデルとして考えると、以下の式が導かれる。
【００１１】
【数１】
【００１２】
ここで、Ｇ0 は直流利得、ｆ3dB は３ｄＢ低下の帯域、ｐｉはπ（円周率）、Ｇ0 Ｂはゲインバンド幅である。
【００１３】
（３）式にあるように、容量Ｃと信号源抵抗Ｒs とにより帯域が決定される。バイポーラトランジスタの場合、帯域制限をもたらす容量Ｃは、べース・コレクタ間容量ＣBCに相当する。このべース・コレクタ間容量ＣBCは、ミラー効果により増幅されるため、帯域低下への寄与も大きい。
【００１４】
そこで、図１３に示すように、出力電圧Ｖo により変化する電流源ｓＣc Ｖo （ｓはラプラス演算子）を出力側に設ける。そして、この電流ｓＣc Ｖo により、容量Ｃに流れる電流をキャンセルさせるようにする。この場合、以下の式が導かれる。
【００１５】
【数２】
【００１６】
ここで、Ｃ＝Ｃc とすると、分母がゼロとなり帯域制限が生じないことが理解できる。
【００１７】
図１４は、上述のように、ベース・コレクタ間の容量に流れる電流を、出力電圧に基づいて形成した補償電流によりキャンセルして、広帯域化を図ったバイポーラトランジスタの構成の差動増幅器の一例である。
【００１８】
図１４において、ＮＰＮ形トランジスタ２０１及び２０２のエミッタが接続され、このトランジスタ２０１及び２０２のエミッタが電流源２０３を介して接地ライン２０４に接続される。トランジスタ２０１及び２０２のべースに、入力端子２２１及び２２２が接続される。
【００１９】
トランジスタ２０１及び２０２のコレクタが抵抗２０５及び２０６を夫々介して電源ライン２０７に接続されると共に、トランジスタ２０８及び２０９のベースに接続される。トランジスタ２０８及び２０９のコレクタが電源ライン２０７に接続される。トランジスタ２０８及び２０９のエミッタが電流源２１０及び２１１を介して接地ライン２０４に接続されると共に、出力端子２２３及び２２４に接続される。
【００２０】
これと共に、トランジスタ２０８及び２０９のエミッタがトランジスタ２１２及び２１３のベースに接続される。トランジスタ２１２及び２１３のコレクタがトランジスタ２０２及び２０１のコレクタに接続される。トランジスタ２１２及び２１３のエミッタが電流源２１４及び２１５を介して接地ライン２０４に接続されると共に、トランジスタ２１２のエミッタとトランジスタ２１３のエミッタとの間に、コンデンサ２１６が接続される。
【００２１】
図１４において、入力端子２２１及び２２２からの差動入力は、トランジスタ対２０１及び２０２で増幅される。この出力は、エミッタフォロワトランジスタ２０８及び２０９を介して、出力端子２２３及び２２４から出力される。
【００２２】
これと共に、この出力電圧は、トランジスタ２１２及び２１３からなるエミッタフォロワ回路を介して、トランジスタ２１２及び２１３のエミッタ間に現れる。そして、トランジスタ２１２及び２１３のエミッタ間に接続されたコンデンサ２１６に、出力電圧に応じた電流が流される。
【００２３】
ここで、図１５に示すように、コンデンサ２１６として、差動対を構成するトランジスタ２０１及び２０２と同様のトランジスタ２３１及び２３２とを接続したものを用いるとすると、コンデンサ２１６の容量Ｃc は、トランジスタ２０１及び２０２のベース・コレクタ間容量ＣCBと略等しくすることができる。
【００２４】
このため、コンデンサ２１６では、トランジスタ２０１及び２０２に流れる電流に等しい補償電流が形成される。トランジスタ２１２及び２１３のコレクタをトランジスタ２０２及び２０１のコレクタに接続することにより、トランジスタ２０１及び２０２のベース・コレクタ間の容量ＣCBに流れる電流は、コンデンサ２１６に流れる補償電流によりキャンセルされる。これにより、帯域制限がなくなり、高利得、広帯域の差動増幅器が実現できる。
【００２５】
【発明が解決しようとする課題】
図１４に示したように、差動対となるトランジスタ２０１及び２０２の出力電圧をエミッタフォロワトランジスタ２０８及び２０９と、２１２及び２１３とを介して、コンデンサ２１６に与え、トランジスタ２１２及び２１３のエミッタ間のコンデンサ２１６により、差動対のトランジスタ２０１及び２０２のベース・コレクタ間容量ＣBCに流れる電流に等しい補償電流を生成し、この補償電流で差動対のトランジスタ２０１及び２０２のベース・コレクタ間容量ＣBCに流れる電流をキャンセルさせることで、差動回路の帯域制限を無くすことができる。
【００２６】
ところが、この構成では、エミッタフォロワトランジスタ２０８及び２０９と、エミッタフォロワトランジスタ２１２及び２１３を介して出力信号電圧を検出して補償電流を生成している。このため、上述の回路をＣＭＯＳで構成したとすると、補償電流を形成するために、２ＶGS（ＶGSはゲート・ソース間電圧）分だけレベルシフトが生じる。ＭＯＳトランジスタでは、ゲート・ソース間電圧ＶGSが１Ｖ程度あり、補償電流を形成するための部分だけで、約２Ｖのレベルシフトが生じることになる。
【００２７】
これに対して、現在、電源電圧の低電圧化が図られており、低電圧構成の回路では、例えば３．３Ｖの電源が使われている。このような低電圧構成の回路で、レベルシフトに２Ｖが使われてしまうと、信号の振幅を十分に確保できなくなってしまう。
【００２８】
また、ＣＭＯＳで実現する場合、ＭＯＳトランジスタのソースフォロワは基板効果の影響により利得が１倍にはならない。このため、上述のように、２段のフォロワトランジスタ２０８及び２０９と、２１２及び２１３を介して出力信号電圧を検出すると、検出する出力電圧の振幅が低下してしまい、出力電圧を検出して補償電流を形成し、寄生容量をキャンセルさせる効果が低減するという問題が生じてくる。
【００２９】
したがって、この発明の目的は、高利得、広帯域であると共に、低い電源電圧でも動作が可能な差動増幅器を提供することにある。
【００３０】
この発明の他の目的は、高速動作が可能なコンパレータを提供することにある。
【００３１】
この発明の更に他の目的は、高速動作が可能なＡ／Ｄコンバータを提供することにある。
【００３２】
【課題を解決するための手段】
この発明は、
互いのソース又はエミッタが共通接続された第１及び第２のトランジスタからなる差動対と、
第１及び第２のトランジスタからなる差動対の出力を取り出すためのバッファ手段と、
第１及び第２のトランジスタの寄生容量に流れる電流に対応し、第１及び第２のトランジスタの寄生容量に流れる電流と反対方向の補償電流を形成する補償電流形成手段とからなり、
補償電流形成手段は、
互いのソース又はエミッタ間に第１及び第２のトランジスタの寄生容量に相当するキャパシタが接続された第３及び第４のトランジスタと、
第３及び第４のトランジスタの夫々のソース又はエミッタに接続された第１及び第２の電流源と、
第３及び第４のトランジスタの夫々のドレイン又はコレクタに接続された第３及び第４の電流源とからなる電圧入力−電流出力手段で構成されており、
第３及び第４のトランジスタのゲート又はベースに第１及び第２のトランジスタの出力電圧を夫々供給し、第４及び第３のトランジスタのドレイン又はコレクタからの出力電流を補償電流として第２及び第１のトランジスタのドレイン又はコレクタ電流に与える
ようにした差動増幅器である。
【００３３】
この発明は、
増幅器と、
増幅器のオフセットをキャンセルさせるオートゼロモードと、入力信号を増幅して出力させるアンプモードとに設定するための手段と、
オートゼロモードのときに入力電圧を入力し、入力電圧を増幅器の入力段に接続されたキャパシタに蓄積する手段と、
アンプモードのときに、リファレンス電圧を入力し、増幅器の入力段に接続されたキャパシタに蓄積されていた入力電圧と、リファレンス電圧との差電圧を得て、増幅器から出力させる手段とからなり、
増幅器は、
互いのソース又はエミッタが共通接続された第１及び第２のトランジスタからなる差動対と、
第１及び第２のトランジスタからなる差動対の出力を取り出すためのバッファ手段と、
第１及び第２のトランジスタの寄生容量に流れる電流に対応し、第１及び第２のトランジスタの寄生容量に流れる電流と反対方向の補償電流を形成する補償電流形成手段とからなり、
補償電流形成手段は、
互いのソース又はエミッタ間に第１及び第２のトランジスタの寄生容量に相当するキャパシタが接続された第３及び第４のトランジスタと、
第３及び第４のトランジスタの夫々のソース又はエミッタに接続された第１及び第２の電流源と、
第３及び第４のトランジスタの夫々のドレイン又はコレクタに接続された第３及び第４の電流源とからなる電圧入力−電流出力手段で構成されており、
第３及び第４のトランジスタのゲート又はベースに第１及び第２のトランジスタの出力電圧を夫々供給し、第４及び第３のトランジスタのドレイン又はコレクタからの出力電流を補償電流として第２及び第１のトランジスタのドレイン又はコレクタ電流に与える
ようにしたコンパレータである。
【００３４】
この発明は、
増幅器と、
増幅器のオフセットをキャンセルさせるオートゼロモードと、入力信号を増幅して出力させるアンプモードとに設定するための手段と、
オートゼロモードのときにリファレンス電圧を入力し、リファレンス電圧を増幅器の入力段に接続されたキャパシタに蓄積する手段と、
アンプモードのときに、入力電圧を入力し、増幅器の入力段に接続されたキャパシタに蓄積されていたリファレンス電圧と、入力電圧との差電圧を得て、増幅器から出力させる手段とからなり、
増幅器は、
互いのソース又はエミッタが共通接続された第１及び第２のトランジスタからなる差動対と、
第１及び第２のトランジスタからなる差動対の出力を取り出すためのバッファ手段と、
第１及び第２のトランジスタの寄生容量に流れる電流に対応し、第１及び第２のトランジスタの寄生容量に流れる電流と反対方向の補償電流を形成する補償電流形成手段とからなり、
補償電流形成手段は、
互いのソース又はエミッタ間に第１及び第２のトランジスタの寄生容量に相当するキャパシタが接続された第３及び第４のトランジスタと、
第３及び第４のトランジスタの夫々のソース又はエミッタに接続された第１及び第２の電流源と、
第３及び第４のトランジスタの夫々のドレイン又はコレクタに接続された第３及び第４の電流源とからなる電圧入力−電流出力手段で構成されており、
第３及び第４のトランジスタのゲート又はベースに第１及び第２のトランジスタの出力電圧を夫々供給し、第４及び第３のトランジスタのドレイン又はコレクタからの出力電流を補償電流として第２及び第１のトランジスタのドレイン又はコレクタ電流に与える
ようにしたコンパレータである。
【００３５】
この発明は、
量子化レベルを決める複数のリファレンス電圧を形成するリファレンス電圧の形成手段と、
各リファレンス電圧と入力電圧とを比較する複数のコンパレータと、
各コンパレータの出力をラッチする複数のラッチと、
複数のラッチの出力から入力電圧に対応するディジタル値を生成するデコーダとからなり、
コンパレータは、
増幅器と、
増幅器のオフセットをキャンセルさせるオートゼロモードと、入力信号を増幅して出力させるアンプモードとに設定するための手段と、
オートゼロモードのときに入力電圧を入力し、入力電圧を増幅器の入力段に接続されたキャパシタに蓄積する手段と、
アンプモードのときに、リファレンス電圧を入力し、増幅器の入力段に接続されたキャパシタに蓄積されていた入力電圧と、リファレンス電圧との差電圧を得て、増幅器から出力させる手段とからなり、
増幅器は、
互いのソース又はエミッタが共通接続された第１及び第２のトランジスタからなる差動対と、
第１及び第２のトランジスタからなる差動対の出力を取り出すためのバッファ手段と、
第１及び第２のトランジスタの寄生容量に流れる電流に対応し、第１及び第２のトランジスタの寄生容量に流れる電流と反対方向の補償電流を形成する補償電流形成手段とからなり、
補償電流形成手段は、
互いのソース又はエミッタ間に第１及び第２のトランジスタの寄生容量に相当するキャパシタが接続された第３及び第４のトランジスタと、
第３及び第４のトランジスタの夫々のソース又はエミッタに接続された第１及び第２の電流源と、
第３及び第４のトランジスタの夫々のドレイン又はコレクタに接続された第３及び第４の電流源とからなる電圧入力−電流出力手段で構成されており、
第３及び第４のトランジスタのゲート又はベースに第１及び第２のトランジスタの出力電圧を夫々供給し、第４及び第３のトランジスタのドレイン又はコレクタからの出力電流を補償電流として第２及び第１のトランジスタのドレイン又はコレクタ電流に与える
ようにしたＡ／Ｄコンバータである。
【００３６】
この発明は、
量子化レベルを決める複数のリファレンス電圧を形成するリファレンス電圧の形成手段と、
各リファレンス電圧と入力電圧とを比較する複数のコンパレータと、
各コンパレータの出力をラッチする複数のラッチと、
複数のラッチの出力から入力電圧に対応するディジタル値を生成するデコーダとからなり、
コンパレータは、
増幅器と、
増幅器のオフセットをキャンセルさせるオートゼロモードと、入力信号を増幅して出力させるアンプモードとに設定するための手段と、
オートゼロモードのときにリファレンス電圧を入力し、リファレンス電圧を増幅器の入力段に接続されたキャパシタに蓄積する手段と、
アンプモードのときに、入力電圧を入力し、増幅器の入力段に接続されたキャパシタに蓄積されていたリファレンス電圧と、入力電圧との差電圧を得て、増幅器から出力させる手段とからなり、
増幅器は、
互いのソース又はエミッタが共通接続された第１及び第２のトランジスタからなる差動対と、
第１及び第２のトランジスタからなる差動対の出力を取り出すためのバッファ手段と、
第１及び第２のトランジスタの寄生容量に流れる電流に対応し、第１及び第２のトランジスタの寄生容量に流れる電流と反対方向の補償電流を形成する補償電流形成手段とからなり、
補償電流形成手段は、
互いのソース又はエミッタ間に第１及び第２のトランジスタの寄生容量に相当するキャパシタが接続された第３及び第４のトランジスタと、
第３及び第４のトランジスタの夫々のソース又はエミッタに接続された第１及び第２の電流源と、
第３及び第４のトランジスタの夫々のドレイン又はコレクタに接続された第３及び第４の電流源とからなる電圧入力−電流出力手段で構成されており、
第３及び第４のトランジスタのゲート又はベースに第１及び第２のトランジスタの出力電圧を夫々供給し、第４及び第３のトランジスタのドレイン又はコレクタからの出力電流を補償電流として第２及び第１のトランジスタのドレイン又はコレクタ電流に与える
ようにしたＡ／Ｄコンバータである。
【００３７】
この発明によれば、ＮＭＯＳトランジスタからなる差動対と、出力バッファ回路を構成するＮＭＯＳフォロワトランジスタとの間にＯＴＡ回路を設け、このＯＴＡ回路により、差動対のトランジスタのゲート・ドレイン間の容量に流れる電流に等しく、その方向が反対となる補償電流を生成し、この補償電流により差動対のトランジスタのゲート・ドレイン間の容量に流れる電流がキャンセルさせることで、低電源電圧で動作する、高利得、広帯域の差動増幅器を実現することができる。
【００３８】
また、この発明によれば、このような高利得、広帯域の差動増幅器を用いて、高速動作が可能なコンパレータ、及びこのコンパレータを使ったＡ／Ｄコンバータを実現することができる。
【００３９】
【発明の実施の形態】
この発明の実施の形態について、以下の順序で図面を参照して説明する。
【００４０】
１．差動増幅器
２．Ａ／Ｄコンバータ
３．コンパレータの一例
４．コンパレータの他の例
５．応用例。
【００４１】
１．差動増幅器
図１は、この発明が適用された差動増幅器の一例を示すものである。図１において、ＮＭＯＳトランジスタ１及び２により、差動対が構成される。ＮＭＯＳトランジスタ１及びトランジスタ２の互いのソースが接続され、この接続点が電流源３を介して接地ライン４に接続される。ＮＭＯＳトランジスタ１及び２のゲートが入力端子５及び６に夫々接続される。
【００４２】
ＰＭＯＳトランジスタ７及び８は、ＮＭＯＳトランジスタ１及び２からなる差動対に対する負荷回路を構成している。ＰＭＯＳトランジスタ７のゲート及びドレインが接続され、この接続点がＮＭＯＳトランジスタ１のドレインに接続されると共に、ＮＭＯＳトランジスタ９のゲートに接続される。ＰＭＯＳトランジスタ８のゲート及びドレインが接続され、この接続点がＮＭＯＳトランジスタ２のドレインに接続されると共に、ＮＭＯＳトランジスタ１０のゲートに接続される。ＰＭＯＳトランジスタ７及び８のソースは、電源ライン１１に接続される。
【００４３】
ＮＭＯＳトランジスタ９及び１０は、ＮＭＯＳトランジスタ１及び２からなる差動対の出力を取り出すためのバッファとなるソースフォロワトランジスタである。ＮＭＯＳトランジスタ９のソースが電流源１２を介して接地ライン４に接続されると共に、出力端子１４に接続される。ＮＭＯＳトランジスタ１０のソースが電流源１３を介して接地ライン４に接続されると共に、出力端子１５に接続される。ＮＭＯＳトランジスタ９及び１０のドレインが電源ライン１１に接続される。
【００４４】
ＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２は、トランジスタ１及び２のゲート・ドレイン間の容量ＣGDに流れる電流と同じ電流値の補償電流を形成するものである。
【００４５】
ＮＭＯＳトランジスタ１６のソース及び１７のソースは、電流源１９及び２０を夫々介して接地ライン４に接続されると共に、ＮＭＯＳトランジスタ１６のソースとＮＭＯＳトランジスタ１７のソースとの間に、コンデンサ１８が接続される。ＮＭＯＳトランジスタ１６及び１７のゲートがＮＭＯＳトランジスタ１及び２のドレインに接続される。ＮＭＯＳトランジスタ１６及び１７のドレインが電流源２１及び２２を夫々介して電源ライン１１に接続されると共に、トランジスタ２及び１のドレインに接続される。
【００４６】
図１に示す差動回路において、入力端子５及び６に差動入力電圧Ｖi が供給される。この差動入力電圧Ｖi は、ＮＭＯＳトランジスタ１及び２からなる差動対により増幅される。ＮＭＯＳトランジスタ１及び２からなる差動対の出力Ｖo は、ソースフォロワトランジスタ９及び１０を介して、差動出力端子１４及び１５から出力される。
【００４７】
また、ＮＭＯＳトランジスタ１及び２からなる差動対の出力Ｖo は、ＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２からなる回路に送られ、ＮＭＯＳトランジスタ１及び２からなる差動対の出力電圧Ｖo に応じた補償電流が形成される。
【００４８】
つまり、図２に示すように、ＮＭＯＳトランジスタ１６のソースとＮＭＯＳトランジスタ１７のソースとの間には、コンデンサ１８が接続されている。このコンデンサ１８の容量をＣc とすると、ＮＭＯＳトランジスタ１６及び１７のゲートから導出された電圧入力端子３１及び３２に電圧ｖc1及びｖc2が供給されると、ＮＭＯＳトランジスタ１６及び１７のソース電圧は、夫々、（ｖc1−ＶGS）及び（ｖc2−ＶGS）となり、コンデンサ１８には、電圧入力端子３１及び３２に与えられた電圧ｖc1及びｖc2の差電圧に応じた電流ｉa が流れる。この電流ｉa は、コンデンサ１８の容量をＣc とすると、
ｉa ＝ｓＣc ・（ｖc1−ｖc2）
（ｓはラプラス演算子）
なる。
【００４９】
ＮＭＯＳトランジスタ１６及び１７のソースに接続されている電流源１９及び２０、ＮＭＯＳトランジスタ１６及び１７のドレインに接続されている電流源２１及び２２は定電流Ｉ1 なので、ＮＭＯＳトランジスタ１６及び１７のソースの間のコンデンサ１８に流れる電流ｉa は、ＮＭＯＳトランジスタ１６及び１７のドレインの電流出力端子３３及び３４から差電流として入出力される。
【００５０】
このように、ＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２からなる回路は、入力端子３１及び３２に与えられる電圧の差電圧に応じた電流を出力する回路となっている。なお、このような構成は、ＯＴＡ（Operational Transconductance Amplitier）と呼ばれている。
【００５１】
図１に示したように、トランジスタ１６及び１７のゲートは、トランジスタ１及び２のドレインに接続されている。また、ＮＭＯＳトランジスタ１６及び１７のドレインは、ＮＭＯＳトランジスタ２及び１のドレインに接続されている。したがって、ＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２からなる回路の入力として、ＮＭＯＳトランジスタ１及び２からなる差動対の出力の差動電圧Ｖo が与えられる。そして、ＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２からなる回路により、電流ｓＣc Ｖo が形成され、この電流ｓＣc Ｖo がＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２からなる回路の電流出力となる。この電流ｓＣc Ｖo がＮＭＯＳトランジスタ１及び２に流れる電流に加えられる。
【００５２】
ここで、図３に示すように、コンデンサ１８をＮＭＯＳトランジスタ１及び２の同様なトランジスタ２５及び２６で構成すると、コンデンサ１８の容量Ｃc と、ＮＭＯＳトランジスタ１及び２のゲート・ドレイン間の容量ＣGDとを略等しくすることができる。
【００５３】
これにより、トランジスタ１及び２のゲート・ドレイン間の容量ＣGDに流れる電流に等しい補償電流ｓＣc Ｖo が生成される。このような補償電流により、トランジスタ１及び２のゲート・ドレイン間の容量ＣGDに流れる電流がキャンセルされる。これにより、（６）式で説明したように、帯域制限が無くなり、広帯域化が図れる。
【００５４】
このように、この例では、ＮＭＯＳトランジスタ１及び２からなる差動対と、出力バッファ回路を構成するＮＭＯＳフォロワトランジスタ９及び１０との間に、ＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２からなるＯＴＡ回路を設け、このＯＴＡ回路により、トランジスタ１及び２のゲート・ドレイン間の容量ＣGDに流れる電流に等しい補償電流ｓＣc Ｖo が生成され、これにより、トランジスタ１及び２のゲート・ドレイン間の容量ＣGDに流れる電流がキャンセルされて、広帯域化が図られている。この場合、差動対を構成するＮＭＯＳトランジスタ１及び２から出力される差動電圧を、ソースフォロワのバッファ回路を用いずに検出しているので、レベルシフトが生じることがなく、電源電圧を低くすることが可能となる。レベルシフトは、ソースフォロワのトランジスタ９及び１０の１段のＶGS分だけになる。また、基板効果による利得低下に伴う誤差も、トランジスタ９及び１０の１段のＶGS分だけになるので、精度が高くなる。
【００５５】
２．Ａ／Ｄコンバータ
以上のように、ＮＭＯＳトランジスタ１及び２からなる差動対と、出力バッファ回路を構成するＮＭＯＳフォロワトランジスタ９及び１０との間に、ＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２からなるＯＴＡ回路を設け、このＯＴＡ回路により、トランジスタ１及び２のゲート・ドレイン間の容量ＣGDに流れる電流に等しい補償電流を生成し、この補償電流によりトランジスタ１及び２のゲート・ドレイン間の容量に流れる電流がキャンセルさせることで、低電源電圧で動作する、高利得、広帯域の、ＣＭＯＳ構成の差動増幅器を実現することができる。
【００５６】
このような差動回路は、例えば、ハードディスクドライブにおいて、ヘッドからの再生信号をディジタル化する際のＡ／Ｄコンバータにおけるコンパレータのように、高速動作が要求される回路に用いて好適である。
【００５７】
図４は、このような高速処理を実現するためのＡ／Ｄコンバータの一例である。図４において、電源電圧ＶＲＴの電源端子４２と電源電圧ＶＲＢの電源端子４３との間に、抵抗４１Ａ〜４１Ｈの縦続接続が設けられる。抵抗４１Ａ〜４１Ｈの段間から、リファレンス電圧ＶＲ１〜ＶＲ７が形成される。抵抗４１Ａ〜４１Ｈの抵抗値は量子化ステップに応じたものであり、リファレンス電圧ＶＲ１、ＶＲ２、ＶＲ３、…により、Ａ／Ｄ変換の量子化ステップが決定される。
【００５８】
抵抗４１Ａ〜４１Ｈの段間のリファレンス電圧ＶＲ１〜ＶＲ７は、コンパレータ４５Ａ〜４５Ｇに夫々供給される。コンパレータ４５Ａ〜４５Ｇの他方の入力端子には、入力端子４４から、入力電圧Ｖinが供給される。コンパレータ４５Ａ〜４５Ｇで、リファレンス電圧ＶＲ１〜ＶＲ７と、入力電圧Ｖinとが比較される。
【００５９】
コンパレータ４５Ａ〜４５Ｇの出力がラッチ４６Ａ〜４６Ｇに夫々供給される。ラッチ４６Ａ〜４６Ｇで、コンパレータ４５Ａ〜４５Ｇの出力がラッチされる。ラッチ４６Ａ〜４６Ｇの出力は、デコーダ４８に供給される。
【００６０】
デコーダ４８は、ラッチ４６Ａ〜４６Ｇの出力が供給されるＥＸ−ＯＲゲート４７Ａ〜４７Ｈと、出力値に応じて結線されたビットラインＢ０、Ｂ１、Ｂ２を有している。
【００６１】
ＥＸ−ＯＲゲート４７Ａの一方の入力端子には「Ｌ」レベルが供給される。ラッチ回路４６Ａの出力は、ＥＸ−ＯＲゲート４７Ａ及び４７Ｂに供給される。ラッチ回路４６Ｂの出力は、ＥＸ−ＯＲゲート４７Ｂ及び４７Ｃに供給される。ラッチ回路４６Ｃの出力は、ＥＸ−ＯＲゲート４７Ｃ及び４７Ｄに供給される。ラッチ回路４６Ｄの出力は、ＥＸ−ＯＲゲート４７Ｄ及び４７Ｅに供給される。ラッチ回路４６Ｅの出力は、ＥＸ−ＯＲゲート４７Ｅ及び４７Ｆに供給される。ラッチ回路４６Ｆの出力は、ＥＸ−ＯＲゲート４７Ｆ及び４７Ｇに供給される。ラッチ回路４６Ｇの出力は、ＥＸ−ＯＲゲート４７Ｇ及び４７Ｈに供給される。ＥＸ−ＯＲゲート４７Ｈの他方の入力端子には、「Ｈ」レベルが供給される。
【００６２】
ＥＸ−ＯＲゲート４７Ａ〜４７Ｈの出力は、出力データに応じて、ビットラインＢ０〜Ｂ２に結線される。
【００６３】
すなわち、ＥＸ−ＯＲゲート４７Ａの出力は何れのビットラインにも接続されていない。ＥＸ−ＯＲゲート４７Ｂの出力は、ビットラインＢ０に接続される。ＥＸ−ＯＲゲート４７Ｃの出力は、ビットラインＢ１に接続される。ＥＸ−ＯＲゲート４７Ｄの出力は、ビットラインＢ１及びＢ０に接続される。ＥＸ−ＯＲゲート４７Ｅの出力は、ビットラインＢ２に接続される。ＥＸ−ＯＲゲート４７Ｆの出力は、ビットラインＢ２及びＢ０に接続される。ＥＸ−ＯＲゲート４７Ｇの出力は、ビットラインＢ２及びＢ１に接続される。ＥＸ−ＯＲゲート４７Ｈの出力は、ビットラインＢ２、Ｂ１、及びＢ０に接続される。
【００６４】
これにより、デコーダ４８の出力から、入力電圧Ｖinのアナログレベルに応じたディジタルデータを得ることができる。
【００６５】
例えば、入力電圧Ｖinがリファレンス電圧ＶＲ４とリファレンス電圧ＶＲ５との間のレベルであるとすると、リファレンス電圧ＶＲ４より低いリファレンス電圧と入力電圧Ｖinとを比較しているコンパレータ４５Ａ、４５Ｂ、４５Ｃ、４５Ｄの出力は「Ｈ」レベルになり、リファレンス電圧ＶＲ５より高いリファレンス電圧と入力電圧Ｖinとを比較しているコンパレータ４５Ｅ、４５Ｆ、４５Ｇの出力が「Ｌ」レベルとなる。コンパレータ４５Ａ、４５Ｂ、４５Ｃ、…、４５Ｇの出力がラッチ４６Ａ、４６Ｂ、４６Ｃ、…、４６Ｇに供給され、ラッチ回路４６Ａ、４６Ｂ、４６Ｃ、…、４６Ｇの出力がＥＸ−ＯＲゲート４７Ａ、４７Ｂ、４７Ｃ、…、４７Ｈに供給される。
【００６６】
この場合には、リファレンス電圧ＶＲ４より低いリファレンス電圧と入力電圧Ｖinとを比較しているコンパレータ４５Ａ、４５Ｂ、４５Ｃ、４５Ｄの出力は「Ｈ」レベルになり、リファレンス電圧ＶＲ５より高いリファレンス電圧と入力電圧Ｖinとを比較しているコンパレータ４５Ｅ、４５Ｆ、４５Ｇの出力が「Ｌ」レベルとなるので、ＥＸ−ＯＲゲート４７Ｅの出力のみが「Ｈ」レベルとなり、他のＥＸ−ＯＲゲートの出力は「Ｌ」レベルとなる。ＥＸ−ＯＲゲート４７Ｅの出力が「Ｈ」レベルなので、デコーダ４８の出力は「１００」となる。
【００６７】
３．コンパレータの一例
上述のＡ／Ｄコンバータにおけるコンパレータ４５Ａ〜４５Ｇとしては、チョッパ型のコンパレータが用いられる。
【００６８】
図５は、チョッパ型のコンパレータの基本動作を説明するものである。図５に示すように、リファレンス電圧Ｖref の入力端子５１とコンデンサ５３の一端との間にスイッチ回路５４が設けられる。入力電圧Ｖinの入力端子５２とコンデンサ５３の一端との間にスイッチ回路５５が設けられる。コンデンサ５３の他端が増幅器５７の入力端子に接続される。増幅器５７の入力端子と反転出力端子との間に、スイッチ回路５６が設けられる。この増幅器５７の出力端子５８がラッチ５９に接続される。ラッチ回路５９の出力が出力端子６０から出力される。
【００６９】
チョッパ型のコンパレータでは、オートゼロモードと、アンプモードとが繰り返される。オートゼロモードは、図５Ａに示すように、スイッチ回路５６がオンされる。このため、負帰還がかかり、ノードＮ１はゼロレベルとなり、オフセットがキャンセルされる。したがって、この間に、スイッチ回路５５をオンすると、入力端子５２からの入力電圧Ｖinが入力され、コンデンサ５３には、入力電圧Ｖinが蓄積される。
【００７０】
アンプモードでは、図５Ｂに示すように、スイッチ回路５６がオフされる。このとき、増幅器５７に対して入力があると、この入力は増幅器５７で増幅されて出力される。図５Ａに示したように、オートゼロモードの間に、コンデンサ５３に入力電圧Ｖinが蓄積されているので、アンプモードの間にスイッチ回路５４をオンすると、コンデンサ５３に蓄積されていた入力電圧Ｖinと入力端子５１からのリファレンス電圧Ｖref との差電圧が増幅器５７で増幅される。ここで、ラッチ回路５９にラッチクロックＣＫ＿ＬＡＴが与えられると、この入力電圧Ｖinとリファレンス電圧Ｖref との差電圧がラッチ回路５９にラッチされる。
【００７１】
図６は、このようなチョッパ型のコンパレータの動作を示すタイミング図である。この例は、入力電圧Ｖinでオートゼロ動作を行なうものであり、図５に示すように、スイッチ回路５４にはクロックＣＫ１が供給され、スイッチ回路５５には、クロックＣＫ２が供給される。スイッチ回路５６には、オートゼロクロックＣＫ＿ＡＺが供給され、ラッチ回路５９にはラッチクロックＣＫ＿ＬＡＴが供給される。
【００７２】
入力電圧Ｖinでオートゼロ動作を行なうため、図６Ｂ及び図６Ｃに示すように、スイッチ回路５５をオン／オフするクロックＣＫ２と、オートゼロ動作を行うためにスイッチ回路５６をオン／オフするクロックＣＫ＿ＡＺは同相となる。アンプモートでリファレンス電圧を入力するために、図６Ａに示すように、クロックＣＫ１は、クロックＣＫ１及びＣＫ＿ＡＺと逆相となる。そして、図６Ｄに示すように、アンプモードで増幅器５７から出力電圧が確定するタイミングで、ラッチクロックＣＫ＿ＬＡＴがローレベルになり、そのときの増幅器５７の出力がラッチ５９にラッチされる。
【００７３】
ここで、リファレンス電圧Ｖref に対して入力電圧Ｖinが図６Ｇに示すように変化しているとする。
【００７４】
クロックＣＫ＿ＡＺ（図６Ｃ）がハイレベルとなる時間ｔ1 、ｔ3 、ｔ5 、…でオートゼロ動作が行われ、図６Ｅに示すように、増幅器５７の出力のノードＮ１のレベルｖobが「０」レベルになる。この間、入力端子５２からの入力電圧Ｖinがコンデンサ５３に蓄積される。
【００７５】
クロックＣＫ＿ＡＺがローレベルとなる時間ｔ2 、ｔ4 、ｔ6 、…でアンプモードとなり、図６Ｅに示すように、増幅器５７の出力のノードＮ１のレベルｖobは、リファレンス電圧Ｖreと入力電圧Ｖinとの差電圧となる。この増幅器５７の出力のノードＮ１のレベルｖobは、ラッチクロックＣＫ＿ＬＡＴがローレベルになるタイミングでラッチ５９に取り込まれ、ラッチ５９からは、図６Ｆに示す出力Ｖcpo が取り出される。
【００７６】
このようなコンパレータを構成するための増幅器５７として、図１に示した差動増幅器を用いることができる。
【００７７】
図７は、図１に示した差動増幅器を用いて、上述のようなチョッパ型のコンパレータを構成した例である。図７に示すように、正相のリファレンス電圧Ｖref の入力端子７１とコンデンサ７３の一端との間にスイッチ回路７４が設けられる。正相の入力電圧Ｖinの入力端子７２とコンデンサ７３の一端との間にスイッチ回路７５が設けられる。コンデンサ７３の他端がＮＭＯＳトランジスタ１のゲートに接続される。ＮＭＯＳトランジスタ１のゲートとドレインとの間に、スイッチ回路７６が設けられる。
【００７８】
逆相のリファレンス電圧−Ｖref の入力端子８１とコンデンサ８３の一端との間にスイッチ回路８４が設けられる。逆相の入力電圧−Ｖinの入力端子８２とコンデンサ８３の一端との間にスイッチ回路８５が設けられる。コンデンサ８３の他端がＮＭＯＳトランジスタ２のゲートに接続される。ＮＭＯＳトランジスタ１のゲートとドレインとの間に、スイッチ回路８６が設けられる。
【００７９】
オートゼロモードでは、スイッチ回路７６及び８６がオンされる。そして、スイッチ回路７５及び８５がオンされる。これにより、オートゼロ動作が行われ、コンデンサ７３及び８３には、入力端子７２及び７２からの正相及び逆相の入力電圧Ｖin及び−Ｖinに基づく電圧が蓄えられる。
【００８０】
アンプモードでは、スイッチ回路７６及び８６がオフされる。そしてスイッチ回路７４及び８４がオンされる。これにより、コンデンサ７３及び８３に蓄積されている正相及び逆相の入力電圧Ｖin及び−Ｖinと、入力端子７１及び８１からの正相及び逆相のリファレンス電圧Ｖref 及び−Ｖref との差電圧が増幅されて、出力端子１４及び１５から出力される。
【００８１】
４．コンパレータの第２の例
上述のコンパレータの例では、入力電圧でオートゼロを行ってから、アンプモードに設定して、入力電圧とリファレンス電圧との差電圧を増幅している。この場合には、１クロック毎にオートゼロ動作が行われているため、精度が良くなるという利点がある。
【００８２】
ところが、オートゼロモードとアンプモードとを高速で切り換えるのは困難である。また、オートゼロモードとアンプモードとを切り換えるときに、キックバックノイズが発生することがある。
【００８３】
そこで、図８に示すように、リファレンス電圧でオートゼロ動作を行ってから、アンプモードに設定して、入力電圧とリファレンス電圧との差電圧を増幅する構成として、毎回、オートゼロ動作を行わないようにすることが考えられる。
【００８４】
つまり、図５の例では、オートゼロモードでは、入力電圧Ｖinを入力してコンデンサ５３に蓄積したが、図８の例では、オートゼロモードでは、リファレンス電圧Ｖref の方を入力してコンデンサ９３に蓄積する。
【００８５】
この場合、オートゼロモードは、図８Ａに示すように、スイッチ回路９６がオンされる。このため、負帰還がかかり、ノードＮ２はゼロレベルとなる。この間に、スイッチ回路９４がオンされ、入力端子９１からのリファレンス電圧Ｖref が入力され、コンデンサ９３には、リファレンス電圧Ｖref が蓄積される。
【００８６】
アンプモードでは、図８Ｂに示すように、スイッチ回路９６がオフされる。そして、スイッチ回路９５がオンされ、入力端子９２からの入力電圧Ｖinが入力される。図９Ａに示すように、オートゼロモードの間に、コンデンサ５３にリファレンス電圧Ｖref が蓄積されているので、アンプモードの間にスイッチ回路９５をオンすると、コンデンサ９３に蓄積されていたリファレンス電圧Ｖref と、入力端子９２からの入力電圧Ｖinとの差電圧が増幅器９７で増幅されて、出力される。
【００８７】
ここで、オートゼロモードのときに蓄積したリファレンス電圧Ｖref に対応するコンデンサ９３の電荷は、暫く保存されている。このため、１クロック毎にオートゼロを行う必要はない。アンプモードのままにしておくと、増幅器９７からは、リファレンス電圧Ｖref と入力電圧Ｖinとの差電圧が連続して出力され続けることになり、毎回、オートゼロ動作を行なう必要がなくなる。
【００８８】
図９は、このようにオートゼロ動作でリファレンス電圧を入力するようにした場合の動作を説明するものである。
【００８９】
図８に示すように、スイッチ回路９４にはクロックＣＫ１が供給され、スイッチ回路９５には、クロックＣＫ２が供給される。スイッチ回路９６には、オートゼロクロックＣＫ＿ＡＺが供給され、ラッチ回路９９にはラッチクロックＣＫ＿ＬＡＴが供給される。
【００９０】
リファレンス電圧Ｖref でオートゼロ動作を行なうため、図９Ａ及び図９Ｃに示すように、スイッチ回路９４をオン／オフするクロックＣＫ１と、オートゼロ動作を行うためにスイッチ回路９６をオン／オフするクロックＣＫ＿ＡＺは同相となる。アンプモードで入力電圧Ｖinを入力するため、図９Ｂに示すように、クロックＣＫ２は、クロックＣＫ１及びＣＫ＿ＡＺと逆相となる。そして、図９Ｄに示すラッチクロックＣＫ＿ＬＡＴがローレベルになるときに、増幅器９７の出力がラッチ９９にラッチされる。
【００９１】
ここで、リファレンス電圧Ｖref に対して入力電圧Ｖinが図９Ｇに示すように変化しているとする。
【００９２】
クロックＣＫ＿ＡＺがハイレベルとなる時間ｔ11でオートゼロ動作が行われ、図９Ｅに示すように、増幅器９７の出力のノードＮ２のレベルｖobが「０」レベルになり、この間、入力端子９１からのリファレンス電圧Ｖref がコンデンサ９３に蓄積される。クロックＣＫ＿ＡＺがローレベルとなる時間ｔ12でアンプモードとなり、図９Ｅに示すように、増幅器９７の出力のノードＮ２のレベルｖobは、リファレンス電圧Ｖref と入力電圧Ｖinとの差電圧となる。この増幅器９７の出力のノードＮ２のレベルｖobは、ラッチクロックＣＫ＿ＬＡＴがローレベルになるタイミングでラッチ９９に取り込まれ、ラッチ９９からは、図９Ｆに示す出力Ｖref が取り出される。
【００９３】
このように、この例では、オートゼロモードの間に、リファレンス電圧Ｖref を入力し、このリファレンス電圧Ｖref をコンデンサ９３に蓄積し、アンプモードで、コンデンサ９３に蓄積されているリファレンス電圧Ｖref と入力端子９２からの入力電圧Ｖinとの差電圧を増幅器９７で増幅するようにして、クロック毎に毎回オートゼロ動作を行う必要をなくしている。
【００９４】
このようなコンパレータを構成するための増幅器９７として、図１に示した差動増幅器を用いることができる。図１０は、図１に示した差動増幅器を用いて、上述のようなチョッパ型のコンパレータを構成した例である。
【００９５】
なお、オートゼロモードをクロック毎に毎回行わないとすると、入力電圧がクロック毎にホールドされていないので、サンプルホールド機能が失われる。そこで、図１０に示す例では、増幅器の出力側に、トラックホールド回路１０１を設けるようにしている。
【００９６】
すなわち、ＮＭＯＳトランジスタ９のソースと出力端子１４との間に、スイッチ回路１０２が設けられると共に、出力端子１４と接地ライン４との間に、コンデンサ１０３が設けられる。ＮＭＯＳトランジスタ１０のソースと出力端子１５との間に、スイッチ回路１０４が設けられると共に、出力端子１５と接地ライン４との間に、コンデンサ１０５が設けられる。
【００９７】
スイッチ回路１０２及び１０４は、クロック毎に、オンされる。スイッチ回路１０２及び１０４がオンされると、ソースフォロワトランジスタ９及び１０のソースからの出力がコンデンサ１０３及び１０５にホールドされる。
【００９８】
このようなトラックホールド回路１０１により、増幅器出力がクロック毎に確定するため、ラッチの動作が安定する。
【００９９】
なお、トラックホールド回路１０１を設ける以外の構成については、図７に示した例と同様である。
【０１００】
また、このコンパレータの出力を並列処理できるように、図１１に示すように、複数の（この例では２つの）ソースフォロワ回路を設け、各ソースフォロワ回路に対して、トラックホールド回路１０１Ａ、１０１Ｂを設けるようにしても良い。
【０１０１】
つまり、このように高速のサンプリングクロックでディジタル化を行うと、次段の回路では、高速のディジタルデータの処理を行うために、高速処理が必要になってくる。
【０１０２】
そこで、図１１に示すように、複数のソースフォロワ回路を設け、各ソースフォロォホ回路に対して、トラックホールド回路１０１Ａ、１０１Ｂを設け、各トランジスタホールド回路１０１Ａ、１０１Ｂに、サンプリングクロックの１／２の周波数で、互いに位相の異なるクロックを供給する。このようにすると、次段の回路では、インターリーブ処理により、１／２の速度で動作が可能となる。
【０１０３】
５．応用例
このように、ＮＭＯＳトランジスタ１及び２からなる差動対と、出力バッファ回路を構成するＮＭＯＳフォロワトランジスタ９及び１０との間に、ＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２からなるＯＴＡ回路を設け、このＯＴＡ回路により、トランジスタ１及び２のゲート・ドレイン間の容量ＣGDに流れる電流に等しく、その方向が反対となる補償電流を生成し、この補償電流によりトランジスタ１及び２のゲート・ドレイン間の容量に流れる電流がキャンセルさせることで、低電源電圧で動作する、高利得、広帯域の、ＣＭＯＳ構成の差動増幅器を実現することができる。
【０１０４】
このような差動増幅器を使った例として、コンパレータ及びこのようなコンパレータを使ったＡ／Ｄコンバータについて説明したが、このような差動増幅器は、それ以外に、種々の用途に利用できるであろう。例えば、衛星放送や無線ＬＡＮのように、高周波を扱う回路にも利用可能であろう。
【０１０５】
また、上述の例では、ＣＭＯＳ構成としているが、この発明は、バイポーラトランジスタを用いるようにしても良い。バイポーラトランジスタとした場合にも、低電源電圧で動作する、高利得、広帯域の差動増幅器は、有用であると考えられる。
【０１０６】
【発明の効果】
この発明によれば、ＮＭＯＳトランジスタからなる差動対と、出力バッファ回路を構成するＮＭＯＳフォロワトランジスタとの間にＯＴＡ回路を設け、このＯＴＡ回路により、差動対のトランジスタのゲート・ドレイン間の容量に流れる電流に等しく、その方向が反対となる補償電流を生成し、この補償電流により差動対のトランジスタのゲート・ドレイン間の容量に流れる電流がキャンセルさせることで、低電源電圧で動作し、精度が高く、高利得、広帯域の差動増幅器を実現することができる。
【０１０７】
また、この発明によれば、このような高利得、広帯域の差動増幅器を用いて、高速動作が可能なコンパレータ、及びこのコンパレータを使ったＡ／Ｄコンバータを実現することができる。
【図面の簡単な説明】
【図１】この発明が適用された差動増幅器の一例の接続図である。
【図２】この発明が適用された差動増幅器の一例の説明に用いる接続図である。
【図３】この発明が適用された差動増幅器の一例の説明に用いる接続図である。
【図４】この発明が適用されたＡ／Ｄコンバータの一例の接続図である。
【図５】この発明が適用されたコンパレータの一例のブロックである。
【図６】この発明が適用されたコンパレータの一例の説明に用いるタイミングチャートである。
【図７】この発明が適用されたコンパレータの一例の接続図である。
【図８】この発明が適用されたコンパレータの他の例のブロックである。
【図９】この発明が適用されたコンパレータの他の例の説明に用いるタイミングチャートである。
【図１０】この発明が適用されたコンパレータの他の例の接続図である。
【図１１】この発明が適用されたコンパレータの更に他の例の接続図である。
【図１２】従来のコンパレータの説明に用いる等価回路図である。
【図１３】従来のコンパレータの説明に用いる等価回路図である。
【図１４】従来のコンパレータの説明の一例の接続図である。
【図１５】従来のコンパレータの説明の一例の説明に用いる接続図である。
【符号の説明】
１，２・・・差動対を構成するＮＭＯＳトランジスタ，９，１０・・・ソースフォロワを構成するＮＭＯＳトランジスタ，１６，１７・・・ＯＴＡ回路を構成するＮＭＯＳトランジスタ，１８・・・コンデンサ，１９，２０，２１，２２・・・ＯＴＡ回路を構成する電流源
【発明の属する技術分野】
この発明は、特に、ハードディスクドライブの再生信号をディジタル化して処理する場合のように、高速処理が要求されるＡ／Ｄコンバータ、及び、このようなＡ／Ｄコンバータを実現するためのコンパレータ、このようなコンパレータを実現するための差動増幅器に関する。
【０００２】
【従来の技術】
近年、信号処理の高速化に伴い、高速のＡ／Ｄコンバータが要望されている。例えば、ハードディスクドライブでは、イコライズ処理やビタビ復号処理を行うために、ヘッドからの再生信号をディジタル化するためのＡ／Ｄコンバータが設けられている。ハードディスクドライブの高速化に伴い、このようなハードディスクドライブのＡ／Ｄコンバータとしては、量子化ビット数が６〜８ビットで、サンプリングクロックが数１００ＭＨｚ（例えば４００ＭＨｚ）のものが要望されている。
【０００３】
Ａ／Ｄコンバータは、入力電圧とリファレンス電圧とを比較し、この比較出力をエンコードすることにより、アナログ信号をディジタル信号に変換する構成とされている。上述のように高速処理のＡ／Ｄコンバータを実現させるためには、コンパレータを高利得、広帯域の差動増幅器で構成することが不可避である。
【０００４】
従来、高速処理が要望されるアナログ回路は、バイポーラトランジスタで構成されている。そこで、高利得、広帯域の差動増幅器をバイポーラトランジスタで構成することが考えられる。
【０００５】
ところが、バイポーラトランジスタは、消費電力が大きく、また、他の信号処理回路と共に集積回路化して、小型、軽量化を図ることが困難である。このため、ＣＭＯＳ構成で、高利得、広帯域の差動増幅器を実現することが強く要望されている。
【０００６】
ＣＭＯＳトランジスタの構成の差動増幅器で高利得、広帯域化を図るためのパラメータは、ＭＯＳトランジスタのｇｍ（相互コンダクタンス）は電流とサイズで決まるので、電流とサイズということになる。したがって、高利得の差動増幅器を実現するためには、電流設定値を大きくするか、ＭＯＳトランジスタのサイズを大きくすれば良いことになる。
【０００７】
ところが、ＭＯＳトランジスタに流れる電流を増加すると、消費電力が増大するという問題が生じる。また、ＭＯＳトランジスタのサイズを大きくすると、寄生容量が増加し、広帯域化が図れなくなるという問題が生じる。
【０００８】
ところで、バイポーラトランジスタの構成の差動回路においては、ベース・コレクタ間の容量ＣBCに流れる電流と逆向きの補償電流を生成する補償回路を設け、この補償電流によりベース・コレクタ間の容量ＣBCに流れる電流をキャンセルして、寄生容量による帯域制限を無くして広帯域化を図るようにしたものが提案されている（「A Low-Power Wide-Band Amplifier Using a New Parastic Capacitance Compensation Technique 」IEEE Journal of Solid-State Circuit,Vol125.No1,February 1990）。
【０００９】
高利得、広帯域の差動増幅器をＣＭＯＳで実現する場合に、このような技術を利用することが考えられる。上述のように、ＭＯＳトランジスタのサイズを大きくすれば、高利得化が図れるが、寄生容量が増加してしまうことになる。このような補償電流を形成して寄生容量に流れる電流をキャセルする技術がＣＭＯＳ構成の場合にも利用できれば、高利得、広帯域のＣＭＯＳ構成の差動増幅器が実現でき、これを用いて、高速のＡ／Ｄコンバータを実現できることになる。
【００１０】
つまり、図１２に示すように、増幅器を、信号源抵抗Ｒs を有する信号源Ｖi で、抵抗Ｒ、容量Ｃの直列接続されたネットワークをドライブするモデルとして考えると、以下の式が導かれる。
【００１１】
【数１】
ここで、Ｇ0 は直流利得、ｆ3dB は３ｄＢ低下の帯域、ｐｉはπ（円周率）、Ｇ0 Ｂはゲインバンド幅である。
【００１３】
（３）式にあるように、容量Ｃと信号源抵抗Ｒs とにより帯域が決定される。バイポーラトランジスタの場合、帯域制限をもたらす容量Ｃは、べース・コレクタ間容量ＣBCに相当する。このべース・コレクタ間容量ＣBCは、ミラー効果により増幅されるため、帯域低下への寄与も大きい。
【００１４】
そこで、図１３に示すように、出力電圧Ｖo により変化する電流源ｓＣc Ｖo （ｓはラプラス演算子）を出力側に設ける。そして、この電流ｓＣc Ｖo により、容量Ｃに流れる電流をキャンセルさせるようにする。この場合、以下の式が導かれる。
【００１５】
【数２】
ここで、Ｃ＝Ｃc とすると、分母がゼロとなり帯域制限が生じないことが理解できる。
【００１７】
図１４は、上述のように、ベース・コレクタ間の容量に流れる電流を、出力電圧に基づいて形成した補償電流によりキャンセルして、広帯域化を図ったバイポーラトランジスタの構成の差動増幅器の一例である。
【００１８】
図１４において、ＮＰＮ形トランジスタ２０１及び２０２のエミッタが接続され、このトランジスタ２０１及び２０２のエミッタが電流源２０３を介して接地ライン２０４に接続される。トランジスタ２０１及び２０２のべースに、入力端子２２１及び２２２が接続される。
【００１９】
トランジスタ２０１及び２０２のコレクタが抵抗２０５及び２０６を夫々介して電源ライン２０７に接続されると共に、トランジスタ２０８及び２０９のベースに接続される。トランジスタ２０８及び２０９のコレクタが電源ライン２０７に接続される。トランジスタ２０８及び２０９のエミッタが電流源２１０及び２１１を介して接地ライン２０４に接続されると共に、出力端子２２３及び２２４に接続される。
【００２０】
これと共に、トランジスタ２０８及び２０９のエミッタがトランジスタ２１２及び２１３のベースに接続される。トランジスタ２１２及び２１３のコレクタがトランジスタ２０２及び２０１のコレクタに接続される。トランジスタ２１２及び２１３のエミッタが電流源２１４及び２１５を介して接地ライン２０４に接続されると共に、トランジスタ２１２のエミッタとトランジスタ２１３のエミッタとの間に、コンデンサ２１６が接続される。
【００２１】
図１４において、入力端子２２１及び２２２からの差動入力は、トランジスタ対２０１及び２０２で増幅される。この出力は、エミッタフォロワトランジスタ２０８及び２０９を介して、出力端子２２３及び２２４から出力される。
【００２２】
これと共に、この出力電圧は、トランジスタ２１２及び２１３からなるエミッタフォロワ回路を介して、トランジスタ２１２及び２１３のエミッタ間に現れる。そして、トランジスタ２１２及び２１３のエミッタ間に接続されたコンデンサ２１６に、出力電圧に応じた電流が流される。
【００２３】
ここで、図１５に示すように、コンデンサ２１６として、差動対を構成するトランジスタ２０１及び２０２と同様のトランジスタ２３１及び２３２とを接続したものを用いるとすると、コンデンサ２１６の容量Ｃc は、トランジスタ２０１及び２０２のベース・コレクタ間容量ＣCBと略等しくすることができる。
【００２４】
このため、コンデンサ２１６では、トランジスタ２０１及び２０２に流れる電流に等しい補償電流が形成される。トランジスタ２１２及び２１３のコレクタをトランジスタ２０２及び２０１のコレクタに接続することにより、トランジスタ２０１及び２０２のベース・コレクタ間の容量ＣCBに流れる電流は、コンデンサ２１６に流れる補償電流によりキャンセルされる。これにより、帯域制限がなくなり、高利得、広帯域の差動増幅器が実現できる。
【００２５】
【発明が解決しようとする課題】
図１４に示したように、差動対となるトランジスタ２０１及び２０２の出力電圧をエミッタフォロワトランジスタ２０８及び２０９と、２１２及び２１３とを介して、コンデンサ２１６に与え、トランジスタ２１２及び２１３のエミッタ間のコンデンサ２１６により、差動対のトランジスタ２０１及び２０２のベース・コレクタ間容量ＣBCに流れる電流に等しい補償電流を生成し、この補償電流で差動対のトランジスタ２０１及び２０２のベース・コレクタ間容量ＣBCに流れる電流をキャンセルさせることで、差動回路の帯域制限を無くすことができる。
【００２６】
ところが、この構成では、エミッタフォロワトランジスタ２０８及び２０９と、エミッタフォロワトランジスタ２１２及び２１３を介して出力信号電圧を検出して補償電流を生成している。このため、上述の回路をＣＭＯＳで構成したとすると、補償電流を形成するために、２ＶGS（ＶGSはゲート・ソース間電圧）分だけレベルシフトが生じる。ＭＯＳトランジスタでは、ゲート・ソース間電圧ＶGSが１Ｖ程度あり、補償電流を形成するための部分だけで、約２Ｖのレベルシフトが生じることになる。
【００２７】
これに対して、現在、電源電圧の低電圧化が図られており、低電圧構成の回路では、例えば３．３Ｖの電源が使われている。このような低電圧構成の回路で、レベルシフトに２Ｖが使われてしまうと、信号の振幅を十分に確保できなくなってしまう。
【００２８】
また、ＣＭＯＳで実現する場合、ＭＯＳトランジスタのソースフォロワは基板効果の影響により利得が１倍にはならない。このため、上述のように、２段のフォロワトランジスタ２０８及び２０９と、２１２及び２１３を介して出力信号電圧を検出すると、検出する出力電圧の振幅が低下してしまい、出力電圧を検出して補償電流を形成し、寄生容量をキャンセルさせる効果が低減するという問題が生じてくる。
【００２９】
したがって、この発明の目的は、高利得、広帯域であると共に、低い電源電圧でも動作が可能な差動増幅器を提供することにある。
【００３０】
この発明の他の目的は、高速動作が可能なコンパレータを提供することにある。
【００３１】
この発明の更に他の目的は、高速動作が可能なＡ／Ｄコンバータを提供することにある。
【００３２】
【課題を解決するための手段】
この発明は、
互いのソース又はエミッタが共通接続された第１及び第２のトランジスタからなる差動対と、
第１及び第２のトランジスタからなる差動対の出力を取り出すためのバッファ手段と、
第１及び第２のトランジスタの寄生容量に流れる電流に対応し、第１及び第２のトランジスタの寄生容量に流れる電流と反対方向の補償電流を形成する補償電流形成手段とからなり、
補償電流形成手段は、
互いのソース又はエミッタ間に第１及び第２のトランジスタの寄生容量に相当するキャパシタが接続された第３及び第４のトランジスタと、
第３及び第４のトランジスタの夫々のソース又はエミッタに接続された第１及び第２の電流源と、
第３及び第４のトランジスタの夫々のドレイン又はコレクタに接続された第３及び第４の電流源とからなる電圧入力−電流出力手段で構成されており、
第３及び第４のトランジスタのゲート又はベースに第１及び第２のトランジスタの出力電圧を夫々供給し、第４及び第３のトランジスタのドレイン又はコレクタからの出力電流を補償電流として第２及び第１のトランジスタのドレイン又はコレクタ電流に与える
ようにした差動増幅器である。
【００３３】
この発明は、
増幅器と、
増幅器のオフセットをキャンセルさせるオートゼロモードと、入力信号を増幅して出力させるアンプモードとに設定するための手段と、
オートゼロモードのときに入力電圧を入力し、入力電圧を増幅器の入力段に接続されたキャパシタに蓄積する手段と、
アンプモードのときに、リファレンス電圧を入力し、増幅器の入力段に接続されたキャパシタに蓄積されていた入力電圧と、リファレンス電圧との差電圧を得て、増幅器から出力させる手段とからなり、
増幅器は、
互いのソース又はエミッタが共通接続された第１及び第２のトランジスタからなる差動対と、
第１及び第２のトランジスタからなる差動対の出力を取り出すためのバッファ手段と、
第１及び第２のトランジスタの寄生容量に流れる電流に対応し、第１及び第２のトランジスタの寄生容量に流れる電流と反対方向の補償電流を形成する補償電流形成手段とからなり、
補償電流形成手段は、
互いのソース又はエミッタ間に第１及び第２のトランジスタの寄生容量に相当するキャパシタが接続された第３及び第４のトランジスタと、
第３及び第４のトランジスタの夫々のソース又はエミッタに接続された第１及び第２の電流源と、
第３及び第４のトランジスタの夫々のドレイン又はコレクタに接続された第３及び第４の電流源とからなる電圧入力−電流出力手段で構成されており、
第３及び第４のトランジスタのゲート又はベースに第１及び第２のトランジスタの出力電圧を夫々供給し、第４及び第３のトランジスタのドレイン又はコレクタからの出力電流を補償電流として第２及び第１のトランジスタのドレイン又はコレクタ電流に与える
ようにしたコンパレータである。
【００３４】
この発明は、
増幅器と、
増幅器のオフセットをキャンセルさせるオートゼロモードと、入力信号を増幅して出力させるアンプモードとに設定するための手段と、
オートゼロモードのときにリファレンス電圧を入力し、リファレンス電圧を増幅器の入力段に接続されたキャパシタに蓄積する手段と、
アンプモードのときに、入力電圧を入力し、増幅器の入力段に接続されたキャパシタに蓄積されていたリファレンス電圧と、入力電圧との差電圧を得て、増幅器から出力させる手段とからなり、
増幅器は、
互いのソース又はエミッタが共通接続された第１及び第２のトランジスタからなる差動対と、
第１及び第２のトランジスタからなる差動対の出力を取り出すためのバッファ手段と、
第１及び第２のトランジスタの寄生容量に流れる電流に対応し、第１及び第２のトランジスタの寄生容量に流れる電流と反対方向の補償電流を形成する補償電流形成手段とからなり、
補償電流形成手段は、
互いのソース又はエミッタ間に第１及び第２のトランジスタの寄生容量に相当するキャパシタが接続された第３及び第４のトランジスタと、
第３及び第４のトランジスタの夫々のソース又はエミッタに接続された第１及び第２の電流源と、
第３及び第４のトランジスタの夫々のドレイン又はコレクタに接続された第３及び第４の電流源とからなる電圧入力−電流出力手段で構成されており、
第３及び第４のトランジスタのゲート又はベースに第１及び第２のトランジスタの出力電圧を夫々供給し、第４及び第３のトランジスタのドレイン又はコレクタからの出力電流を補償電流として第２及び第１のトランジスタのドレイン又はコレクタ電流に与える
ようにしたコンパレータである。
【００３５】
この発明は、
量子化レベルを決める複数のリファレンス電圧を形成するリファレンス電圧の形成手段と、
各リファレンス電圧と入力電圧とを比較する複数のコンパレータと、
各コンパレータの出力をラッチする複数のラッチと、
複数のラッチの出力から入力電圧に対応するディジタル値を生成するデコーダとからなり、
コンパレータは、
増幅器と、
増幅器のオフセットをキャンセルさせるオートゼロモードと、入力信号を増幅して出力させるアンプモードとに設定するための手段と、
オートゼロモードのときに入力電圧を入力し、入力電圧を増幅器の入力段に接続されたキャパシタに蓄積する手段と、
アンプモードのときに、リファレンス電圧を入力し、増幅器の入力段に接続されたキャパシタに蓄積されていた入力電圧と、リファレンス電圧との差電圧を得て、増幅器から出力させる手段とからなり、
増幅器は、
互いのソース又はエミッタが共通接続された第１及び第２のトランジスタからなる差動対と、
第１及び第２のトランジスタからなる差動対の出力を取り出すためのバッファ手段と、
第１及び第２のトランジスタの寄生容量に流れる電流に対応し、第１及び第２のトランジスタの寄生容量に流れる電流と反対方向の補償電流を形成する補償電流形成手段とからなり、
補償電流形成手段は、
互いのソース又はエミッタ間に第１及び第２のトランジスタの寄生容量に相当するキャパシタが接続された第３及び第４のトランジスタと、
第３及び第４のトランジスタの夫々のソース又はエミッタに接続された第１及び第２の電流源と、
第３及び第４のトランジスタの夫々のドレイン又はコレクタに接続された第３及び第４の電流源とからなる電圧入力−電流出力手段で構成されており、
第３及び第４のトランジスタのゲート又はベースに第１及び第２のトランジスタの出力電圧を夫々供給し、第４及び第３のトランジスタのドレイン又はコレクタからの出力電流を補償電流として第２及び第１のトランジスタのドレイン又はコレクタ電流に与える
ようにしたＡ／Ｄコンバータである。
【００３６】
この発明は、
量子化レベルを決める複数のリファレンス電圧を形成するリファレンス電圧の形成手段と、
各リファレンス電圧と入力電圧とを比較する複数のコンパレータと、
各コンパレータの出力をラッチする複数のラッチと、
複数のラッチの出力から入力電圧に対応するディジタル値を生成するデコーダとからなり、
コンパレータは、
増幅器と、
増幅器のオフセットをキャンセルさせるオートゼロモードと、入力信号を増幅して出力させるアンプモードとに設定するための手段と、
オートゼロモードのときにリファレンス電圧を入力し、リファレンス電圧を増幅器の入力段に接続されたキャパシタに蓄積する手段と、
アンプモードのときに、入力電圧を入力し、増幅器の入力段に接続されたキャパシタに蓄積されていたリファレンス電圧と、入力電圧との差電圧を得て、増幅器から出力させる手段とからなり、
増幅器は、
互いのソース又はエミッタが共通接続された第１及び第２のトランジスタからなる差動対と、
第１及び第２のトランジスタからなる差動対の出力を取り出すためのバッファ手段と、
第１及び第２のトランジスタの寄生容量に流れる電流に対応し、第１及び第２のトランジスタの寄生容量に流れる電流と反対方向の補償電流を形成する補償電流形成手段とからなり、
補償電流形成手段は、
互いのソース又はエミッタ間に第１及び第２のトランジスタの寄生容量に相当するキャパシタが接続された第３及び第４のトランジスタと、
第３及び第４のトランジスタの夫々のソース又はエミッタに接続された第１及び第２の電流源と、
第３及び第４のトランジスタの夫々のドレイン又はコレクタに接続された第３及び第４の電流源とからなる電圧入力−電流出力手段で構成されており、
第３及び第４のトランジスタのゲート又はベースに第１及び第２のトランジスタの出力電圧を夫々供給し、第４及び第３のトランジスタのドレイン又はコレクタからの出力電流を補償電流として第２及び第１のトランジスタのドレイン又はコレクタ電流に与える
ようにしたＡ／Ｄコンバータである。
【００３７】
この発明によれば、ＮＭＯＳトランジスタからなる差動対と、出力バッファ回路を構成するＮＭＯＳフォロワトランジスタとの間にＯＴＡ回路を設け、このＯＴＡ回路により、差動対のトランジスタのゲート・ドレイン間の容量に流れる電流に等しく、その方向が反対となる補償電流を生成し、この補償電流により差動対のトランジスタのゲート・ドレイン間の容量に流れる電流がキャンセルさせることで、低電源電圧で動作する、高利得、広帯域の差動増幅器を実現することができる。
【００３８】
また、この発明によれば、このような高利得、広帯域の差動増幅器を用いて、高速動作が可能なコンパレータ、及びこのコンパレータを使ったＡ／Ｄコンバータを実現することができる。
【００３９】
【発明の実施の形態】
この発明の実施の形態について、以下の順序で図面を参照して説明する。
【００４０】
１．差動増幅器
２．Ａ／Ｄコンバータ
３．コンパレータの一例
４．コンパレータの他の例
５．応用例。
【００４１】
１．差動増幅器
図１は、この発明が適用された差動増幅器の一例を示すものである。図１において、ＮＭＯＳトランジスタ１及び２により、差動対が構成される。ＮＭＯＳトランジスタ１及びトランジスタ２の互いのソースが接続され、この接続点が電流源３を介して接地ライン４に接続される。ＮＭＯＳトランジスタ１及び２のゲートが入力端子５及び６に夫々接続される。
【００４２】
ＰＭＯＳトランジスタ７及び８は、ＮＭＯＳトランジスタ１及び２からなる差動対に対する負荷回路を構成している。ＰＭＯＳトランジスタ７のゲート及びドレインが接続され、この接続点がＮＭＯＳトランジスタ１のドレインに接続されると共に、ＮＭＯＳトランジスタ９のゲートに接続される。ＰＭＯＳトランジスタ８のゲート及びドレインが接続され、この接続点がＮＭＯＳトランジスタ２のドレインに接続されると共に、ＮＭＯＳトランジスタ１０のゲートに接続される。ＰＭＯＳトランジスタ７及び８のソースは、電源ライン１１に接続される。
【００４３】
ＮＭＯＳトランジスタ９及び１０は、ＮＭＯＳトランジスタ１及び２からなる差動対の出力を取り出すためのバッファとなるソースフォロワトランジスタである。ＮＭＯＳトランジスタ９のソースが電流源１２を介して接地ライン４に接続されると共に、出力端子１４に接続される。ＮＭＯＳトランジスタ１０のソースが電流源１３を介して接地ライン４に接続されると共に、出力端子１５に接続される。ＮＭＯＳトランジスタ９及び１０のドレインが電源ライン１１に接続される。
【００４４】
ＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２は、トランジスタ１及び２のゲート・ドレイン間の容量ＣGDに流れる電流と同じ電流値の補償電流を形成するものである。
【００４５】
ＮＭＯＳトランジスタ１６のソース及び１７のソースは、電流源１９及び２０を夫々介して接地ライン４に接続されると共に、ＮＭＯＳトランジスタ１６のソースとＮＭＯＳトランジスタ１７のソースとの間に、コンデンサ１８が接続される。ＮＭＯＳトランジスタ１６及び１７のゲートがＮＭＯＳトランジスタ１及び２のドレインに接続される。ＮＭＯＳトランジスタ１６及び１７のドレインが電流源２１及び２２を夫々介して電源ライン１１に接続されると共に、トランジスタ２及び１のドレインに接続される。
【００４６】
図１に示す差動回路において、入力端子５及び６に差動入力電圧Ｖi が供給される。この差動入力電圧Ｖi は、ＮＭＯＳトランジスタ１及び２からなる差動対により増幅される。ＮＭＯＳトランジスタ１及び２からなる差動対の出力Ｖo は、ソースフォロワトランジスタ９及び１０を介して、差動出力端子１４及び１５から出力される。
【００４７】
また、ＮＭＯＳトランジスタ１及び２からなる差動対の出力Ｖo は、ＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２からなる回路に送られ、ＮＭＯＳトランジスタ１及び２からなる差動対の出力電圧Ｖo に応じた補償電流が形成される。
【００４８】
つまり、図２に示すように、ＮＭＯＳトランジスタ１６のソースとＮＭＯＳトランジスタ１７のソースとの間には、コンデンサ１８が接続されている。このコンデンサ１８の容量をＣc とすると、ＮＭＯＳトランジスタ１６及び１７のゲートから導出された電圧入力端子３１及び３２に電圧ｖc1及びｖc2が供給されると、ＮＭＯＳトランジスタ１６及び１７のソース電圧は、夫々、（ｖc1−ＶGS）及び（ｖc2−ＶGS）となり、コンデンサ１８には、電圧入力端子３１及び３２に与えられた電圧ｖc1及びｖc2の差電圧に応じた電流ｉa が流れる。この電流ｉa は、コンデンサ１８の容量をＣc とすると、
ｉa ＝ｓＣc ・（ｖc1−ｖc2）
（ｓはラプラス演算子）
なる。
【００４９】
ＮＭＯＳトランジスタ１６及び１７のソースに接続されている電流源１９及び２０、ＮＭＯＳトランジスタ１６及び１７のドレインに接続されている電流源２１及び２２は定電流Ｉ1 なので、ＮＭＯＳトランジスタ１６及び１７のソースの間のコンデンサ１８に流れる電流ｉa は、ＮＭＯＳトランジスタ１６及び１７のドレインの電流出力端子３３及び３４から差電流として入出力される。
【００５０】
このように、ＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２からなる回路は、入力端子３１及び３２に与えられる電圧の差電圧に応じた電流を出力する回路となっている。なお、このような構成は、ＯＴＡ（Operational Transconductance Amplitier）と呼ばれている。
【００５１】
図１に示したように、トランジスタ１６及び１７のゲートは、トランジスタ１及び２のドレインに接続されている。また、ＮＭＯＳトランジスタ１６及び１７のドレインは、ＮＭＯＳトランジスタ２及び１のドレインに接続されている。したがって、ＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２からなる回路の入力として、ＮＭＯＳトランジスタ１及び２からなる差動対の出力の差動電圧Ｖo が与えられる。そして、ＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２からなる回路により、電流ｓＣc Ｖo が形成され、この電流ｓＣc Ｖo がＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２からなる回路の電流出力となる。この電流ｓＣc Ｖo がＮＭＯＳトランジスタ１及び２に流れる電流に加えられる。
【００５２】
ここで、図３に示すように、コンデンサ１８をＮＭＯＳトランジスタ１及び２の同様なトランジスタ２５及び２６で構成すると、コンデンサ１８の容量Ｃc と、ＮＭＯＳトランジスタ１及び２のゲート・ドレイン間の容量ＣGDとを略等しくすることができる。
【００５３】
これにより、トランジスタ１及び２のゲート・ドレイン間の容量ＣGDに流れる電流に等しい補償電流ｓＣc Ｖo が生成される。このような補償電流により、トランジスタ１及び２のゲート・ドレイン間の容量ＣGDに流れる電流がキャンセルされる。これにより、（６）式で説明したように、帯域制限が無くなり、広帯域化が図れる。
【００５４】
このように、この例では、ＮＭＯＳトランジスタ１及び２からなる差動対と、出力バッファ回路を構成するＮＭＯＳフォロワトランジスタ９及び１０との間に、ＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２からなるＯＴＡ回路を設け、このＯＴＡ回路により、トランジスタ１及び２のゲート・ドレイン間の容量ＣGDに流れる電流に等しい補償電流ｓＣc Ｖo が生成され、これにより、トランジスタ１及び２のゲート・ドレイン間の容量ＣGDに流れる電流がキャンセルされて、広帯域化が図られている。この場合、差動対を構成するＮＭＯＳトランジスタ１及び２から出力される差動電圧を、ソースフォロワのバッファ回路を用いずに検出しているので、レベルシフトが生じることがなく、電源電圧を低くすることが可能となる。レベルシフトは、ソースフォロワのトランジスタ９及び１０の１段のＶGS分だけになる。また、基板効果による利得低下に伴う誤差も、トランジスタ９及び１０の１段のＶGS分だけになるので、精度が高くなる。
【００５５】
２．Ａ／Ｄコンバータ
以上のように、ＮＭＯＳトランジスタ１及び２からなる差動対と、出力バッファ回路を構成するＮＭＯＳフォロワトランジスタ９及び１０との間に、ＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２からなるＯＴＡ回路を設け、このＯＴＡ回路により、トランジスタ１及び２のゲート・ドレイン間の容量ＣGDに流れる電流に等しい補償電流を生成し、この補償電流によりトランジスタ１及び２のゲート・ドレイン間の容量に流れる電流がキャンセルさせることで、低電源電圧で動作する、高利得、広帯域の、ＣＭＯＳ構成の差動増幅器を実現することができる。
【００５６】
このような差動回路は、例えば、ハードディスクドライブにおいて、ヘッドからの再生信号をディジタル化する際のＡ／Ｄコンバータにおけるコンパレータのように、高速動作が要求される回路に用いて好適である。
【００５７】
図４は、このような高速処理を実現するためのＡ／Ｄコンバータの一例である。図４において、電源電圧ＶＲＴの電源端子４２と電源電圧ＶＲＢの電源端子４３との間に、抵抗４１Ａ〜４１Ｈの縦続接続が設けられる。抵抗４１Ａ〜４１Ｈの段間から、リファレンス電圧ＶＲ１〜ＶＲ７が形成される。抵抗４１Ａ〜４１Ｈの抵抗値は量子化ステップに応じたものであり、リファレンス電圧ＶＲ１、ＶＲ２、ＶＲ３、…により、Ａ／Ｄ変換の量子化ステップが決定される。
【００５８】
抵抗４１Ａ〜４１Ｈの段間のリファレンス電圧ＶＲ１〜ＶＲ７は、コンパレータ４５Ａ〜４５Ｇに夫々供給される。コンパレータ４５Ａ〜４５Ｇの他方の入力端子には、入力端子４４から、入力電圧Ｖinが供給される。コンパレータ４５Ａ〜４５Ｇで、リファレンス電圧ＶＲ１〜ＶＲ７と、入力電圧Ｖinとが比較される。
【００５９】
コンパレータ４５Ａ〜４５Ｇの出力がラッチ４６Ａ〜４６Ｇに夫々供給される。ラッチ４６Ａ〜４６Ｇで、コンパレータ４５Ａ〜４５Ｇの出力がラッチされる。ラッチ４６Ａ〜４６Ｇの出力は、デコーダ４８に供給される。
【００６０】
デコーダ４８は、ラッチ４６Ａ〜４６Ｇの出力が供給されるＥＸ−ＯＲゲート４７Ａ〜４７Ｈと、出力値に応じて結線されたビットラインＢ０、Ｂ１、Ｂ２を有している。
【００６１】
ＥＸ−ＯＲゲート４７Ａの一方の入力端子には「Ｌ」レベルが供給される。ラッチ回路４６Ａの出力は、ＥＸ−ＯＲゲート４７Ａ及び４７Ｂに供給される。ラッチ回路４６Ｂの出力は、ＥＸ−ＯＲゲート４７Ｂ及び４７Ｃに供給される。ラッチ回路４６Ｃの出力は、ＥＸ−ＯＲゲート４７Ｃ及び４７Ｄに供給される。ラッチ回路４６Ｄの出力は、ＥＸ−ＯＲゲート４７Ｄ及び４７Ｅに供給される。ラッチ回路４６Ｅの出力は、ＥＸ−ＯＲゲート４７Ｅ及び４７Ｆに供給される。ラッチ回路４６Ｆの出力は、ＥＸ−ＯＲゲート４７Ｆ及び４７Ｇに供給される。ラッチ回路４６Ｇの出力は、ＥＸ−ＯＲゲート４７Ｇ及び４７Ｈに供給される。ＥＸ−ＯＲゲート４７Ｈの他方の入力端子には、「Ｈ」レベルが供給される。
【００６２】
ＥＸ−ＯＲゲート４７Ａ〜４７Ｈの出力は、出力データに応じて、ビットラインＢ０〜Ｂ２に結線される。
【００６３】
すなわち、ＥＸ−ＯＲゲート４７Ａの出力は何れのビットラインにも接続されていない。ＥＸ−ＯＲゲート４７Ｂの出力は、ビットラインＢ０に接続される。ＥＸ−ＯＲゲート４７Ｃの出力は、ビットラインＢ１に接続される。ＥＸ−ＯＲゲート４７Ｄの出力は、ビットラインＢ１及びＢ０に接続される。ＥＸ−ＯＲゲート４７Ｅの出力は、ビットラインＢ２に接続される。ＥＸ−ＯＲゲート４７Ｆの出力は、ビットラインＢ２及びＢ０に接続される。ＥＸ−ＯＲゲート４７Ｇの出力は、ビットラインＢ２及びＢ１に接続される。ＥＸ−ＯＲゲート４７Ｈの出力は、ビットラインＢ２、Ｂ１、及びＢ０に接続される。
【００６４】
これにより、デコーダ４８の出力から、入力電圧Ｖinのアナログレベルに応じたディジタルデータを得ることができる。
【００６５】
例えば、入力電圧Ｖinがリファレンス電圧ＶＲ４とリファレンス電圧ＶＲ５との間のレベルであるとすると、リファレンス電圧ＶＲ４より低いリファレンス電圧と入力電圧Ｖinとを比較しているコンパレータ４５Ａ、４５Ｂ、４５Ｃ、４５Ｄの出力は「Ｈ」レベルになり、リファレンス電圧ＶＲ５より高いリファレンス電圧と入力電圧Ｖinとを比較しているコンパレータ４５Ｅ、４５Ｆ、４５Ｇの出力が「Ｌ」レベルとなる。コンパレータ４５Ａ、４５Ｂ、４５Ｃ、…、４５Ｇの出力がラッチ４６Ａ、４６Ｂ、４６Ｃ、…、４６Ｇに供給され、ラッチ回路４６Ａ、４６Ｂ、４６Ｃ、…、４６Ｇの出力がＥＸ−ＯＲゲート４７Ａ、４７Ｂ、４７Ｃ、…、４７Ｈに供給される。
【００６６】
この場合には、リファレンス電圧ＶＲ４より低いリファレンス電圧と入力電圧Ｖinとを比較しているコンパレータ４５Ａ、４５Ｂ、４５Ｃ、４５Ｄの出力は「Ｈ」レベルになり、リファレンス電圧ＶＲ５より高いリファレンス電圧と入力電圧Ｖinとを比較しているコンパレータ４５Ｅ、４５Ｆ、４５Ｇの出力が「Ｌ」レベルとなるので、ＥＸ−ＯＲゲート４７Ｅの出力のみが「Ｈ」レベルとなり、他のＥＸ−ＯＲゲートの出力は「Ｌ」レベルとなる。ＥＸ−ＯＲゲート４７Ｅの出力が「Ｈ」レベルなので、デコーダ４８の出力は「１００」となる。
【００６７】
３．コンパレータの一例
上述のＡ／Ｄコンバータにおけるコンパレータ４５Ａ〜４５Ｇとしては、チョッパ型のコンパレータが用いられる。
【００６８】
図５は、チョッパ型のコンパレータの基本動作を説明するものである。図５に示すように、リファレンス電圧Ｖref の入力端子５１とコンデンサ５３の一端との間にスイッチ回路５４が設けられる。入力電圧Ｖinの入力端子５２とコンデンサ５３の一端との間にスイッチ回路５５が設けられる。コンデンサ５３の他端が増幅器５７の入力端子に接続される。増幅器５７の入力端子と反転出力端子との間に、スイッチ回路５６が設けられる。この増幅器５７の出力端子５８がラッチ５９に接続される。ラッチ回路５９の出力が出力端子６０から出力される。
【００６９】
チョッパ型のコンパレータでは、オートゼロモードと、アンプモードとが繰り返される。オートゼロモードは、図５Ａに示すように、スイッチ回路５６がオンされる。このため、負帰還がかかり、ノードＮ１はゼロレベルとなり、オフセットがキャンセルされる。したがって、この間に、スイッチ回路５５をオンすると、入力端子５２からの入力電圧Ｖinが入力され、コンデンサ５３には、入力電圧Ｖinが蓄積される。
【００７０】
アンプモードでは、図５Ｂに示すように、スイッチ回路５６がオフされる。このとき、増幅器５７に対して入力があると、この入力は増幅器５７で増幅されて出力される。図５Ａに示したように、オートゼロモードの間に、コンデンサ５３に入力電圧Ｖinが蓄積されているので、アンプモードの間にスイッチ回路５４をオンすると、コンデンサ５３に蓄積されていた入力電圧Ｖinと入力端子５１からのリファレンス電圧Ｖref との差電圧が増幅器５７で増幅される。ここで、ラッチ回路５９にラッチクロックＣＫ＿ＬＡＴが与えられると、この入力電圧Ｖinとリファレンス電圧Ｖref との差電圧がラッチ回路５９にラッチされる。
【００７１】
図６は、このようなチョッパ型のコンパレータの動作を示すタイミング図である。この例は、入力電圧Ｖinでオートゼロ動作を行なうものであり、図５に示すように、スイッチ回路５４にはクロックＣＫ１が供給され、スイッチ回路５５には、クロックＣＫ２が供給される。スイッチ回路５６には、オートゼロクロックＣＫ＿ＡＺが供給され、ラッチ回路５９にはラッチクロックＣＫ＿ＬＡＴが供給される。
【００７２】
入力電圧Ｖinでオートゼロ動作を行なうため、図６Ｂ及び図６Ｃに示すように、スイッチ回路５５をオン／オフするクロックＣＫ２と、オートゼロ動作を行うためにスイッチ回路５６をオン／オフするクロックＣＫ＿ＡＺは同相となる。アンプモートでリファレンス電圧を入力するために、図６Ａに示すように、クロックＣＫ１は、クロックＣＫ１及びＣＫ＿ＡＺと逆相となる。そして、図６Ｄに示すように、アンプモードで増幅器５７から出力電圧が確定するタイミングで、ラッチクロックＣＫ＿ＬＡＴがローレベルになり、そのときの増幅器５７の出力がラッチ５９にラッチされる。
【００７３】
ここで、リファレンス電圧Ｖref に対して入力電圧Ｖinが図６Ｇに示すように変化しているとする。
【００７４】
クロックＣＫ＿ＡＺ（図６Ｃ）がハイレベルとなる時間ｔ1 、ｔ3 、ｔ5 、…でオートゼロ動作が行われ、図６Ｅに示すように、増幅器５７の出力のノードＮ１のレベルｖobが「０」レベルになる。この間、入力端子５２からの入力電圧Ｖinがコンデンサ５３に蓄積される。
【００７５】
クロックＣＫ＿ＡＺがローレベルとなる時間ｔ2 、ｔ4 、ｔ6 、…でアンプモードとなり、図６Ｅに示すように、増幅器５７の出力のノードＮ１のレベルｖobは、リファレンス電圧Ｖreと入力電圧Ｖinとの差電圧となる。この増幅器５７の出力のノードＮ１のレベルｖobは、ラッチクロックＣＫ＿ＬＡＴがローレベルになるタイミングでラッチ５９に取り込まれ、ラッチ５９からは、図６Ｆに示す出力Ｖcpo が取り出される。
【００７６】
このようなコンパレータを構成するための増幅器５７として、図１に示した差動増幅器を用いることができる。
【００７７】
図７は、図１に示した差動増幅器を用いて、上述のようなチョッパ型のコンパレータを構成した例である。図７に示すように、正相のリファレンス電圧Ｖref の入力端子７１とコンデンサ７３の一端との間にスイッチ回路７４が設けられる。正相の入力電圧Ｖinの入力端子７２とコンデンサ７３の一端との間にスイッチ回路７５が設けられる。コンデンサ７３の他端がＮＭＯＳトランジスタ１のゲートに接続される。ＮＭＯＳトランジスタ１のゲートとドレインとの間に、スイッチ回路７６が設けられる。
【００７８】
逆相のリファレンス電圧−Ｖref の入力端子８１とコンデンサ８３の一端との間にスイッチ回路８４が設けられる。逆相の入力電圧−Ｖinの入力端子８２とコンデンサ８３の一端との間にスイッチ回路８５が設けられる。コンデンサ８３の他端がＮＭＯＳトランジスタ２のゲートに接続される。ＮＭＯＳトランジスタ１のゲートとドレインとの間に、スイッチ回路８６が設けられる。
【００７９】
オートゼロモードでは、スイッチ回路７６及び８６がオンされる。そして、スイッチ回路７５及び８５がオンされる。これにより、オートゼロ動作が行われ、コンデンサ７３及び８３には、入力端子７２及び７２からの正相及び逆相の入力電圧Ｖin及び−Ｖinに基づく電圧が蓄えられる。
【００８０】
アンプモードでは、スイッチ回路７６及び８６がオフされる。そしてスイッチ回路７４及び８４がオンされる。これにより、コンデンサ７３及び８３に蓄積されている正相及び逆相の入力電圧Ｖin及び−Ｖinと、入力端子７１及び８１からの正相及び逆相のリファレンス電圧Ｖref 及び−Ｖref との差電圧が増幅されて、出力端子１４及び１５から出力される。
【００８１】
４．コンパレータの第２の例
上述のコンパレータの例では、入力電圧でオートゼロを行ってから、アンプモードに設定して、入力電圧とリファレンス電圧との差電圧を増幅している。この場合には、１クロック毎にオートゼロ動作が行われているため、精度が良くなるという利点がある。
【００８２】
ところが、オートゼロモードとアンプモードとを高速で切り換えるのは困難である。また、オートゼロモードとアンプモードとを切り換えるときに、キックバックノイズが発生することがある。
【００８３】
そこで、図８に示すように、リファレンス電圧でオートゼロ動作を行ってから、アンプモードに設定して、入力電圧とリファレンス電圧との差電圧を増幅する構成として、毎回、オートゼロ動作を行わないようにすることが考えられる。
【００８４】
つまり、図５の例では、オートゼロモードでは、入力電圧Ｖinを入力してコンデンサ５３に蓄積したが、図８の例では、オートゼロモードでは、リファレンス電圧Ｖref の方を入力してコンデンサ９３に蓄積する。
【００８５】
この場合、オートゼロモードは、図８Ａに示すように、スイッチ回路９６がオンされる。このため、負帰還がかかり、ノードＮ２はゼロレベルとなる。この間に、スイッチ回路９４がオンされ、入力端子９１からのリファレンス電圧Ｖref が入力され、コンデンサ９３には、リファレンス電圧Ｖref が蓄積される。
【００８６】
アンプモードでは、図８Ｂに示すように、スイッチ回路９６がオフされる。そして、スイッチ回路９５がオンされ、入力端子９２からの入力電圧Ｖinが入力される。図９Ａに示すように、オートゼロモードの間に、コンデンサ５３にリファレンス電圧Ｖref が蓄積されているので、アンプモードの間にスイッチ回路９５をオンすると、コンデンサ９３に蓄積されていたリファレンス電圧Ｖref と、入力端子９２からの入力電圧Ｖinとの差電圧が増幅器９７で増幅されて、出力される。
【００８７】
ここで、オートゼロモードのときに蓄積したリファレンス電圧Ｖref に対応するコンデンサ９３の電荷は、暫く保存されている。このため、１クロック毎にオートゼロを行う必要はない。アンプモードのままにしておくと、増幅器９７からは、リファレンス電圧Ｖref と入力電圧Ｖinとの差電圧が連続して出力され続けることになり、毎回、オートゼロ動作を行なう必要がなくなる。
【００８８】
図９は、このようにオートゼロ動作でリファレンス電圧を入力するようにした場合の動作を説明するものである。
【００８９】
図８に示すように、スイッチ回路９４にはクロックＣＫ１が供給され、スイッチ回路９５には、クロックＣＫ２が供給される。スイッチ回路９６には、オートゼロクロックＣＫ＿ＡＺが供給され、ラッチ回路９９にはラッチクロックＣＫ＿ＬＡＴが供給される。
【００９０】
リファレンス電圧Ｖref でオートゼロ動作を行なうため、図９Ａ及び図９Ｃに示すように、スイッチ回路９４をオン／オフするクロックＣＫ１と、オートゼロ動作を行うためにスイッチ回路９６をオン／オフするクロックＣＫ＿ＡＺは同相となる。アンプモードで入力電圧Ｖinを入力するため、図９Ｂに示すように、クロックＣＫ２は、クロックＣＫ１及びＣＫ＿ＡＺと逆相となる。そして、図９Ｄに示すラッチクロックＣＫ＿ＬＡＴがローレベルになるときに、増幅器９７の出力がラッチ９９にラッチされる。
【００９１】
ここで、リファレンス電圧Ｖref に対して入力電圧Ｖinが図９Ｇに示すように変化しているとする。
【００９２】
クロックＣＫ＿ＡＺがハイレベルとなる時間ｔ11でオートゼロ動作が行われ、図９Ｅに示すように、増幅器９７の出力のノードＮ２のレベルｖobが「０」レベルになり、この間、入力端子９１からのリファレンス電圧Ｖref がコンデンサ９３に蓄積される。クロックＣＫ＿ＡＺがローレベルとなる時間ｔ12でアンプモードとなり、図９Ｅに示すように、増幅器９７の出力のノードＮ２のレベルｖobは、リファレンス電圧Ｖref と入力電圧Ｖinとの差電圧となる。この増幅器９７の出力のノードＮ２のレベルｖobは、ラッチクロックＣＫ＿ＬＡＴがローレベルになるタイミングでラッチ９９に取り込まれ、ラッチ９９からは、図９Ｆに示す出力Ｖref が取り出される。
【００９３】
このように、この例では、オートゼロモードの間に、リファレンス電圧Ｖref を入力し、このリファレンス電圧Ｖref をコンデンサ９３に蓄積し、アンプモードで、コンデンサ９３に蓄積されているリファレンス電圧Ｖref と入力端子９２からの入力電圧Ｖinとの差電圧を増幅器９７で増幅するようにして、クロック毎に毎回オートゼロ動作を行う必要をなくしている。
【００９４】
このようなコンパレータを構成するための増幅器９７として、図１に示した差動増幅器を用いることができる。図１０は、図１に示した差動増幅器を用いて、上述のようなチョッパ型のコンパレータを構成した例である。
【００９５】
なお、オートゼロモードをクロック毎に毎回行わないとすると、入力電圧がクロック毎にホールドされていないので、サンプルホールド機能が失われる。そこで、図１０に示す例では、増幅器の出力側に、トラックホールド回路１０１を設けるようにしている。
【００９６】
すなわち、ＮＭＯＳトランジスタ９のソースと出力端子１４との間に、スイッチ回路１０２が設けられると共に、出力端子１４と接地ライン４との間に、コンデンサ１０３が設けられる。ＮＭＯＳトランジスタ１０のソースと出力端子１５との間に、スイッチ回路１０４が設けられると共に、出力端子１５と接地ライン４との間に、コンデンサ１０５が設けられる。
【００９７】
スイッチ回路１０２及び１０４は、クロック毎に、オンされる。スイッチ回路１０２及び１０４がオンされると、ソースフォロワトランジスタ９及び１０のソースからの出力がコンデンサ１０３及び１０５にホールドされる。
【００９８】
このようなトラックホールド回路１０１により、増幅器出力がクロック毎に確定するため、ラッチの動作が安定する。
【００９９】
なお、トラックホールド回路１０１を設ける以外の構成については、図７に示した例と同様である。
【０１００】
また、このコンパレータの出力を並列処理できるように、図１１に示すように、複数の（この例では２つの）ソースフォロワ回路を設け、各ソースフォロワ回路に対して、トラックホールド回路１０１Ａ、１０１Ｂを設けるようにしても良い。
【０１０１】
つまり、このように高速のサンプリングクロックでディジタル化を行うと、次段の回路では、高速のディジタルデータの処理を行うために、高速処理が必要になってくる。
【０１０２】
そこで、図１１に示すように、複数のソースフォロワ回路を設け、各ソースフォロォホ回路に対して、トラックホールド回路１０１Ａ、１０１Ｂを設け、各トランジスタホールド回路１０１Ａ、１０１Ｂに、サンプリングクロックの１／２の周波数で、互いに位相の異なるクロックを供給する。このようにすると、次段の回路では、インターリーブ処理により、１／２の速度で動作が可能となる。
【０１０３】
５．応用例
このように、ＮＭＯＳトランジスタ１及び２からなる差動対と、出力バッファ回路を構成するＮＭＯＳフォロワトランジスタ９及び１０との間に、ＮＭＯＳトランジスタ１６及び１７、コンデンサ１８、電流源１９、２０、２１、２２からなるＯＴＡ回路を設け、このＯＴＡ回路により、トランジスタ１及び２のゲート・ドレイン間の容量ＣGDに流れる電流に等しく、その方向が反対となる補償電流を生成し、この補償電流によりトランジスタ１及び２のゲート・ドレイン間の容量に流れる電流がキャンセルさせることで、低電源電圧で動作する、高利得、広帯域の、ＣＭＯＳ構成の差動増幅器を実現することができる。
【０１０４】
このような差動増幅器を使った例として、コンパレータ及びこのようなコンパレータを使ったＡ／Ｄコンバータについて説明したが、このような差動増幅器は、それ以外に、種々の用途に利用できるであろう。例えば、衛星放送や無線ＬＡＮのように、高周波を扱う回路にも利用可能であろう。
【０１０５】
また、上述の例では、ＣＭＯＳ構成としているが、この発明は、バイポーラトランジスタを用いるようにしても良い。バイポーラトランジスタとした場合にも、低電源電圧で動作する、高利得、広帯域の差動増幅器は、有用であると考えられる。
【０１０６】
【発明の効果】
この発明によれば、ＮＭＯＳトランジスタからなる差動対と、出力バッファ回路を構成するＮＭＯＳフォロワトランジスタとの間にＯＴＡ回路を設け、このＯＴＡ回路により、差動対のトランジスタのゲート・ドレイン間の容量に流れる電流に等しく、その方向が反対となる補償電流を生成し、この補償電流により差動対のトランジスタのゲート・ドレイン間の容量に流れる電流がキャンセルさせることで、低電源電圧で動作し、精度が高く、高利得、広帯域の差動増幅器を実現することができる。
【０１０７】
また、この発明によれば、このような高利得、広帯域の差動増幅器を用いて、高速動作が可能なコンパレータ、及びこのコンパレータを使ったＡ／Ｄコンバータを実現することができる。
【図面の簡単な説明】
【図１】この発明が適用された差動増幅器の一例の接続図である。
【図２】この発明が適用された差動増幅器の一例の説明に用いる接続図である。
【図３】この発明が適用された差動増幅器の一例の説明に用いる接続図である。
【図４】この発明が適用されたＡ／Ｄコンバータの一例の接続図である。
【図５】この発明が適用されたコンパレータの一例のブロックである。
【図６】この発明が適用されたコンパレータの一例の説明に用いるタイミングチャートである。
【図７】この発明が適用されたコンパレータの一例の接続図である。
【図８】この発明が適用されたコンパレータの他の例のブロックである。
【図９】この発明が適用されたコンパレータの他の例の説明に用いるタイミングチャートである。
【図１０】この発明が適用されたコンパレータの他の例の接続図である。
【図１１】この発明が適用されたコンパレータの更に他の例の接続図である。
【図１２】従来のコンパレータの説明に用いる等価回路図である。
【図１３】従来のコンパレータの説明に用いる等価回路図である。
【図１４】従来のコンパレータの説明の一例の接続図である。
【図１５】従来のコンパレータの説明の一例の説明に用いる接続図である。
【符号の説明】
１，２・・・差動対を構成するＮＭＯＳトランジスタ，９，１０・・・ソースフォロワを構成するＮＭＯＳトランジスタ，１６，１７・・・ＯＴＡ回路を構成するＮＭＯＳトランジスタ，１８・・・コンデンサ，１９，２０，２１，２２・・・ＯＴＡ回路を構成する電流源
Claims (16)
- 互いのソース又はエミッタが共通接続された第１及び第２のトランジスタからなる差動対と、
上記第１及び第２のトランジスタからなる差動対の出力を取り出すためのバッファ手段と、
上記第１及び第２のトランジスタの寄生容量に流れる電流に対応し、上記第１及び第２のトランジスタの寄生容量に流れる電流と反対方向の補償電流を形成する補償電流形成手段とからなり、
上記補償電流形成手段は、
互いのソース又はエミッタ間に上記第１及び第２のトランジスタの寄生容量に相当するキャパシタが接続された第３及び第４のトランジスタと、
上記第３及び第４のトランジスタの夫々のソース又はエミッタに接続された第１及び第２の電流源と、
上記第３及び第４のトランジスタの夫々のドレイン又はコレクタに接続された第３及び第４の電流源とからなる電圧入力−電流出力手段で構成されており、
上記第３及び第４のトランジスタのゲート又はベースに上記第１及び第２のトランジスタの出力電圧を夫々供給し、上記第４及び上記第３のトランジスタのドレイン又はコレクタからの出力電流を補償電流として上記第２及び第１のトランジスタのドレイン又はコレクタ電流に与える
ようにした差動増幅器。 - 上記第１及び第２のトランジスタの寄生容量に相当するキャパシタは、上記第１及び第２のトランジスタと同様のトランジスタから構成するようにした請求項１に記載の差動増幅器。
- 増幅器と、
上記増幅器のオフセットをキャンセルさせるオートゼロモードと、入力信号を増幅して出力させるアンプモードとに設定するための手段と、
上記オートゼロモードのときに入力電圧を入力し、上記入力電圧を上記増幅器の入力段に接続されたキャパシタに蓄積する手段と、
上記アンプモードのときに、リファレンス電圧を入力し、上記増幅器の入力段に接続されたキャパシタに蓄積されていた上記入力電圧と、上記リファレンス電圧との差電圧を得て、上記増幅器から出力させる手段とからなり、
上記増幅器は、
互いのソース又はエミッタが共通接続された第１及び第２のトランジスタからなる差動対と、
上記第１及び第２のトランジスタからなる差動対の出力を取り出すためのバッファ手段と、
上記第１及び第２のトランジスタの寄生容量に流れる電流に対応し、上記第１及び第２のトランジスタの寄生容量に流れる電流と反対方向の補償電流を形成する補償電流形成手段とからなり、
上記補償電流形成手段は、
互いのソース又はエミッタ間に上記第１及び第２のトランジスタの寄生容量に相当するキャパシタが接続された第３及び第４のトランジスタと、
上記第３及び第４のトランジスタの夫々のソース又はエミッタに接続された第１及び第２の電流源と、
上記第３及び第４のトランジスタの夫々のドレイン又はコレクタに接続された第３及び第４の電流源とからなる電圧入力−電流出力手段で構成されており、
上記第３及び第４のトランジスタのゲート又はベースに上記第１及び第２のトランジスタの出力電圧を夫々供給し、上記第４及び上記第３のトランジスタのドレイン又はコレクタからの出力電流を補償電流として上記第２及び第１のトランジスタのドレイン又はコレクタ電流に与える
ようにしたコンパレータ。 - 上記第１及び第２のトランジスタの寄生容量に相当するキャパシタは、上記第１及び第２のトランジスタと同様のトランジスタから構成するようにした請求項３に記載のコンパレータ。
- 増幅器と、
上記増幅器のオフセットをキャンセルさせるオートゼロモードと、入力信号を増幅して出力させるアンプモードとに設定するための手段と、
上記オートゼロモードのときにリファレンス電圧を入力し、上記リファレンス電圧を上記増幅器の入力段に接続されたキャパシタに蓄積する手段と、
上記アンプモードのときに、入力電圧を入力し、上記増幅器の入力段に接続されたキャパシタに蓄積されていた上記リファレンス電圧と、上記入力電圧との差電圧を得て、上記増幅器から出力させる手段とからなり、
上記増幅器は、
互いのソース又はエミッタが共通接続された第１及び第２のトランジスタからなる差動対と、
上記第１及び第２のトランジスタからなる差動対の出力を取り出すためのバッファ手段と、
上記第１及び第２のトランジスタの寄生容量に流れる電流に対応し、上記第１及び第２のトランジスタの寄生容量に流れる電流と反対方向の補償電流を形成する補償電流形成手段とからなり、
上記補償電流形成手段は、
互いのソース又はエミッタ間に上記第１及び第２のトランジスタの寄生容量に相当するキャパシタが接続された第３及び第４のトランジスタと、
上記第３及び第４のトランジスタの夫々のソース又はエミッタに接続された第１及び第２の電流源と、
上記第３及び第４のトランジスタの夫々のドレイン又はコレクタに接続された第３及び第４の電流源とからなる電圧入力−電流出力手段で構成されており、
上記第３及び第４のトランジスタのゲート又はベースに上記第１及び第２のトランジスタの出力電圧を夫々供給し、上記第４及び上記第３のトランジスタのドレイン又はコレクタからの出力電流を補償電流として上記第２及び第１のトランジスタのドレイン又はコレクタ電流に与える
ようにしたコンパレータ。 - 上記第１及び第２のトランジスタの寄生容量に相当するキャパシタは、上記第１及び第２のトランジスタと同様のトランジスタから構成するようにした請求項５に記載のコンパレータ。
- 上記オートゼロモードに設定してから数クロックの間アンプモードに設定し、上記増幅器の入力段に接続されたキャパシタに蓄積されていた上記リファレンス電圧と上記入力電圧との差電圧を、上記増幅器から連続して出力させるようにした請求項５に記載のコンパレータ。
- 更に、上記増幅器の出力をホールドするホルード手段を設け、
上記増幅器から連続して出力される上記増幅器の入力段に接続されたキャパシタに蓄積されていた上記リファレンス電圧と上記入力電圧との差電圧を、上記ホールド手段にホールドするようにした請求項７に記載のコンパレータ。 - 上記ホールド手段を複数設け、
上記複数のホールド手段により上記差動増幅器の出力を上記各ホールド手段に与えられるクロック毎にホールドするようにした請求項８に記載のコンパレータ。 - 量子化レベルを決める複数のリファレンス電圧を形成するリファレンス電圧の形成手段と、
上記各リファレンス電圧と入力電圧とを比較する複数のコンパレータと、
上記各コンパレータの出力をラッチする複数のラッチと、
上記複数のラッチの出力から上記入力電圧に対応するディジタル値を生成するデコーダとからなり、
上記コンパレータは、
増幅器と、
上記増幅器のオフセットをキャンセルさせるオートゼロモードと、入力信号を増幅して出力させるアンプモードとに設定するための手段と、
上記オートゼロモードのときに入力電圧を入力し、上記入力電圧を上記増幅器の入力段に接続されたキャパシタに蓄積する手段と、
上記アンプモードのときに、リファレンス電圧を入力し、上記増幅器の入力段に接続されたキャパシタに蓄積されていた上記入力電圧と、上記リファレンス電圧との差電圧を得て、上記増幅器から出力させる手段とからなり、
上記増幅器は、
互いのソース又はエミッタが共通接続された第１及び第２のトランジスタからなる差動対と、
上記第１及び第２のトランジスタからなる差動対の出力を取り出すためのバッファ手段と、
上記第１及び第２のトランジスタの寄生容量に流れる電流に対応し、上記第１及び第２のトランジスタの寄生容量に流れる電流と反対方向の補償電流を形成する補償電流形成手段とからなり、
上記補償電流形成手段は、
互いのソース又はエミッタ間に上記第１及び第２のトランジスタの寄生容量に相当するキャパシタが接続された第３及び第４のトランジスタと、
上記第３及び第４のトランジスタの夫々のソース又はエミッタに接続された第１及び第２の電流源と、
上記第３及び第４のトランジスタの夫々のドレイン又はコレクタに接続された第３及び第４の電流源とからなる電圧入力−電流出力手段で構成されており、
上記第３及び第４のトランジスタのゲート又はベースに上記第１及び第２のトランジスタの出力電圧を夫々供給し、上記第４及び上記第３のトランジスタのドレイン又はコレクタからの出力電流を補償電流として上記第２及び第１のトランジスタのドレイン又はコレクタ電流に与える
ようにしたＡ／Ｄコンバータ。 - 上記第１及び第２のトランジスタの寄生容量に相当するキャパシタは、上記第１及び第２のトランジスタと同様のトランジスタから構成するようにした請求項１０に記載のＡ／Ｄコンバータ。
- 量子化レベルを決める複数のリファレンス電圧を形成するリファレンス電圧の形成手段と、
上記各リファレンス電圧と入力電圧とを比較する複数のコンパレータと、
上記各コンパレータの出力をラッチする複数のラッチと、
上記複数のラッチの出力から上記入力電圧に対応するディジタル値を生成するデコーダとからなり、
上記コンパレータは、
増幅器と、
上記増幅器のオフセットをキャンセルさせるオートゼロモードと、入力信号を増幅して出力させるアンプモードとに設定するための手段と、
上記オートゼロモードのときにリファレンス電圧を入力し、上記リファレンス電圧を上記増幅器の入力段に接続されたキャパシタに蓄積する手段と、
上記アンプモードのときに、入力電圧を入力し、上記増幅器の入力段に接続されたキャパシタに蓄積されていた上記リファレンス電圧と、上記入力電圧との差電圧を得て、上記増幅器から出力させる手段とからなり、
上記増幅器は、
互いのソース又はエミッタが共通接続された第１及び第２のトランジスタからなる差動対と、
上記第１及び第２のトランジスタからなる差動対の出力を取り出すためのバッファ手段と、
上記第１及び第２のトランジスタの寄生容量に流れる電流に対応し、上記第１及び第２のトランジスタの寄生容量に流れる電流と反対方向の補償電流を形成する補償電流形成手段とからなり、
上記補償電流形成手段は、
互いのソース又はエミッタ間に上記第１及び第２のトランジスタの寄生容量に相当するキャパシタが接続された第３及び第４のトランジスタと、
上記第３及び第４のトランジスタの夫々のソース又はエミッタに接続された第１及び第２の電流源と、
上記第３及び第４のトランジスタの夫々のドレイン又はコレクタに接続された第３及び第４の電流源とからなる電圧入力−電流出力手段で構成されており、
上記第３及び第４のトランジスタのゲート又はベースに上記第１及び第２のトランジスタの出力電圧を夫々供給し、上記第４及び上記第３のトランジスタのドレイン又はコレクタからの出力電流を補償電流として上記第２及び第１のトランジスタのドレイン又はコレクタ電流に与える
ようにしたＡ／Ｄコンバータ。 - 上記第１及び第２のトランジスタの寄生容量に相当するキャパシタは、上記第１及び第２のトランジスタと同様のトランジスタから構成するようにした請求項１２に記載のＡ／Ｄコンバータ。
- 上記オートゼロモードに設定してから数クロックの間アンプモードに設定し、上記増幅器の入力段に接続されたキャパシタに蓄積されていた上記リファレンス電圧と上記入力電圧との差電圧を、上記増幅器から連続して出力させるようにした請求項１２に記載のＡ／Ｄコンバータ。
- 更に、上記増幅器の出力をホールドするホルード手段を設け、
上記増幅器から連続して出力される上記増幅器の入力段に接続されたキャパシタに蓄積されていた上記リファレンス電圧と上記入力電圧との差電圧を、上記ホールド手段にホールドするようにした請求項１４に記載のＡ／Ｄコンバータ。 - 上記ホールド手段を複数設け、
上記複数のホールド手段により上記差動増幅器の出力を上記各ホールド手段に与えられるクロック毎にホールドするようにした請求項１５に記載のＡ／Ｄコンバータ。
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