JP2001189633A - 差動増幅器、コンパレータ、及びａ／ｄコンバータ - Google Patents

差動増幅器、コンパレータ、及びａ／ｄコンバータ

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Abstract

(57)【要約】 （修正有） 【課題】 差動増幅器を用いて、高速動作が可能なコン
パレータ、及びＡ／Ｄコンバータを提供する。 【解決手段】 ＮＭＯＳトランジスタ１、２からなる差
動対と、出力バッファ回路を構成するＮＭＯＳフォロワ
トランジスタ９、１０との間に、ＮＭＯＳトランジスタ
１６、１７、コンデンサ１８、電流源１９〜２２からな
るＯＴＡ回路を設け、このＯＴＡ回路により、差動対の
トランジスタのゲート・ドレイン間の容量ＣGDに流れる
電流に等しく、その方向が反対となる補償電流ｓＣc Ｖ
o を生成し、差動対のトランジスタ１、２のゲート・ド
レイン間の容量ＣGDに流れる電流をキャンセルさせるこ
とで、低電源電圧で動作する、高利得、広帯域の差動増
幅器を実現する。この差動増幅器を用いて、高速動作が
可能なコンパレータ、及びＡ／Ｄコンバータを実現す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、特に、ハードデ
ィスクドライブの再生信号をディジタル化して処理する
場合のように、高速処理が要求されるＡ／Ｄコンバー
タ、及び、このようなＡ／Ｄコンバータを実現するため
のコンパレータ、このようなコンパレータを実現するた
めの差動増幅器に関する。
【０００２】
【従来の技術】近年、信号処理の高速化に伴い、高速の
Ａ／Ｄコンバータが要望されている。例えば、ハードデ
ィスクドライブでは、イコライズ処理やビタビ復号処理
を行うために、ヘッドからの再生信号をディジタル化す
るためのＡ／Ｄコンバータが設けられている。ハードデ
ィスクドライブの高速化に伴い、このようなハードディ
スクドライブのＡ／Ｄコンバータとしては、量子化ビッ
ト数が６〜８ビットで、サンプリングクロックが数１０
０ＭＨｚ（例えば４００ＭＨｚ）のものが要望されてい
る。
【０００３】Ａ／Ｄコンバータは、入力電圧とリファレ
ンス電圧とを比較し、この比較出力をエンコードするこ
とにより、アナログ信号をディジタル信号に変換する構
成とされている。上述のように高速処理のＡ／Ｄコンバ
ータを実現させるためには、コンパレータを高利得、広
帯域の差動増幅器で構成することが不可避である。
【０００４】従来、高速処理が要望されるアナログ回路
は、バイポーラトランジスタで構成されている。そこ
で、高利得、広帯域の差動増幅器をバイポーラトランジ
スタで構成することが考えられる。
【０００５】ところが、バイポーラトランジスタは、消
費電力が大きく、また、他の信号処理回路と共に集積回
路化して、小型、軽量化を図ることが困難である。この
ため、ＣＭＯＳ構成で、高利得、広帯域の差動増幅器を
実現することが強く要望されている。
【０００６】ＣＭＯＳトランジスタの構成の差動増幅器
で高利得、広帯域化を図るためのパラメータは、ＭＯＳ
トランジスタのｇｍ（相互コンダクタンス）は電流とサ
イズで決まるので、電流とサイズということになる。し
たがって、高利得の差動増幅器を実現するためには、電
流設定値を大きくするか、ＭＯＳトランジスタのサイズ
を大きくすれば良いことになる。
【０００７】ところが、ＭＯＳトランジスタに流れる電
流を増加すると、消費電力が増大するという問題が生じ
る。また、ＭＯＳトランジスタのサイズを大きくする
と、寄生容量が増加し、広帯域化が図れなくなるという
問題が生じる。
【０００８】ところで、バイポーラトランジスタの構成
の差動回路においては、ベース・コレクタ間の容量ＣBC
に流れる電流と逆向きの補償電流を生成する補償回路を
設け、この補償電流によりベース・コレクタ間の容量Ｃ
BCに流れる電流をキャンセルして、寄生容量による帯域
制限を無くして広帯域化を図るようにしたものが提案さ
れている（「A Low-Power Wide-Band Amplifier Using
a New Parastic Capacitance Compensation Technique
」IEEE Journal of Solid-State Circuit,Vol125.No1,
February 1990）。
【０００９】高利得、広帯域の差動増幅器をＣＭＯＳで
実現する場合に、このような技術を利用することが考え
られる。上述のように、ＭＯＳトランジスタのサイズを
大きくすれば、高利得化が図れるが、寄生容量が増加し
てしまうことになる。このような補償電流を形成して寄
生容量に流れる電流をキャセルする技術がＣＭＯＳ構成
の場合にも利用できれば、高利得、広帯域のＣＭＯＳ構
成の差動増幅器が実現でき、これを用いて、高速のＡ／
Ｄコンバータを実現できることになる。
【００１０】つまり、図１２に示すように、増幅器を、
信号源抵抗Ｒs を有する信号源Ｖiで、抵抗Ｒ、容量Ｃ
の直列接続されたネットワークをドライブするモデルと
して考えると、以下の式が導かれる。
【００１１】
【数１】
【００１２】ここで、Ｇ0 は直流利得、ｆ3dB は３ｄＢ
低下の帯域、ｐｉはπ（円周率）、Ｇ0 Ｂはゲインバン
ド幅である。
【００１３】（３）式にあるように、容量Ｃと信号源抵
抗Ｒs とにより帯域が決定される。バイポーラトランジ
スタの場合、帯域制限をもたらす容量Ｃは、べース・コ
レクタ間容量ＣBCに相当する。このべース・コレクタ間
容量ＣBCは、ミラー効果により増幅されるため、帯域低
下への寄与も大きい。
【００１４】そこで、図１３に示すように、出力電圧Ｖ
o により変化する電流源ｓＣc Ｖo（ｓはラプラス演算
子）を出力側に設ける。そして、この電流ｓＣc Ｖo に
より、容量Ｃに流れる電流をキャンセルさせるようにす
る。この場合、以下の式が導かれる。
【００１５】
【数２】
【００１６】ここで、Ｃ＝Ｃc とすると、分母がゼロと
なり帯域制限が生じないことが理解できる。
【００１７】図１４は、上述のように、ベース・コレク
タ間の容量に流れる電流を、出力電圧に基づいて形成し
た補償電流によりキャンセルして、広帯域化を図ったバ
イポーラトランジスタの構成の差動増幅器の一例であ
る。
【００１８】図１４において、ＮＰＮ形トランジスタ２
０１及び２０２のエミッタが接続され、このトランジス
タ２０１及び２０２のエミッタが電流源２０３を介して
接地ライン２０４に接続される。トランジスタ２０１及
び２０２のべースに、入力端子２２１及び２２２が接続
される。
【００１９】トランジスタ２０１及び２０２のコレクタ
が抵抗２０５及び２０６を夫々介して電源ライン２０７
に接続されると共に、トランジスタ２０８及び２０９の
ベースに接続される。トランジスタ２０８及び２０９の
コレクタが電源ライン２０７に接続される。トランジス
タ２０８及び２０９のエミッタが電流源２１０及び２１
１を介して接地ライン２０４に接続されると共に、出力
端子２２３及び２２４に接続される。
【００２０】これと共に、トランジスタ２０８及び２０
９のエミッタがトランジスタ２１２及び２１３のベース
に接続される。トランジスタ２１２及び２１３のコレク
タがトランジスタ２０２及び２０１のコレクタに接続さ
れる。トランジスタ２１２及び２１３のエミッタが電流
源２１４及び２１５を介して接地ライン２０４に接続さ
れると共に、トランジスタ２１２のエミッタとトランジ
スタ２１３のエミッタとの間に、コンデンサ２１６が接
続される。
【００２１】図１４において、入力端子２２１及び２２
２からの差動入力は、トランジスタ対２０１及び２０２
で増幅される。この出力は、エミッタフォロワトランジ
スタ２０８及び２０９を介して、出力端子２２３及び２
２４から出力される。
【００２２】これと共に、この出力電圧は、トランジス
タ２１２及び２１３からなるエミッタフォロワ回路を介
して、トランジスタ２１２及び２１３のエミッタ間に現
れる。そして、トランジスタ２１２及び２１３のエミッ
タ間に接続されたコンデンサ２１６に、出力電圧に応じ
た電流が流される。
【００２３】ここで、図１５に示すように、コンデンサ
２１６として、差動対を構成するトランジスタ２０１及
び２０２と同様のトランジスタ２３１及び２３２とを接
続したものを用いるとすると、コンデンサ２１６の容量
Ｃc は、トランジスタ２０１及び２０２のベース・コレ
クタ間容量ＣCBと略等しくすることができる。
【００２４】このため、コンデンサ２１６では、トラン
ジスタ２０１及び２０２に流れる電流に等しい補償電流
が形成される。トランジスタ２１２及び２１３のコレク
タをトランジスタ２０２及び２０１のコレクタに接続す
ることにより、トランジスタ２０１及び２０２のベース
・コレクタ間の容量ＣCBに流れる電流は、コンデンサ２
１６に流れる補償電流によりキャンセルされる。これに
より、帯域制限がなくなり、高利得、広帯域の差動増幅
器が実現できる。
【００２５】
【発明が解決しようとする課題】図１４に示したよう
に、差動対となるトランジスタ２０１及び２０２の出力
電圧をエミッタフォロワトランジスタ２０８及び２０９
と、２１２及び２１３とを介して、コンデンサ２１６に
与え、トランジスタ２１２及び２１３のエミッタ間のコ
ンデンサ２１６により、差動対のトランジスタ２０１及
び２０２のベース・コレクタ間容量ＣBCに流れる電流に
等しい補償電流を生成し、この補償電流で差動対のトラ
ンジスタ２０１及び２０２のベース・コレクタ間容量Ｃ
BCに流れる電流をキャンセルさせることで、差動回路の
帯域制限を無くすことができる。
【００２６】ところが、この構成では、エミッタフォロ
ワトランジスタ２０８及び２０９と、エミッタフォロワ
トランジスタ２１２及び２１３を介して出力信号電圧を
検出して補償電流を生成している。このため、上述の回
路をＣＭＯＳで構成したとすると、補償電流を形成する
ために、２ＶGS（ＶGSはゲート・ソース間電圧）分だけ
レベルシフトが生じる。ＭＯＳトランジスタでは、ゲー
ト・ソース間電圧ＶGSが１Ｖ程度あり、補償電流を形成
するための部分だけで、約２Ｖのレベルシフトが生じる
ことになる。
【００２７】これに対して、現在、電源電圧の低電圧化
が図られており、低電圧構成の回路では、例えば３．３
Ｖの電源が使われている。このような低電圧構成の回路
で、レベルシフトに２Ｖが使われてしまうと、信号の振
幅を十分に確保できなくなってしまう。
【００２８】また、ＣＭＯＳで実現する場合、ＭＯＳト
ランジスタのソースフォロワは基板効果の影響により利
得が１倍にはならない。このため、上述のように、２段
のフォロワトランジスタ２０８及び２０９と、２１２及
び２１３を介して出力信号電圧を検出すると、検出する
出力電圧の振幅が低下してしまい、出力電圧を検出して
補償電流を形成し、寄生容量をキャンセルさせる効果が
低減するという問題が生じてくる。
【００２９】したがって、この発明の目的は、高利得、
広帯域であると共に、低い電源電圧でも動作が可能な差
動増幅器を提供することにある。
【００３０】この発明の他の目的は、高速動作が可能な
コンパレータを提供することにある。
【００３１】この発明の更に他の目的は、高速動作が可
能なＡ／Ｄコンバータを提供することにある。
【００３２】
【課題を解決するための手段】この発明は、互いのソー
ス又はエミッタが共通接続された第１及び第２のトラン
ジスタからなる差動対と、第１及び第２のトランジスタ
からなる差動対の出力を取り出すためのバッファ手段
と、第１及び第２のトランジスタの寄生容量に流れる電
流に対応し、第１及び第２のトランジスタの寄生容量に
流れる電流と反対方向の補償電流を形成する補償電流形
成手段とからなり、補償電流形成手段は、互いのソース
又はエミッタ間に第１及び第２のトランジスタの寄生容
量に相当するキャパシタが接続された第３及び第４のト
ランジスタと、第３及び第４のトランジスタの夫々のソ
ース又はエミッタに接続された第１及び第２の電流源
と、第３及び第４のトランジスタの夫々のドレイン又は
コレクタに接続された第３及び第４の電流源とからなる
電圧入力−電流出力手段で構成されており、第３及び第
４のトランジスタのゲート又はベースに第１及び第２の
トランジスタの出力電圧を夫々供給し、第４及び第３の
トランジスタのドレイン又はコレクタからの出力電流を
補償電流として第２及び第１のトランジスタのドレイン
又はコレクタ電流に与えるようにした差動増幅器であ
る。
【００３３】この発明は、増幅器と、増幅器のオフセッ
トをキャンセルさせるオートゼロモードと、入力信号を
増幅して出力させるアンプモードとに設定するための手
段と、オートゼロモードのときに入力電圧を入力し、入
力電圧を増幅器の入力段に接続されたキャパシタに蓄積
する手段と、アンプモードのときに、リファレンス電圧
を入力し、増幅器の入力段に接続されたキャパシタに蓄
積されていた入力電圧と、リファレンス電圧との差電圧
を得て、増幅器から出力させる手段とからなり、増幅器
は、互いのソース又はエミッタが共通接続された第１及
び第２のトランジスタからなる差動対と、第１及び第２
のトランジスタからなる差動対の出力を取り出すための
バッファ手段と、第１及び第２のトランジスタの寄生容
量に流れる電流に対応し、第１及び第２のトランジスタ
の寄生容量に流れる電流と反対方向の補償電流を形成す
る補償電流形成手段とからなり、補償電流形成手段は、
互いのソース又はエミッタ間に第１及び第２のトランジ
スタの寄生容量に相当するキャパシタが接続された第３
及び第４のトランジスタと、第３及び第４のトランジス
タの夫々のソース又はエミッタに接続された第１及び第
２の電流源と、第３及び第４のトランジスタの夫々のド
レイン又はコレクタに接続された第３及び第４の電流源
とからなる電圧入力−電流出力手段で構成されており、
第３及び第４のトランジスタのゲート又はベースに第１
及び第２のトランジスタの出力電圧を夫々供給し、第４
及び第３のトランジスタのドレイン又はコレクタからの
出力電流を補償電流として第２及び第１のトランジスタ
のドレイン又はコレクタ電流に与えるようにしたコンパ
レータである。
【００３４】この発明は、増幅器と、増幅器のオフセッ
トをキャンセルさせるオートゼロモードと、入力信号を
増幅して出力させるアンプモードとに設定するための手
段と、オートゼロモードのときにリファレンス電圧を入
力し、リファレンス電圧を増幅器の入力段に接続された
キャパシタに蓄積する手段と、アンプモードのときに、
入力電圧を入力し、増幅器の入力段に接続されたキャパ
シタに蓄積されていたリファレンス電圧と、入力電圧と
の差電圧を得て、増幅器から出力させる手段とからな
り、増幅器は、互いのソース又はエミッタが共通接続さ
れた第１及び第２のトランジスタからなる差動対と、第
１及び第２のトランジスタからなる差動対の出力を取り
出すためのバッファ手段と、第１及び第２のトランジス
タの寄生容量に流れる電流に対応し、第１及び第２のト
ランジスタの寄生容量に流れる電流と反対方向の補償電
流を形成する補償電流形成手段とからなり、補償電流形
成手段は、互いのソース又はエミッタ間に第１及び第２
のトランジスタの寄生容量に相当するキャパシタが接続
された第３及び第４のトランジスタと、第３及び第４の
トランジスタの夫々のソース又はエミッタに接続された
第１及び第２の電流源と、第３及び第４のトランジスタ
の夫々のドレイン又はコレクタに接続された第３及び第
４の電流源とからなる電圧入力−電流出力手段で構成さ
れており、第３及び第４のトランジスタのゲート又はベ
ースに第１及び第２のトランジスタの出力電圧を夫々供
給し、第４及び第３のトランジスタのドレイン又はコレ
クタからの出力電流を補償電流として第２及び第１のト
ランジスタのドレイン又はコレクタ電流に与えるように
したコンパレータである。
【００３５】この発明は、量子化レベルを決める複数の
リファレンス電圧を形成するリファレンス電圧の形成手
段と、各リファレンス電圧と入力電圧とを比較する複数
のコンパレータと、各コンパレータの出力をラッチする
複数のラッチと、複数のラッチの出力から入力電圧に対
応するディジタル値を生成するデコーダとからなり、コ
ンパレータは、増幅器と、増幅器のオフセットをキャン
セルさせるオートゼロモードと、入力信号を増幅して出
力させるアンプモードとに設定するための手段と、オー
トゼロモードのときに入力電圧を入力し、入力電圧を増
幅器の入力段に接続されたキャパシタに蓄積する手段
と、アンプモードのときに、リファレンス電圧を入力
し、増幅器の入力段に接続されたキャパシタに蓄積され
ていた入力電圧と、リファレンス電圧との差電圧を得
て、増幅器から出力させる手段とからなり、増幅器は、
互いのソース又はエミッタが共通接続された第１及び第
２のトランジスタからなる差動対と、第１及び第２のト
ランジスタからなる差動対の出力を取り出すためのバッ
ファ手段と、第１及び第２のトランジスタの寄生容量に
流れる電流に対応し、第１及び第２のトランジスタの寄
生容量に流れる電流と反対方向の補償電流を形成する補
償電流形成手段とからなり、補償電流形成手段は、互い
のソース又はエミッタ間に第１及び第２のトランジスタ
の寄生容量に相当するキャパシタが接続された第３及び
第４のトランジスタと、第３及び第４のトランジスタの
夫々のソース又はエミッタに接続された第１及び第２の
電流源と、第３及び第４のトランジスタの夫々のドレイ
ン又はコレクタに接続された第３及び第４の電流源とか
らなる電圧入力−電流出力手段で構成されており、第３
及び第４のトランジスタのゲート又はベースに第１及び
第２のトランジスタの出力電圧を夫々供給し、第４及び
第３のトランジスタのドレイン又はコレクタからの出力
電流を補償電流として第２及び第１のトランジスタのド
レイン又はコレクタ電流に与えるようにしたＡ／Ｄコン
バータである。
【００３６】この発明は、量子化レベルを決める複数の
リファレンス電圧を形成するリファレンス電圧の形成手
段と、各リファレンス電圧と入力電圧とを比較する複数
のコンパレータと、各コンパレータの出力をラッチする
複数のラッチと、複数のラッチの出力から入力電圧に対
応するディジタル値を生成するデコーダとからなり、コ
ンパレータは、増幅器と、増幅器のオフセットをキャン
セルさせるオートゼロモードと、入力信号を増幅して出
力させるアンプモードとに設定するための手段と、オー
トゼロモードのときにリファレンス電圧を入力し、リフ
ァレンス電圧を増幅器の入力段に接続されたキャパシタ
に蓄積する手段と、アンプモードのときに、入力電圧を
入力し、増幅器の入力段に接続されたキャパシタに蓄積
されていたリファレンス電圧と、入力電圧との差電圧を
得て、増幅器から出力させる手段とからなり、増幅器
は、互いのソース又はエミッタが共通接続された第１及
び第２のトランジスタからなる差動対と、第１及び第２
のトランジスタからなる差動対の出力を取り出すための
バッファ手段と、第１及び第２のトランジスタの寄生容
量に流れる電流に対応し、第１及び第２のトランジスタ
の寄生容量に流れる電流と反対方向の補償電流を形成す
る補償電流形成手段とからなり、補償電流形成手段は、
互いのソース又はエミッタ間に第１及び第２のトランジ
スタの寄生容量に相当するキャパシタが接続された第３
及び第４のトランジスタと、第３及び第４のトランジス
タの夫々のソース又はエミッタに接続された第１及び第
２の電流源と、第３及び第４のトランジスタの夫々のド
レイン又はコレクタに接続された第３及び第４の電流源
とからなる電圧入力−電流出力手段で構成されており、
第３及び第４のトランジスタのゲート又はベースに第１
及び第２のトランジスタの出力電圧を夫々供給し、第４
及び第３のトランジスタのドレイン又はコレクタからの
出力電流を補償電流として第２及び第１のトランジスタ
のドレイン又はコレクタ電流に与えるようにしたＡ／Ｄ
コンバータである。
【００３７】この発明によれば、ＮＭＯＳトランジスタ
からなる差動対と、出力バッファ回路を構成するＮＭＯ
Ｓフォロワトランジスタとの間にＯＴＡ回路を設け、こ
のＯＴＡ回路により、差動対のトランジスタのゲート・
ドレイン間の容量に流れる電流に等しく、その方向が反
対となる補償電流を生成し、この補償電流により差動対
のトランジスタのゲート・ドレイン間の容量に流れる電
流がキャンセルさせることで、低電源電圧で動作する、
高利得、広帯域の差動増幅器を実現することができる。
【００３８】また、この発明によれば、このような高利
得、広帯域の差動増幅器を用いて、高速動作が可能なコ
ンパレータ、及びこのコンパレータを使ったＡ／Ｄコン
バータを実現することができる。
【００３９】
【発明の実施の形態】この発明の実施の形態について、
以下の順序で図面を参照して説明する。
【００４０】１．差動増幅器 ２．Ａ／Ｄコンバータ ３．コンパレータの一例 ４．コンパレータの他の例 ５．応用例。
【００４１】１．差動増幅器 図１は、この発明が適用された差動増幅器の一例を示す
ものである。図１において、ＮＭＯＳトランジスタ１及
び２により、差動対が構成される。ＮＭＯＳトランジス
タ１及びトランジスタ２の互いのソースが接続され、こ
の接続点が電流源３を介して接地ライン４に接続され
る。ＮＭＯＳトランジスタ１及び２のゲートが入力端子
５及び６に夫々接続される。
【００４２】ＰＭＯＳトランジスタ７及び８は、ＮＭＯ
Ｓトランジスタ１及び２からなる差動対に対する負荷回
路を構成している。ＰＭＯＳトランジスタ７のゲート及
びドレインが接続され、この接続点がＮＭＯＳトランジ
スタ１のドレインに接続されると共に、ＮＭＯＳトラン
ジスタ９のゲートに接続される。ＰＭＯＳトランジスタ
８のゲート及びドレインが接続され、この接続点がＮＭ
ＯＳトランジスタ２のドレインに接続されると共に、Ｎ
ＭＯＳトランジスタ１０のゲートに接続される。ＰＭＯ
Ｓトランジスタ７及び８のソースは、電源ライン１１に
接続される。
【００４３】ＮＭＯＳトランジスタ９及び１０は、ＮＭ
ＯＳトランジスタ１及び２からなる差動対の出力を取り
出すためのバッファとなるソースフォロワトランジスタ
である。ＮＭＯＳトランジスタ９のソースが電流源１２
を介して接地ライン４に接続されると共に、出力端子１
４に接続される。ＮＭＯＳトランジスタ１０のソースが
電流源１３を介して接地ライン４に接続されると共に、
出力端子１５に接続される。ＮＭＯＳトランジスタ９及
び１０のドレインが電源ライン１１に接続される。
【００４４】ＮＭＯＳトランジスタ１６及び１７、コン
デンサ１８、電流源１９、２０、２１、２２は、トラン
ジスタ１及び２のゲート・ドレイン間の容量ＣGDに流れ
る電流と同じ電流値の補償電流を形成するものである。
【００４５】ＮＭＯＳトランジスタ１６のソース及び１
７のソースは、電流源１９及び２０を夫々介して接地ラ
イン４に接続されると共に、ＮＭＯＳトランジスタ１６
のソースとＮＭＯＳトランジスタ１７のソースとの間
に、コンデンサ１８が接続される。ＮＭＯＳトランジス
タ１６及び１７のゲートがＮＭＯＳトランジスタ１及び
２のドレインに接続される。ＮＭＯＳトランジスタ１６
及び１７のドレインが電流源２１及び２２を夫々介して
電源ライン１１に接続されると共に、トランジスタ２及
び１のドレインに接続される。
【００４６】図１に示す差動回路において、入力端子５
及び６に差動入力電圧Ｖi が供給される。この差動入力
電圧Ｖi は、ＮＭＯＳトランジスタ１及び２からなる差
動対により増幅される。ＮＭＯＳトランジスタ１及び２
からなる差動対の出力Ｖo は、ソースフォロワトランジ
スタ９及び１０を介して、差動出力端子１４及び１５か
ら出力される。
【００４７】また、ＮＭＯＳトランジスタ１及び２から
なる差動対の出力Ｖo は、ＮＭＯＳトランジスタ１６及
び１７、コンデンサ１８、電流源１９、２０、２１、２
２からなる回路に送られ、ＮＭＯＳトランジスタ１及び
２からなる差動対の出力電圧Ｖo に応じた補償電流が形
成される。
【００４８】つまり、図２に示すように、ＮＭＯＳトラ
ンジスタ１６のソースとＮＭＯＳトランジスタ１７のソ
ースとの間には、コンデンサ１８が接続されている。こ
のコンデンサ１８の容量をＣc とすると、ＮＭＯＳトラ
ンジスタ１６及び１７のゲートから導出された電圧入力
端子３１及び３２に電圧ｖc1及びｖc2が供給されると、
ＮＭＯＳトランジスタ１６及び１７のソース電圧は、夫
々、（ｖc1−ＶGS）及び（ｖc2−ＶGS）となり、コンデ
ンサ１８には、電圧入力端子３１及び３２に与えられた
電圧ｖc1及びｖc2の差電圧に応じた電流ｉa が流れる。
この電流ｉa は、コンデンサ１８の容量をＣc とする
と、 ｉa ＝ｓＣc ・（ｖc1−ｖc2） （ｓはラプラス演算子）なる。
【００４９】ＮＭＯＳトランジスタ１６及び１７のソー
スに接続されている電流源１９及び２０、ＮＭＯＳトラ
ンジスタ１６及び１７のドレインに接続されている電流
源２１及び２２は定電流Ｉ1 なので、ＮＭＯＳトランジ
スタ１６及び１７のソースの間のコンデンサ１８に流れ
る電流ｉa は、ＮＭＯＳトランジスタ１６及び１７のド
レインの電流出力端子３３及び３４から差電流として入
出力される。
【００５０】このように、ＮＭＯＳトランジスタ１６及
び１７、コンデンサ１８、電流源１９、２０、２１、２
２からなる回路は、入力端子３１及び３２に与えられる
電圧の差電圧に応じた電流を出力する回路となってい
る。なお、このような構成は、ＯＴＡ（Operational Tr
ansconductance Amplitier）と呼ばれている。
【００５１】図１に示したように、トランジスタ１６及
び１７のゲートは、トランジスタ１及び２のドレインに
接続されている。また、ＮＭＯＳトランジスタ１６及び
１７のドレインは、ＮＭＯＳトランジスタ２及び１のド
レインに接続されている。したがって、ＮＭＯＳトラン
ジスタ１６及び１７、コンデンサ１８、電流源１９、２
０、２１、２２からなる回路の入力として、ＮＭＯＳト
ランジスタ１及び２からなる差動対の出力の差動電圧Ｖ
o が与えられる。そして、ＮＭＯＳトランジスタ１６及
び１７、コンデンサ１８、電流源１９、２０、２１、２
２からなる回路により、電流ｓＣc Ｖo が形成され、こ
の電流ｓＣc Ｖo がＮＭＯＳトランジスタ１６及び１
７、コンデンサ１８、電流源１９、２０、２１、２２か
らなる回路の電流出力となる。この電流ｓＣc Ｖo がＮ
ＭＯＳトランジスタ１及び２に流れる電流に加えられ
る。
【００５２】ここで、図３に示すように、コンデンサ１
８をＮＭＯＳトランジスタ１及び２の同様なトランジス
タ２５及び２６で構成すると、コンデンサ１８の容量Ｃ
c と、ＮＭＯＳトランジスタ１及び２のゲート・ドレイ
ン間の容量ＣGDとを略等しくすることができる。
【００５３】これにより、トランジスタ１及び２のゲー
ト・ドレイン間の容量ＣGDに流れる電流に等しい補償電
流ｓＣc Ｖo が生成される。このような補償電流によ
り、トランジスタ１及び２のゲート・ドレイン間の容量
ＣGDに流れる電流がキャンセルされる。これにより、
（６）式で説明したように、帯域制限が無くなり、広帯
域化が図れる。
【００５４】このように、この例では、ＮＭＯＳトラン
ジスタ１及び２からなる差動対と、出力バッファ回路を
構成するＮＭＯＳフォロワトランジスタ９及び１０との
間に、ＮＭＯＳトランジスタ１６及び１７、コンデンサ
１８、電流源１９、２０、２１、２２からなるＯＴＡ回
路を設け、このＯＴＡ回路により、トランジスタ１及び
２のゲート・ドレイン間の容量ＣGDに流れる電流に等し
い補償電流ｓＣc Ｖoが生成され、これにより、トラン
ジスタ１及び２のゲート・ドレイン間の容量ＣGDに流れ
る電流がキャンセルされて、広帯域化が図られている。
この場合、差動対を構成するＮＭＯＳトランジスタ１及
び２から出力される差動電圧を、ソースフォロワのバッ
ファ回路を用いずに検出しているので、レベルシフトが
生じることがなく、電源電圧を低くすることが可能とな
る。レベルシフトは、ソースフォロワのトランジスタ９
及び１０の１段のＶGS分だけになる。また、基板効果に
よる利得低下に伴う誤差も、トランジスタ９及び１０の
１段のＶGS分だけになるので、精度が高くなる。
【００５５】２．Ａ／Ｄコンバータ 以上のように、ＮＭＯＳトランジスタ１及び２からなる
差動対と、出力バッファ回路を構成するＮＭＯＳフォロ
ワトランジスタ９及び１０との間に、ＮＭＯＳトランジ
スタ１６及び１７、コンデンサ１８、電流源１９、２
０、２１、２２からなるＯＴＡ回路を設け、このＯＴＡ
回路により、トランジスタ１及び２のゲート・ドレイン
間の容量ＣGDに流れる電流に等しい補償電流を生成し、
この補償電流によりトランジスタ１及び２のゲート・ド
レイン間の容量に流れる電流がキャンセルさせること
で、低電源電圧で動作する、高利得、広帯域の、ＣＭＯ
Ｓ構成の差動増幅器を実現することができる。
【００５６】このような差動回路は、例えば、ハードデ
ィスクドライブにおいて、ヘッドからの再生信号をディ
ジタル化する際のＡ／Ｄコンバータにおけるコンパレー
タのように、高速動作が要求される回路に用いて好適で
ある。
【００５７】図４は、このような高速処理を実現するた
めのＡ／Ｄコンバータの一例である。図４において、電
源電圧ＶＲＴの電源端子４２と電源電圧ＶＲＢの電源端
子４３との間に、抵抗４１Ａ〜４１Ｈの縦続接続が設け
られる。抵抗４１Ａ〜４１Ｈの段間から、リファレンス
電圧ＶＲ１〜ＶＲ７が形成される。抵抗４１Ａ〜４１Ｈ
の抵抗値は量子化ステップに応じたものであり、リファ
レンス電圧ＶＲ１、ＶＲ２、ＶＲ３、…により、Ａ／Ｄ
変換の量子化ステップが決定される。
【００５８】抵抗４１Ａ〜４１Ｈの段間のリファレンス
電圧ＶＲ１〜ＶＲ７は、コンパレータ４５Ａ〜４５Ｇに
夫々供給される。コンパレータ４５Ａ〜４５Ｇの他方の
入力端子には、入力端子４４から、入力電圧Ｖinが供給
される。コンパレータ４５Ａ〜４５Ｇで、リファレンス
電圧ＶＲ１〜ＶＲ７と、入力電圧Ｖinとが比較される。
【００５９】コンパレータ４５Ａ〜４５Ｇの出力がラッ
チ４６Ａ〜４６Ｇに夫々供給される。ラッチ４６Ａ〜４
６Ｇで、コンパレータ４５Ａ〜４５Ｇの出力がラッチさ
れる。ラッチ４６Ａ〜４６Ｇの出力は、デコーダ４８に
供給される。
【００６０】デコーダ４８は、ラッチ４６Ａ〜４６Ｇの
出力が供給されるＥＸ−ＯＲゲート４７Ａ〜４７Ｈと、
出力値に応じて結線されたビットラインＢ０、Ｂ１、Ｂ
２を有している。
【００６１】ＥＸ−ＯＲゲート４７Ａの一方の入力端子
には「Ｌ」レベルが供給される。ラッチ回路４６Ａの出
力は、ＥＸ−ＯＲゲート４７Ａ及び４７Ｂに供給され
る。ラッチ回路４６Ｂの出力は、ＥＸ−ＯＲゲート４７
Ｂ及び４７Ｃに供給される。ラッチ回路４６Ｃの出力
は、ＥＸ−ＯＲゲート４７Ｃ及び４７Ｄに供給される。
ラッチ回路４６Ｄの出力は、ＥＸ−ＯＲゲート４７Ｄ及
び４７Ｅに供給される。ラッチ回路４６Ｅの出力は、Ｅ
Ｘ−ＯＲゲート４７Ｅ及び４７Ｆに供給される。ラッチ
回路４６Ｆの出力は、ＥＸ−ＯＲゲート４７Ｆ及び４７
Ｇに供給される。ラッチ回路４６Ｇの出力は、ＥＸ−Ｏ
Ｒゲート４７Ｇ及び４７Ｈに供給される。ＥＸ−ＯＲゲ
ート４７Ｈの他方の入力端子には、「Ｈ」レベルが供給
される。
【００６２】ＥＸ−ＯＲゲート４７Ａ〜４７Ｈの出力
は、出力データに応じて、ビットラインＢ０〜Ｂ２に結
線される。
【００６３】すなわち、ＥＸ−ＯＲゲート４７Ａの出力
は何れのビットラインにも接続されていない。ＥＸ−Ｏ
Ｒゲート４７Ｂの出力は、ビットラインＢ０に接続され
る。ＥＸ−ＯＲゲート４７Ｃの出力は、ビットラインＢ
１に接続される。ＥＸ−ＯＲゲート４７Ｄの出力は、ビ
ットラインＢ１及びＢ０に接続される。ＥＸ−ＯＲゲー
ト４７Ｅの出力は、ビットラインＢ２に接続される。Ｅ
Ｘ−ＯＲゲート４７Ｆの出力は、ビットラインＢ２及び
Ｂ０に接続される。ＥＸ−ＯＲゲート４７Ｇの出力は、
ビットラインＢ２及びＢ１に接続される。ＥＸ−ＯＲゲ
ート４７Ｈの出力は、ビットラインＢ２、Ｂ１、及びＢ
０に接続される。
【００６４】これにより、デコーダ４８の出力から、入
力電圧Ｖinのアナログレベルに応じたディジタルデータ
を得ることができる。
【００６５】例えば、入力電圧Ｖinがリファレンス電圧
ＶＲ４とリファレンス電圧ＶＲ５との間のレベルである
とすると、リファレンス電圧ＶＲ４より低いリファレン
ス電圧と入力電圧Ｖinとを比較しているコンパレータ４
５Ａ、４５Ｂ、４５Ｃ、４５Ｄの出力は「Ｈ」レベルに
なり、リファレンス電圧ＶＲ５より高いリファレンス電
圧と入力電圧Ｖinとを比較しているコンパレータ４５
Ｅ、４５Ｆ、４５Ｇの出力が「Ｌ」レベルとなる。コン
パレータ４５Ａ、４５Ｂ、４５Ｃ、…、４５Ｇの出力が
ラッチ４６Ａ、４６Ｂ、４６Ｃ、…、４６Ｇに供給さ
れ、ラッチ回路４６Ａ、４６Ｂ、４６Ｃ、…、４６Ｇの
出力がＥＸ−ＯＲゲート４７Ａ、４７Ｂ、４７Ｃ、…、
４７Ｈに供給される。
【００６６】この場合には、リファレンス電圧ＶＲ４よ
り低いリファレンス電圧と入力電圧Ｖinとを比較してい
るコンパレータ４５Ａ、４５Ｂ、４５Ｃ、４５Ｄの出力
は「Ｈ」レベルになり、リファレンス電圧ＶＲ５より高
いリファレンス電圧と入力電圧Ｖinとを比較しているコ
ンパレータ４５Ｅ、４５Ｆ、４５Ｇの出力が「Ｌ」レベ
ルとなるので、ＥＸ−ＯＲゲート４７Ｅの出力のみが
「Ｈ」レベルとなり、他のＥＸ−ＯＲゲートの出力は
「Ｌ」レベルとなる。ＥＸ−ＯＲゲート４７Ｅの出力が
「Ｈ」レベルなので、デコーダ４８の出力は「１００」
となる。
【００６７】３．コンパレータの一例 上述のＡ／Ｄコンバータにおけるコンパレータ４５Ａ〜
４５Ｇとしては、チョッパ型のコンパレータが用いられ
る。
【００６８】図５は、チョッパ型のコンパレータの基本
動作を説明するものである。図５に示すように、リファ
レンス電圧Ｖref の入力端子５１とコンデンサ５３の一
端との間にスイッチ回路５４が設けられる。入力電圧Ｖ
inの入力端子５２とコンデンサ５３の一端との間にスイ
ッチ回路５５が設けられる。コンデンサ５３の他端が増
幅器５７の入力端子に接続される。増幅器５７の入力端
子と反転出力端子との間に、スイッチ回路５６が設けら
れる。この増幅器５７の出力端子５８がラッチ５９に接
続される。ラッチ回路５９の出力が出力端子６０から出
力される。
【００６９】チョッパ型のコンパレータでは、オートゼ
ロモードと、アンプモードとが繰り返される。オートゼ
ロモードは、図５Ａに示すように、スイッチ回路５６が
オンされる。このため、負帰還がかかり、ノードＮ１は
ゼロレベルとなり、オフセットがキャンセルされる。し
たがって、この間に、スイッチ回路５５をオンすると、
入力端子５２からの入力電圧Ｖinが入力され、コンデン
サ５３には、入力電圧Ｖinが蓄積される。
【００７０】アンプモードでは、図５Ｂに示すように、
スイッチ回路５６がオフされる。このとき、増幅器５７
に対して入力があると、この入力は増幅器５７で増幅さ
れて出力される。図５Ａに示したように、オートゼロモ
ードの間に、コンデンサ５３に入力電圧Ｖinが蓄積され
ているので、アンプモードの間にスイッチ回路５４をオ
ンすると、コンデンサ５３に蓄積されていた入力電圧Ｖ
inと入力端子５１からのリファレンス電圧Ｖref との差
電圧が増幅器５７で増幅される。ここで、ラッチ回路５
９にラッチクロックＣＫ＿ＬＡＴが与えられると、この
入力電圧Ｖinとリファレンス電圧Ｖref との差電圧がラ
ッチ回路５９にラッチされる。
【００７１】図６は、このようなチョッパ型のコンパレ
ータの動作を示すタイミング図である。この例は、入力
電圧Ｖinでオートゼロ動作を行なうものであり、図５に
示すように、スイッチ回路５４にはクロックＣＫ１が供
給され、スイッチ回路５５には、クロックＣＫ２が供給
される。スイッチ回路５６には、オートゼロクロックＣ
Ｋ＿ＡＺが供給され、ラッチ回路５９にはラッチクロッ
クＣＫ＿ＬＡＴが供給される。
【００７２】入力電圧Ｖinでオートゼロ動作を行なうた
め、図６Ｂ及び図６Ｃに示すように、スイッチ回路５５
をオン／オフするクロックＣＫ２と、オートゼロ動作を
行うためにスイッチ回路５６をオン／オフするクロック
ＣＫ＿ＡＺは同相となる。アンプモートでリファレンス
電圧を入力するために、図６Ａに示すように、クロック
ＣＫ１は、クロックＣＫ１及びＣＫ＿ＡＺと逆相とな
る。そして、図６Ｄに示すように、アンプモードで増幅
器５７から出力電圧が確定するタイミングで、ラッチク
ロックＣＫ＿ＬＡＴがローレベルになり、そのときの増
幅器５７の出力がラッチ５９にラッチされる。
【００７３】ここで、リファレンス電圧Ｖref に対して
入力電圧Ｖinが図６Ｇに示すように変化しているとす
る。
【００７４】クロックＣＫ＿ＡＺ（図６Ｃ）がハイレベ
ルとなる時間ｔ1 、ｔ3 、ｔ5 、…でオートゼロ動作が
行われ、図６Ｅに示すように、増幅器５７の出力のノー
ドＮ１のレベルｖobが「０」レベルになる。この間、入
力端子５２からの入力電圧Ｖinがコンデンサ５３に蓄積
される。
【００７５】クロックＣＫ＿ＡＺがローレベルとなる時
間ｔ2 、ｔ4 、ｔ6 、…でアンプモードとなり、図６Ｅ
に示すように、増幅器５７の出力のノードＮ１のレベル
ｖobは、リファレンス電圧Ｖreと入力電圧Ｖinとの差電
圧となる。この増幅器５７の出力のノードＮ１のレベル
ｖobは、ラッチクロックＣＫ＿ＬＡＴがローレベルにな
るタイミングでラッチ５９に取り込まれ、ラッチ５９か
らは、図６Ｆに示す出力Ｖcpo が取り出される。
【００７６】このようなコンパレータを構成するための
増幅器５７として、図１に示した差動増幅器を用いるこ
とができる。
【００７７】図７は、図１に示した差動増幅器を用い
て、上述のようなチョッパ型のコンパレータを構成した
例である。図７に示すように、正相のリファレンス電圧
Ｖrefの入力端子７１とコンデンサ７３の一端との間に
スイッチ回路７４が設けられる。正相の入力電圧Ｖinの
入力端子７２とコンデンサ７３の一端との間にスイッチ
回路７５が設けられる。コンデンサ７３の他端がＮＭＯ
Ｓトランジスタ１のゲートに接続される。ＮＭＯＳトラ
ンジスタ１のゲートとドレインとの間に、スイッチ回路
７６が設けられる。
【００７８】逆相のリファレンス電圧−Ｖref の入力端
子８１とコンデンサ８３の一端との間にスイッチ回路８
４が設けられる。逆相の入力電圧−Ｖinの入力端子８２
とコンデンサ８３の一端との間にスイッチ回路８５が設
けられる。コンデンサ８３の他端がＮＭＯＳトランジス
タ２のゲートに接続される。ＮＭＯＳトランジスタ１の
ゲートとドレインとの間に、スイッチ回路８６が設けら
れる。
【００７９】オートゼロモードでは、スイッチ回路７６
及び８６がオンされる。そして、スイッチ回路７５及び
８５がオンされる。これにより、オートゼロ動作が行わ
れ、コンデンサ７３及び８３には、入力端子７２及び７
２からの正相及び逆相の入力電圧Ｖin及び−Ｖinに基づ
く電圧が蓄えられる。
【００８０】アンプモードでは、スイッチ回路７６及び
８６がオフされる。そしてスイッチ回路７４及び８４が
オンされる。これにより、コンデンサ７３及び８３に蓄
積されている正相及び逆相の入力電圧Ｖin及び−Ｖ
inと、入力端子７１及び８１からの正相及び逆相のリフ
ァレンス電圧Ｖref 及び−Ｖref との差電圧が増幅され
て、出力端子１４及び１５から出力される。
【００８１】４．コンパレータの第２の例 上述のコンパレータの例では、入力電圧でオートゼロを
行ってから、アンプモードに設定して、入力電圧とリフ
ァレンス電圧との差電圧を増幅している。この場合に
は、１クロック毎にオートゼロ動作が行われているた
め、精度が良くなるという利点がある。
【００８２】ところが、オートゼロモードとアンプモー
ドとを高速で切り換えるのは困難である。また、オート
ゼロモードとアンプモードとを切り換えるときに、キッ
クバックノイズが発生することがある。
【００８３】そこで、図８に示すように、リファレンス
電圧でオートゼロ動作を行ってから、アンプモードに設
定して、入力電圧とリファレンス電圧との差電圧を増幅
する構成として、毎回、オートゼロ動作を行わないよう
にすることが考えられる。
【００８４】つまり、図５の例では、オートゼロモード
では、入力電圧Ｖinを入力してコンデンサ５３に蓄積し
たが、図８の例では、オートゼロモードでは、リファレ
ンス電圧Ｖref の方を入力してコンデンサ９３に蓄積す
る。
【００８５】この場合、オートゼロモードは、図８Ａに
示すように、スイッチ回路９６がオンされる。このた
め、負帰還がかかり、ノードＮ２はゼロレベルとなる。
この間に、スイッチ回路９４がオンされ、入力端子９１
からのリファレンス電圧Ｖrefが入力され、コンデンサ
９３には、リファレンス電圧Ｖref が蓄積される。
【００８６】アンプモードでは、図８Ｂに示すように、
スイッチ回路９６がオフされる。そして、スイッチ回路
９５がオンされ、入力端子９２からの入力電圧Ｖinが入
力される。図９Ａに示すように、オートゼロモードの間
に、コンデンサ５３にリファレンス電圧Ｖref が蓄積さ
れているので、アンプモードの間にスイッチ回路９５を
オンすると、コンデンサ９３に蓄積されていたリファレ
ンス電圧Ｖref と、入力端子９２からの入力電圧Ｖinと
の差電圧が増幅器９７で増幅されて、出力される。
【００８７】ここで、オートゼロモードのときに蓄積し
たリファレンス電圧Ｖref に対応するコンデンサ９３の
電荷は、暫く保存されている。このため、１クロック毎
にオートゼロを行う必要はない。アンプモードのままに
しておくと、増幅器９７からは、リファレンス電圧Ｖ
ref と入力電圧Ｖinとの差電圧が連続して出力され続け
ることになり、毎回、オートゼロ動作を行なう必要がな
くなる。
【００８８】図９は、このようにオートゼロ動作でリフ
ァレンス電圧を入力するようにした場合の動作を説明す
るものである。
【００８９】図８に示すように、スイッチ回路９４には
クロックＣＫ１が供給され、スイッチ回路９５には、ク
ロックＣＫ２が供給される。スイッチ回路９６には、オ
ートゼロクロックＣＫ＿ＡＺが供給され、ラッチ回路９
９にはラッチクロックＣＫ＿ＬＡＴが供給される。
【００９０】リファレンス電圧Ｖref でオートゼロ動作
を行なうため、図９Ａ及び図９Ｃに示すように、スイッ
チ回路９４をオン／オフするクロックＣＫ１と、オート
ゼロ動作を行うためにスイッチ回路９６をオン／オフす
るクロックＣＫ＿ＡＺは同相となる。アンプモードで入
力電圧Ｖinを入力するため、図９Ｂに示すように、クロ
ックＣＫ２は、クロックＣＫ１及びＣＫ＿ＡＺと逆相と
なる。そして、図９Ｄに示すラッチクロックＣＫ＿ＬＡ
Ｔがローレベルになるときに、増幅器９７の出力がラッ
チ９９にラッチされる。
【００９１】ここで、リファレンス電圧Ｖref に対して
入力電圧Ｖinが図９Ｇに示すように変化しているとす
る。
【００９２】クロックＣＫ＿ＡＺがハイレベルとなる時
間ｔ11でオートゼロ動作が行われ、図９Ｅに示すよう
に、増幅器９７の出力のノードＮ２のレベルｖobが
「０」レベルになり、この間、入力端子９１からのリフ
ァレンス電圧Ｖref がコンデンサ９３に蓄積される。ク
ロックＣＫ＿ＡＺがローレベルとなる時間ｔ12でアンプ
モードとなり、図９Ｅに示すように、増幅器９７の出力
のノードＮ２のレベルｖobは、リファレンス電圧Ｖref
と入力電圧Ｖinとの差電圧となる。この増幅器９７の出
力のノードＮ２のレベルｖobは、ラッチクロックＣＫ＿
ＬＡＴがローレベルになるタイミングでラッチ９９に取
り込まれ、ラッチ９９からは、図９Ｆに示す出力Ｖref
が取り出される。
【００９３】このように、この例では、オートゼロモー
ドの間に、リファレンス電圧Ｖrefを入力し、このリフ
ァレンス電圧Ｖref をコンデンサ９３に蓄積し、アンプ
モードで、コンデンサ９３に蓄積されているリファレン
ス電圧Ｖref と入力端子９２からの入力電圧Ｖinとの差
電圧を増幅器９７で増幅するようにして、クロック毎に
毎回オートゼロ動作を行う必要をなくしている。
【００９４】このようなコンパレータを構成するための
増幅器９７として、図１に示した差動増幅器を用いるこ
とができる。図１０は、図１に示した差動増幅器を用い
て、上述のようなチョッパ型のコンパレータを構成した
例である。
【００９５】なお、オートゼロモードをクロック毎に毎
回行わないとすると、入力電圧がクロック毎にホールド
されていないので、サンプルホールド機能が失われる。
そこで、図１０に示す例では、増幅器の出力側に、トラ
ックホールド回路１０１を設けるようにしている。
【００９６】すなわち、ＮＭＯＳトランジスタ９のソー
スと出力端子１４との間に、スイッチ回路１０２が設け
られると共に、出力端子１４と接地ライン４との間に、
コンデンサ１０３が設けられる。ＮＭＯＳトランジスタ
１０のソースと出力端子１５との間に、スイッチ回路１
０４が設けられると共に、出力端子１５と接地ライン４
との間に、コンデンサ１０５が設けられる。
【００９７】スイッチ回路１０２及び１０４は、クロッ
ク毎に、オンされる。スイッチ回路１０２及び１０４が
オンされると、ソースフォロワトランジスタ９及び１０
のソースからの出力がコンデンサ１０３及び１０５にホ
ールドされる。
【００９８】このようなトラックホールド回路１０１に
より、増幅器出力がクロック毎に確定するため、ラッチ
の動作が安定する。
【００９９】なお、トラックホールド回路１０１を設け
る以外の構成については、図７に示した例と同様であ
る。
【０１００】また、このコンパレータの出力を並列処理
できるように、図１１に示すように、複数の（この例で
は２つの）ソースフォロワ回路を設け、各ソースフォロ
ワ回路に対して、トラックホールド回路１０１Ａ、１０
１Ｂを設けるようにしても良い。
【０１０１】つまり、このように高速のサンプリングク
ロックでディジタル化を行うと、次段の回路では、高速
のディジタルデータの処理を行うために、高速処理が必
要になってくる。
【０１０２】そこで、図１１に示すように、複数のソー
スフォロワ回路を設け、各ソースフォロォホ回路に対し
て、トラックホールド回路１０１Ａ、１０１Ｂを設け、
各トランジスタホールド回路１０１Ａ、１０１Ｂに、サ
ンプリングクロックの１／２の周波数で、互いに位相の
異なるクロックを供給する。このようにすると、次段の
回路では、インターリーブ処理により、１／２の速度で
動作が可能となる。
【０１０３】５．応用例 このように、ＮＭＯＳトランジスタ１及び２からなる差
動対と、出力バッファ回路を構成するＮＭＯＳフォロワ
トランジスタ９及び１０との間に、ＮＭＯＳトランジス
タ１６及び１７、コンデンサ１８、電流源１９、２０、
２１、２２からなるＯＴＡ回路を設け、このＯＴＡ回路
により、トランジスタ１及び２のゲート・ドレイン間の
容量ＣGDに流れる電流に等しく、その方向が反対となる
補償電流を生成し、この補償電流によりトランジスタ１
及び２のゲート・ドレイン間の容量に流れる電流がキャ
ンセルさせることで、低電源電圧で動作する、高利得、
広帯域の、ＣＭＯＳ構成の差動増幅器を実現することが
できる。
【０１０４】このような差動増幅器を使った例として、
コンパレータ及びこのようなコンパレータを使ったＡ／
Ｄコンバータについて説明したが、このような差動増幅
器は、それ以外に、種々の用途に利用できるであろう。
例えば、衛星放送や無線ＬＡＮのように、高周波を扱う
回路にも利用可能であろう。
【０１０５】また、上述の例では、ＣＭＯＳ構成として
いるが、この発明は、バイポーラトランジスタを用いる
ようにしても良い。バイポーラトランジスタとした場合
にも、低電源電圧で動作する、高利得、広帯域の差動増
幅器は、有用であると考えられる。
【０１０６】
【発明の効果】この発明によれば、ＮＭＯＳトランジス
タからなる差動対と、出力バッファ回路を構成するＮＭ
ＯＳフォロワトランジスタとの間にＯＴＡ回路を設け、
このＯＴＡ回路により、差動対のトランジスタのゲート
・ドレイン間の容量に流れる電流に等しく、その方向が
反対となる補償電流を生成し、この補償電流により差動
対のトランジスタのゲート・ドレイン間の容量に流れる
電流がキャンセルさせることで、低電源電圧で動作し、
精度が高く、高利得、広帯域の差動増幅器を実現するこ
とができる。
【０１０７】また、この発明によれば、このような高利
得、広帯域の差動増幅器を用いて、高速動作が可能なコ
ンパレータ、及びこのコンパレータを使ったＡ／Ｄコン
バータを実現することができる。
【図面の簡単な説明】
【図１】この発明が適用された差動増幅器の一例の接続
図である。
【図２】この発明が適用された差動増幅器の一例の説明
に用いる接続図である。
【図３】この発明が適用された差動増幅器の一例の説明
に用いる接続図である。
【図４】この発明が適用されたＡ／Ｄコンバータの一例
の接続図である。
【図５】この発明が適用されたコンパレータの一例のブ
ロックである。
【図６】この発明が適用されたコンパレータの一例の説
明に用いるタイミングチャートである。
【図７】この発明が適用されたコンパレータの一例の接
続図である。
【図８】この発明が適用されたコンパレータの他の例の
ブロックである。
【図９】この発明が適用されたコンパレータの他の例の
説明に用いるタイミングチャートである。
【図１０】この発明が適用されたコンパレータの他の例
の接続図である。
【図１１】この発明が適用されたコンパレータの更に他
の例の接続図である。
【図１２】従来のコンパレータの説明に用いる等価回路
図である。
【図１３】従来のコンパレータの説明に用いる等価回路
図である。
【図１４】従来のコンパレータの説明の一例の接続図で
ある。
【図１５】従来のコンパレータの説明の一例の説明に用
いる接続図である。
【符号の説明】
１，２・・・差動対を構成するＮＭＯＳトランジスタ，
９，１０・・・ソースフォロワを構成するＮＭＯＳトラ
ンジスタ，１６，１７・・・ＯＴＡ回路を構成するＮＭ
ＯＳトランジスタ，１８・・・コンデンサ，１９，２
０，２１，２２・・・ＯＴＡ回路を構成する電流源
フロントページの続き Ｆターム(参考） 5J022 AA06 BA01 BA05 BA06 BA08 CB01 CD03 CD04 CE08 CF01 CF02 5J039 DD03 KK04 KK11 KK16 KK18 KK28 KK31 MM03 MM04 NN03 5J066 AA01 AA12 CA35 CA37 CA62 CA65 CA88 FA04 HA10 HA17 HA29 HA31 HA38 KA00 KA01 KA03 KA05 KA07 KA17 KA18 KA19 KA33 KA56 MA01 MA02 MA13 MA21 ND01 ND12 ND22 ND23 PD02 SA00 TA01 TA06 5J091 AA01 AA12 CA35 CA37 CA62 CA65 CA88 FA04 HA10 HA17 HA29 HA31 HA38 KA00 KA01 KA03 KA05 KA07 KA17 KA18 KA19 KA33 KA56 MA01 MA02 MA13 MA21 SA00 TA01 TA06

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 互いのソース又はエミッタが共通接続さ
    れた第１及び第２のトランジスタからなる差動対と、 上記第１及び第２のトランジスタからなる差動対の出力
    を取り出すためのバッファ手段と、 上記第１及び第２のトランジスタの寄生容量に流れる電
    流に対応し、上記第１及び第２のトランジスタの寄生容
    量に流れる電流と反対方向の補償電流を形成する補償電
    流形成手段とからなり、 上記補償電流形成手段は、 互いのソース又はエミッタ間に上記第１及び第２のトラ
    ンジスタの寄生容量に相当するキャパシタが接続された
    第３及び第４のトランジスタと、 上記第３及び第４のトランジスタの夫々のソース又はエ
    ミッタに接続された第１及び第２の電流源と、 上記第３及び第４のトランジスタの夫々のドレイン又は
    コレクタに接続された第３及び第４の電流源とからなる
    電圧入力−電流出力手段で構成されており、 上記第３及び第４のトランジスタのゲート又はベースに
    上記第１及び第２のトランジスタの出力電圧を夫々供給
    し、上記第４及び上記第３のトランジスタのドレイン又
    はコレクタからの出力電流を補償電流として上記第２及
    び第１のトランジスタのドレイン又はコレクタ電流に与
    えるようにした差動増幅器。
  2. 【請求項２】 上記第１及び第２のトランジスタの寄生
    容量に相当するキャパシタは、上記第１及び第２のトラ
    ンジスタと同様のトランジスタから構成するようにした
    請求項１に記載の差動増幅器。
  3. 【請求項３】 増幅器と、 上記増幅器のオフセットをキャンセルさせるオートゼロ
    モードと、入力信号を増幅して出力させるアンプモード
    とに設定するための手段と、 上記オートゼロモードのときに入力電圧を入力し、上記
    入力電圧を上記増幅器の入力段に接続されたキャパシタ
    に蓄積する手段と、 上記アンプモードのときに、リファレンス電圧を入力
    し、上記増幅器の入力段に接続されたキャパシタに蓄積
    されていた上記入力電圧と、上記リファレンス電圧との
    差電圧を得て、上記増幅器から出力させる手段とからな
    り、 上記増幅器は、 互いのソース又はエミッタが共通接続された第１及び第
    ２のトランジスタからなる差動対と、 上記第１及び第２のトランジスタからなる差動対の出力
    を取り出すためのバッファ手段と、 上記第１及び第２のトランジスタの寄生容量に流れる電
    流に対応し、上記第１及び第２のトランジスタの寄生容
    量に流れる電流と反対方向の補償電流を形成する補償電
    流形成手段とからなり、 上記補償電流形成手段は、 互いのソース又はエミッタ間に上記第１及び第２のトラ
    ンジスタの寄生容量に相当するキャパシタが接続された
    第３及び第４のトランジスタと、 上記第３及び第４のトランジスタの夫々のソース又はエ
    ミッタに接続された第１及び第２の電流源と、 上記第３及び第４のトランジスタの夫々のドレイン又は
    コレクタに接続された第３及び第４の電流源とからなる
    電圧入力−電流出力手段で構成されており、 上記第３及び第４のトランジスタのゲート又はベースに
    上記第１及び第２のトランジスタの出力電圧を夫々供給
    し、上記第４及び上記第３のトランジスタのドレイン又
    はコレクタからの出力電流を補償電流として上記第２及
    び第１のトランジスタのドレイン又はコレクタ電流に与
    えるようにしたコンパレータ。
  4. 【請求項４】 上記第１及び第２のトランジスタの寄生
    容量に相当するキャパシタは、上記第１及び第２のトラ
    ンジスタと同様のトランジスタから構成するようにした
    請求項３に記載のコンパレータ。
  5. 【請求項５】 増幅器と、 上記増幅器のオフセットをキャンセルさせるオートゼロ
    モードと、入力信号を増幅して出力させるアンプモード
    とに設定するための手段と、 上記オートゼロモードのときにリファレンス電圧を入力
    し、上記リファレンス電圧を上記増幅器の入力段に接続
    されたキャパシタに蓄積する手段と、 上記アンプモードのときに、入力電圧を入力し、上記増
    幅器の入力段に接続されたキャパシタに蓄積されていた
    上記リファレンス電圧と、上記入力電圧との差電圧を得
    て、上記増幅器から出力させる手段とからなり、 上記増幅器は、 互いのソース又はエミッタが共通接続された第１及び第
    ２のトランジスタからなる差動対と、 上記第１及び第２のトランジスタからなる差動対の出力
    を取り出すためのバッファ手段と、 上記第１及び第２のトランジスタの寄生容量に流れる電
    流に対応し、上記第１及び第２のトランジスタの寄生容
    量に流れる電流と反対方向の補償電流を形成する補償電
    流形成手段とからなり、 上記補償電流形成手段は、 互いのソース又はエミッタ間に上記第１及び第２のトラ
    ンジスタの寄生容量に相当するキャパシタが接続された
    第３及び第４のトランジスタと、 上記第３及び第４のトランジスタの夫々のソース又はエ
    ミッタに接続された第１及び第２の電流源と、 上記第３及び第４のトランジスタの夫々のドレイン又は
    コレクタに接続された第３及び第４の電流源とからなる
    電圧入力−電流出力手段で構成されており、 上記第３及び第４のトランジスタのゲート又はベースに
    上記第１及び第２のトランジスタの出力電圧を夫々供給
    し、上記第４及び上記第３のトランジスタのドレイン又
    はコレクタからの出力電流を補償電流として上記第２及
    び第１のトランジスタのドレイン又はコレクタ電流に与
    えるようにしたコンパレータ。
  6. 【請求項６】 上記第１及び第２のトランジスタの寄生
    容量に相当するキャパシタは、上記第１及び第２のトラ
    ンジスタと同様のトランジスタから構成するようにした
    請求項５に記載のコンパレータ。
  7. 【請求項７】 上記オートゼロモードに設定してから数
    クロックの間アンプモードに設定し、上記増幅器の入力
    段に接続されたキャパシタに蓄積されていた上記リファ
    レンス電圧と上記入力電圧との差電圧を、上記増幅器か
    ら連続して出力させるようにした請求項５に記載のコン
    パレータ。
  8. 【請求項８】 更に、上記増幅器の出力をホールドする
    ホルード手段を設け、 上記増幅器から連続して出力される上記増幅器の入力段
    に接続されたキャパシタに蓄積されていた上記リファレ
    ンス電圧と上記入力電圧との差電圧を、上記ホールド手
    段にホールドするようにした請求項７に記載のコンパレ
    ータ。
  9. 【請求項９】 上記ホールド手段を複数設け、 上記複数のホールド手段により上記差動増幅器の出力を
    上記各ホールド手段に与えられるクロック毎にホールド
    するようにした請求項８に記載のコンパレータ。
  10. 【請求項１０】 量子化レベルを決める複数のリファレ
    ンス電圧を形成するリファレンス電圧の形成手段と、 上記各リファレンス電圧と入力電圧とを比較する複数の
    コンパレータと、 上記各コンパレータの出力をラッチする複数のラッチ
    と、 上記複数のラッチの出力から上記入力電圧に対応するデ
    ィジタル値を生成するデコーダとからなり、 上記コンパレータは、 増幅器と、 上記増幅器のオフセットをキャンセルさせるオートゼロ
    モードと、入力信号を増幅して出力させるアンプモード
    とに設定するための手段と、 上記オートゼロモードのときに入力電圧を入力し、上記
    入力電圧を上記増幅器の入力段に接続されたキャパシタ
    に蓄積する手段と、 上記アンプモードのときに、リファレンス電圧を入力
    し、上記増幅器の入力段に接続されたキャパシタに蓄積
    されていた上記入力電圧と、上記リファレンス電圧との
    差電圧を得て、上記増幅器から出力させる手段とからな
    り、 上記増幅器は、 互いのソース又はエミッタが共通接続された第１及び第
    ２のトランジスタからなる差動対と、 上記第１及び第２のトランジスタからなる差動対の出力
    を取り出すためのバッファ手段と、 上記第１及び第２のトランジスタの寄生容量に流れる電
    流に対応し、上記第１及び第２のトランジスタの寄生容
    量に流れる電流と反対方向の補償電流を形成する補償電
    流形成手段とからなり、 上記補償電流形成手段は、 互いのソース又はエミッタ間に上記第１及び第２のトラ
    ンジスタの寄生容量に相当するキャパシタが接続された
    第３及び第４のトランジスタと、 上記第３及び第４のトランジスタの夫々のソース又はエ
    ミッタに接続された第１及び第２の電流源と、 上記第３及び第４のトランジスタの夫々のドレイン又は
    コレクタに接続された第３及び第４の電流源とからなる
    電圧入力−電流出力手段で構成されており、 上記第３及び第４のトランジスタのゲート又はベースに
    上記第１及び第２のトランジスタの出力電圧を夫々供給
    し、上記第４及び上記第３のトランジスタのドレイン又
    はコレクタからの出力電流を補償電流として上記第２及
    び第１のトランジスタのドレイン又はコレクタ電流に与
    えるようにしたＡ／Ｄコンバータ。
  11. 【請求項１１】 上記第１及び第２のトランジスタの寄
    生容量に相当するキャパシタは、上記第１及び第２のト
    ランジスタと同様のトランジスタから構成するようにし
    た請求項１０に記載のＡ／Ｄコンバータ。
  12. 【請求項１２】 量子化レベルを決める複数のリファレ
    ンス電圧を形成するリファレンス電圧の形成手段と、 上記各リファレンス電圧と入力電圧とを比較する複数の
    コンパレータと、 上記各コンパレータの出力をラッチする複数のラッチ
    と、 上記複数のラッチの出力から上記入力電圧に対応するデ
    ィジタル値を生成するデコーダとからなり、 上記コンパレータは、 増幅器と、 上記増幅器のオフセットをキャンセルさせるオートゼロ
    モードと、入力信号を増幅して出力させるアンプモード
    とに設定するための手段と、 上記オートゼロモードのときにリファレンス電圧を入力
    し、上記リファレンス電圧を上記増幅器の入力段に接続
    されたキャパシタに蓄積する手段と、 上記アンプモードのときに、入力電圧を入力し、上記増
    幅器の入力段に接続されたキャパシタに蓄積されていた
    上記リファレンス電圧と、上記入力電圧との差電圧を得
    て、上記増幅器から出力させる手段とからなり、 上記増幅器は、 互いのソース又はエミッタが共通接続された第１及び第
    ２のトランジスタからなる差動対と、 上記第１及び第２のトランジスタからなる差動対の出力
    を取り出すためのバッファ手段と、 上記第１及び第２のトランジスタの寄生容量に流れる電
    流に対応し、上記第１及び第２のトランジスタの寄生容
    量に流れる電流と反対方向の補償電流を形成する補償電
    流形成手段とからなり、 上記補償電流形成手段は、 互いのソース又はエミッタ間に上記第１及び第２のトラ
    ンジスタの寄生容量に相当するキャパシタが接続された
    第３及び第４のトランジスタと、 上記第３及び第４のトランジスタの夫々のソース又はエ
    ミッタに接続された第１及び第２の電流源と、 上記第３及び第４のトランジスタの夫々のドレイン又は
    コレクタに接続された第３及び第４の電流源とからなる
    電圧入力−電流出力手段で構成されており、 上記第３及び第４のトランジスタのゲート又はベースに
    上記第１及び第２のトランジスタの出力電圧を夫々供給
    し、上記第４及び上記第３のトランジスタのドレイン又
    はコレクタからの出力電流を補償電流として上記第２及
    び第１のトランジスタのドレイン又はコレクタ電流に与
    えるようにしたＡ／Ｄコンバータ。
  13. 【請求項１３】 上記第１及び第２のトランジスタの寄
    生容量に相当するキャパシタは、上記第１及び第２のト
    ランジスタと同様のトランジスタから構成するようにし
    た請求項１２に記載のＡ／Ｄコンバータ。
  14. 【請求項１４】 上記オートゼロモードに設定してから
    数クロックの間アンプモードに設定し、上記増幅器の入
    力段に接続されたキャパシタに蓄積されていた上記リフ
    ァレンス電圧と上記入力電圧との差電圧を、上記増幅器
    から連続して出力させるようにした請求項１２に記載の
    Ａ／Ｄコンバータ。
  15. 【請求項１５】 更に、上記増幅器の出力をホールドす
    るホルード手段を設け、 上記増幅器から連続して出力される上記増幅器の入力段
    に接続されたキャパシタに蓄積されていた上記リファレ
    ンス電圧と上記入力電圧との差電圧を、上記ホールド手
    段にホールドするようにした請求項１４に記載のＡ／Ｄ
    コンバータ。
  16. 【請求項１６】 上記ホールド手段を複数設け、 上記複数のホールド手段により上記差動増幅器の出力を
    上記各ホールド手段に与えられるクロック毎にホールド
    するようにした請求項１５に記載のＡ／Ｄコンバータ。
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