JPH11150454A - 全差動構成サンプル／ホールド比較回路 - Google Patents
全差動構成サンプル／ホールド比較回路Info
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- JPH11150454A JPH11150454A JP9317561A JP31756197A JPH11150454A JP H11150454 A JPH11150454 A JP H11150454A JP 9317561 A JP9317561 A JP 9317561A JP 31756197 A JP31756197 A JP 31756197A JP H11150454 A JPH11150454 A JP H11150454A
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Abstract
(57)【要約】
【課題】 デジタル雑音やスイッチのオンオフに伴うチ
ャージインジェクション等に強くして、比較誤差の少な
い差動構成Ｓ／Ｈ比較回路を得る。 【解決手段】 差動増幅器４に対して、差動入力信号Ｖ
in，Ｖinバーと、差動基準電圧Ｖref ，Ｖref バーとを
入力として供給し、正相入力信号Ｖinと正相基準電圧Ｖ
ref とを差動増幅し、また逆相差動入力信号Ｖinバーと
逆相基準電圧Ｖref バーとを差動増幅する。これら差動
出力を一対の差動出力としてＳ／Ｈ回路２へ供給してホ
ールドする。この差動ホールド出力を、オフセットキャ
ンセル用のオートゼロ用コンデンサＣ３，Ｃ４を介して
差動比較器３へ供給する。サンプル／ホールド用のスイ
ッチＳＷ１ａとＳＷ１ｂとを同時にオンオフ制御し、ま
たＳＷ２ａとＳＷ２ｂとを同時にオンオフ制御すること
で、デジタル雑音やスイッチのオンオフに伴うチャージ
インジェクション等に強くなる。
ャージインジェクション等に強くして、比較誤差の少な
い差動構成Ｓ／Ｈ比較回路を得る。 【解決手段】 差動増幅器４に対して、差動入力信号Ｖ
in，Ｖinバーと、差動基準電圧Ｖref ，Ｖref バーとを
入力として供給し、正相入力信号Ｖinと正相基準電圧Ｖ
ref とを差動増幅し、また逆相差動入力信号Ｖinバーと
逆相基準電圧Ｖref バーとを差動増幅する。これら差動
出力を一対の差動出力としてＳ／Ｈ回路２へ供給してホ
ールドする。この差動ホールド出力を、オフセットキャ
ンセル用のオートゼロ用コンデンサＣ３，Ｃ４を介して
差動比較器３へ供給する。サンプル／ホールド用のスイ
ッチＳＷ１ａとＳＷ１ｂとを同時にオンオフ制御し、ま
たＳＷ２ａとＳＷ２ｂとを同時にオンオフ制御すること
で、デジタル雑音やスイッチのオンオフに伴うチャージ
インジェクション等に強くなる。
Description
【０００１】
【発明の属する技術分野】本発明は全差動構成サンプル
／ホールド比較回路に関し、特にデジタル雑音やスイッ
チの開閉に伴うチャージインジェクションに対してより
強い全差動構成サンプル／ホールド比較回路に関するも
のである。
／ホールド比較回路に関し、特にデジタル雑音やスイッ
チの開閉に伴うチャージインジェクションに対してより
強い全差動構成サンプル／ホールド比較回路に関するも
のである。
【０００２】
【従来の技術】従来からデジタル信号処理ＬＳＩへの集
積化を目的として、ＣＭＯＳ技術によるＡ／Ｄ（アナロ
グ／デジタル）変換器（ＡＤＣ）の開発が行われてきて
いる。この種のＡＤＣには、電源ノイズ、デジタルノイ
ズに強いことが要求され、このＡＤＣ回路のキー回路と
なる比較器にも、同様に、耐ノイズ性が要求される。
積化を目的として、ＣＭＯＳ技術によるＡ／Ｄ（アナロ
グ／デジタル）変換器（ＡＤＣ）の開発が行われてきて
いる。この種のＡＤＣには、電源ノイズ、デジタルノイ
ズに強いことが要求され、このＡＤＣ回路のキー回路と
なる比較器にも、同様に、耐ノイズ性が要求される。
【０００３】この耐ノイズ性を高める比較器として差動
構成の比較器があるが、この構成では、ＭＯＳトランジ
スタのばらつきに起因するオフセットが大きくなるとい
う問題があり、ＬＳＩの性能上、これを低減することが
要求される。また、集積化を考慮して、Ａ／Ｄ変換方式
に主に直並列型が用いられることから、Ｓ／Ｈ（サンプ
ル／ホールド）機能を備えることも望まれている。
構成の比較器があるが、この構成では、ＭＯＳトランジ
スタのばらつきに起因するオフセットが大きくなるとい
う問題があり、ＬＳＩの性能上、これを低減することが
要求される。また、集積化を考慮して、Ａ／Ｄ変換方式
に主に直並列型が用いられることから、Ｓ／Ｈ（サンプ
ル／ホールド）機能を備えることも望まれている。
【０００４】かかる要求を満たす比較器として、例え
ば、１９８９年電子情報通信学会発行の研究報告（集積
回路）であるＩＣＤ（インテグレーテッドサーキットア
ンドデバイス）８９−１１４のｐｐ１７〜２４に開示の
回路がある。この回路では、入力段にオフセットキャン
セル機能を有する差動増幅器を設け、入力換算オフセッ
トを低減すると共に、ＡＤＣへの内蔵を考慮してＳ／Ｈ
機能を併せ持つ比較器となっている。この回路構成を図
３に示す。
ば、１９８９年電子情報通信学会発行の研究報告（集積
回路）であるＩＣＤ（インテグレーテッドサーキットア
ンドデバイス）８９−１１４のｐｐ１７〜２４に開示の
回路がある。この回路では、入力段にオフセットキャン
セル機能を有する差動増幅器を設け、入力換算オフセッ
トを低減すると共に、ＡＤＣへの内蔵を考慮してＳ／Ｈ
機能を併せ持つ比較器となっている。この回路構成を図
３に示す。
【０００５】図３を参照すると、入力段には、差動増幅
器４が設けられており、この差動増幅器４の差動入力の
うちの正相入力にはスイッチＳＷ１を介してアナログ入
力信号Ｖinが供給され、その逆相入力には基準電圧Ｖre
f が供給されている。そして、この差動増幅器４の差動
入力間にはスイッチＳＷ２が設けられている。
器４が設けられており、この差動増幅器４の差動入力の
うちの正相入力にはスイッチＳＷ１を介してアナログ入
力信号Ｖinが供給され、その逆相入力には基準電圧Ｖre
f が供給されている。そして、この差動増幅器４の差動
入力間にはスイッチＳＷ２が設けられている。
【０００６】この差動増幅器４の差動出力はＳ／Ｈ回路
２へ導入されている。このＳ／Ｈ回路２は、当該差動出
力ラインに夫々直列に挿入されてこの差動出力をオンオ
フするスイッチＳＷ３ａ，ＳＷ３ｂと、スイッチＳＷ３
ａ，ＳＷ３ｂの各出力と基準電位点ＶＢ１との間に夫々
接続されてこれ等差動出力をホールドするためのホール
ドコンデンサＣ１，Ｃ２を有する。
２へ導入されている。このＳ／Ｈ回路２は、当該差動出
力ラインに夫々直列に挿入されてこの差動出力をオンオ
フするスイッチＳＷ３ａ，ＳＷ３ｂと、スイッチＳＷ３
ａ，ＳＷ３ｂの各出力と基準電位点ＶＢ１との間に夫々
接続されてこれ等差動出力をホールドするためのホール
ドコンデンサＣ１，Ｃ２を有する。
【０００７】更に、この一対のホールド出力は、差動増
幅器４のオフセットを除去するためのコンデンサＣ３，
Ｃ４を夫々介して比較器３の差動入力となっている。
尚、コンデンサＣ３，Ｃ４はスイッチＳＷ４ａ，ＳＷ４
ｂを夫々介して基準電位点ＶＢ２に接続されている。
幅器４のオフセットを除去するためのコンデンサＣ３，
Ｃ４を夫々介して比較器３の差動入力となっている。
尚、コンデンサＣ３，Ｃ４はスイッチＳＷ４ａ，ＳＷ４
ｂを夫々介して基準電位点ＶＢ２に接続されている。
【０００８】かかる構成において、以下にその動作につ
き述べるが、ここで、スイッチＳＷ３ａとＳＷ３ｂ、ス
イッチＳＷ４ａとＳＷ４ｂとは、夫々互いに同一の動作
をなすために、以下の説明では、ＳＷ３，ＳＷ４と夫々
記す。
き述べるが、ここで、スイッチＳＷ３ａとＳＷ３ｂ、ス
イッチＳＷ４ａとＳＷ４ｂとは、夫々互いに同一の動作
をなすために、以下の説明では、ＳＷ３，ＳＷ４と夫々
記す。
【０００９】サンプリング動作の前の段階としてオート
ゼロ動作がある。すなわち、スイッチＳＷ２，ＳＷ３，
ＳＷ４をオンとし、差動増幅器４が有するオフセットを
コンデンサＣ３，Ｃ４に蓄える動作であり、これはオー
トゼロ動作と称されており、よって、コンデンサＣ３，
Ｃ４はオートゼロ用容量と呼ばれる。
ゼロ動作がある。すなわち、スイッチＳＷ２，ＳＷ３，
ＳＷ４をオンとし、差動増幅器４が有するオフセットを
コンデンサＣ３，Ｃ４に蓄える動作であり、これはオー
トゼロ動作と称されており、よって、コンデンサＣ３，
Ｃ４はオートゼロ用容量と呼ばれる。
【００１０】その後、スイッチＳＷ２，ＳＷ４がオフと
なると同時にスイッチＳＷ１がオンとなり、アナログ入
力信号Ｖinがサンプリングされる。このとき、コンデン
サＣ３，Ｃ４には、オートゼロ動作時の電圧が蓄えられ
ており、これにより差動増幅器４が有するオフセットが
キャンセルされることになる。
なると同時にスイッチＳＷ１がオンとなり、アナログ入
力信号Ｖinがサンプリングされる。このとき、コンデン
サＣ３，Ｃ４には、オートゼロ動作時の電圧が蓄えられ
ており、これにより差動増幅器４が有するオフセットが
キャンセルされることになる。
【００１１】その後、スイッチＳＷ３がオフとなり、コ
ンデンサＣ１，Ｃ２には差動増幅器４の出力電圧、すな
わち、その時の入力電圧Ｖinの情報である基準電圧Ｖre
f との差電圧がホールドされることになる。次段の差動
比較器３は入力段の差動増幅器４による入力電圧Ｖinと
基準電圧Ｖref との差電圧を増幅するものであり、これ
により、Ｓ／Ｈ回路２及び差動比較器３の全てのオフセ
ット電圧が、入力換算で差動増幅器４の利得分の１に低
減されることになる。また、スイッチＳＷ１〜ＳＷ４と
容量Ｃ３，Ｃ４とにより差動増幅器４のオフセットがキ
ャンセルされるのである。
ンデンサＣ１，Ｃ２には差動増幅器４の出力電圧、すな
わち、その時の入力電圧Ｖinの情報である基準電圧Ｖre
f との差電圧がホールドされることになる。次段の差動
比較器３は入力段の差動増幅器４による入力電圧Ｖinと
基準電圧Ｖref との差電圧を増幅するものであり、これ
により、Ｓ／Ｈ回路２及び差動比較器３の全てのオフセ
ット電圧が、入力換算で差動増幅器４の利得分の１に低
減されることになる。また、スイッチＳＷ１〜ＳＷ４と
容量Ｃ３，Ｃ４とにより差動増幅器４のオフセットがキ
ャンセルされるのである。
【００１２】
【発明が解決しようとする課題】従来のこの種の全差動
型Ｓ／Ｈ比較回路では、一つの基準電圧と一つの入力電
圧とを比較する構成であるために、デシタル回路部から
発生される雑音やスイッチの開閉に伴うチャージインジ
ェクション等により、比較誤りが発生し易くなるという
問題がある。
型Ｓ／Ｈ比較回路では、一つの基準電圧と一つの入力電
圧とを比較する構成であるために、デシタル回路部から
発生される雑音やスイッチの開閉に伴うチャージインジ
ェクション等により、比較誤りが発生し易くなるという
問題がある。
【００１３】本発明の目的は、デジタル雑音やスイッチ
の開閉に伴うチャージインジェクション等に対してより
強い構成として比較誤差を少なくする様にした全差動型
Ｓ／Ｈ比較回路を提供することである。
の開閉に伴うチャージインジェクション等に対してより
強い構成として比較誤差を少なくする様にした全差動型
Ｓ／Ｈ比較回路を提供することである。
【００１４】
【課題を解決するための手段】本発明によれば、入力信
号を増幅する差動増幅器と、この差動増幅器の差動出力
を夫々サンプル／ホールドするサンプル／ホールド手段
と、このサンプル／ホールド手段の一対の出力を差動入
力とする差動比較器とを含む全差動構成サンプル／ホー
ルド比較回路であって、前記差動増幅器は、一対の差動
入力と一対の基準電圧とを入力とすることを特徴とする
全差動構成サンプル／ホールド比較回路が得られる。
号を増幅する差動増幅器と、この差動増幅器の差動出力
を夫々サンプル／ホールドするサンプル／ホールド手段
と、このサンプル／ホールド手段の一対の出力を差動入
力とする差動比較器とを含む全差動構成サンプル／ホー
ルド比較回路であって、前記差動増幅器は、一対の差動
入力と一対の基準電圧とを入力とすることを特徴とする
全差動構成サンプル／ホールド比較回路が得られる。
【００１５】そして、前記一対の差動入力は正逆相入力
信号であり、前記一対の基準電圧は正相基準電圧である
ことを特徴とし、また、前記差動増幅器は、前記正相入
力信号と前記正相基準電圧とを一対の差動入力とする第
１の差動増幅手段と、前記逆相入力信号と前記逆相基準
電圧とを一対の差動入力とする第２の差動増幅手段とを
有することを特徴とし、更にはまた、前記第１及び第２
の差動増幅手段の各出力は共通出力とされていることを
特徴とする。
信号であり、前記一対の基準電圧は正相基準電圧である
ことを特徴とし、また、前記差動増幅器は、前記正相入
力信号と前記正相基準電圧とを一対の差動入力とする第
１の差動増幅手段と、前記逆相入力信号と前記逆相基準
電圧とを一対の差動入力とする第２の差動増幅手段とを
有することを特徴とし、更にはまた、前記第１及び第２
の差動増幅手段の各出力は共通出力とされていることを
特徴とする。
【００１６】更に、サンプル動作時に前記正逆相入力信
号を同時に前記差動増幅器へ供給し、ホールド動作時に
同時に前記差動増幅器から切離す手段を含み、またオー
トゼロ動作時に前記差動増幅器の各入力間を短絡する手
段とを含むことを特徴とする。
号を同時に前記差動増幅器へ供給し、ホールド動作時に
同時に前記差動増幅器から切離す手段を含み、またオー
トゼロ動作時に前記差動増幅器の各入力間を短絡する手
段とを含むことを特徴とする。
【００１７】本発明の作用を述べる。入力段の差動増幅
器を、一対の正逆相入力信号と一対の正逆相基準電圧と
を入力とする二対の差動入力構成とすることにより、デ
ジタル回路等からの同相雑音に強い回路となる。また、
サンプル動作時に正逆相入力信号を同時に差動増幅器へ
供給し、ホールド動作時に同時に差動増幅器から切離す
ようにスイッチを制御することで、当該スイッチのオン
オフ動作に起因するチャージインジェクション等に強い
特性が得られる。
器を、一対の正逆相入力信号と一対の正逆相基準電圧と
を入力とする二対の差動入力構成とすることにより、デ
ジタル回路等からの同相雑音に強い回路となる。また、
サンプル動作時に正逆相入力信号を同時に差動増幅器へ
供給し、ホールド動作時に同時に差動増幅器から切離す
ようにスイッチを制御することで、当該スイッチのオン
オフ動作に起因するチャージインジェクション等に強い
特性が得られる。
【００１８】
【発明の実施の形態】以下に図面を参照しつつ本発明の
実施例につき説明する。
実施例につき説明する。
【００１９】図１は本発明の実施例の回路図であり、図
３と同等部分は同一符号により示している。図１を参照
すると、入力段の差動増幅器４は、一対の正逆相入力Ｖ
in，反転Ｖin（上バーで示す）と、一対の正逆相基準電
圧Ｖref ，反転Ｖref （上バーで示す）とを入力とする
構成である。
３と同等部分は同一符号により示している。図１を参照
すると、入力段の差動増幅器４は、一対の正逆相入力Ｖ
in，反転Ｖin（上バーで示す）と、一対の正逆相基準電
圧Ｖref ，反転Ｖref （上バーで示す）とを入力とする
構成である。
【００２０】一対の正逆相入力Ｖin及び反転Ｖinはスイ
ッチＳＷ１ｂ，ＳＷ１ａを夫々介して差動増幅器４へ入
力されており、一対の正逆相基準電圧Ｖref 及び反転Ｖ
refは直接差動増幅器４へ入力されており、正相入力信
号Ｖinと正相基準電圧Ｖrefとが第１の一対の差動入力
となり、また逆相入力信号Ｖinバーと逆相基準電圧Ｖre
f バーとが第２の一対の差動入力となっている。
ッチＳＷ１ｂ，ＳＷ１ａを夫々介して差動増幅器４へ入
力されており、一対の正逆相基準電圧Ｖref 及び反転Ｖ
refは直接差動増幅器４へ入力されており、正相入力信
号Ｖinと正相基準電圧Ｖrefとが第１の一対の差動入力
となり、また逆相入力信号Ｖinバーと逆相基準電圧Ｖre
f バーとが第２の一対の差動入力となっている。
【００２１】そして、スイッチＳＷ２ａが当該第１の一
対の差動入力（ＶinとＶerf ）との間の短絡をオンオフ
するように接続されており、またスイッチＳＷ２ｂが当
該第２の一対の差動入力（ＶinバーとＶerf バー）との
間の短絡をオンオフするように接続されている。
対の差動入力（ＶinとＶerf ）との間の短絡をオンオフ
するように接続されており、またスイッチＳＷ２ｂが当
該第２の一対の差動入力（ＶinバーとＶerf バー）との
間の短絡をオンオフするように接続されている。
【００２２】これ等第１及び第２の一対の差動入力は差
動増幅器４内で夫々差動増幅されて、これ等差動出力は
互いに共通接続されて、一つの一対の差動出力となって
Ｓ／Ｈ回路２へ供給される。このＳ／Ｈ回路２以降の構
成は図３の従来例のそれと同一であり、その説明は省略
する。
動増幅器４内で夫々差動増幅されて、これ等差動出力は
互いに共通接続されて、一つの一対の差動出力となって
Ｓ／Ｈ回路２へ供給される。このＳ／Ｈ回路２以降の構
成は図３の従来例のそれと同一であり、その説明は省略
する。
【００２３】図２は図１の差動増幅器４の具体例を示し
た全体回路図であり、図１と同等部分は同一符号にて示
している。図３を参照すると、差動増幅器４において
は、スイッチＳＷ１ｂを介した正相入力信号Ｖinと正相
基準電圧Ｖref とが、夫々ゲートに供給され、かつ互い
にソースが共通接続されて差動接続とされたＮチャネル
ＭＯＳトランジスタＮ１，Ｎ４を有し、このソース共通
接続点と基準電位点（アース）との間に設けられた定電
流源Ｉ１と当該トランジスタＮ１，Ｎ４とによって第１
の差動増幅部が構成される。
た全体回路図であり、図１と同等部分は同一符号にて示
している。図３を参照すると、差動増幅器４において
は、スイッチＳＷ１ｂを介した正相入力信号Ｖinと正相
基準電圧Ｖref とが、夫々ゲートに供給され、かつ互い
にソースが共通接続されて差動接続とされたＮチャネル
ＭＯＳトランジスタＮ１，Ｎ４を有し、このソース共通
接続点と基準電位点（アース）との間に設けられた定電
流源Ｉ１と当該トランジスタＮ１，Ｎ４とによって第１
の差動増幅部が構成される。
【００２４】また、スイッチＳＷ１ａを介した逆相入力
信号Ｖinバーと逆相基準電圧Ｖrefバーとが夫々ゲート
に供給され、かつ互いにソースが共通接続されて差動接
続とされたＮチャネルＭＯＳトランジスタＮ３，Ｎ２を
有し、このソース共通接続点と基準電位点（アース）と
の間に設けられた定電流源Ｉ２と当該トランジスタＮ
２，Ｎ３とによって第２の差動増幅部が構成される。
信号Ｖinバーと逆相基準電圧Ｖrefバーとが夫々ゲート
に供給され、かつ互いにソースが共通接続されて差動接
続とされたＮチャネルＭＯＳトランジスタＮ３，Ｎ２を
有し、このソース共通接続点と基準電位点（アース）と
の間に設けられた定電流源Ｉ２と当該トランジスタＮ
２，Ｎ３とによって第２の差動増幅部が構成される。
【００２５】これ等第１及び第２の差動増幅部の差動出
力は、共通の能動負荷であるＰチャネルＭＯＳトランジ
スタＰ１，Ｐ２により導出されて、Ｓ／Ｈ回路２へ入力
される。以後は、図３の従来例と同一である。
力は、共通の能動負荷であるＰチャネルＭＯＳトランジ
スタＰ１，Ｐ２により導出されて、Ｓ／Ｈ回路２へ入力
される。以後は、図３の従来例と同一である。
【００２６】スイッチＳＷ１ａとＳＷ１ｂとは同時にオ
ンオフ動作を行い、またスイッチＳＷ２ａとＳＷ２ｂと
は同時にオンオフ動作を行うもので、図３の従来回路の
スイッチＳＷ１，ＳＷ２と同等機能を有するものであ
る。
ンオフ動作を行い、またスイッチＳＷ２ａとＳＷ２ｂと
は同時にオンオフ動作を行うもので、図３の従来回路の
スイッチＳＷ１，ＳＷ２と同等機能を有するものであ
る。
【００２７】入力段の差動増幅器４は一対の差動入力Ｖ
in，Ｖinバーと、一対の基準電圧Ｖref ，Ｖref バーを
有する構成であるので、デジタル回路からの雑音に対し
て強い特性を有することになる。また、入力と基準電圧
との間のスイッチＳＷ１ａ，ＳＷ１ｂが同一動作を行
い、またＳＷ２ａ，ＳＷ２ｂが同一動作を行うので、ス
イッチのオンオフによるチャージインジェクションによ
る影響は非常に小さくなる。
in，Ｖinバーと、一対の基準電圧Ｖref ，Ｖref バーを
有する構成であるので、デジタル回路からの雑音に対し
て強い特性を有することになる。また、入力と基準電圧
との間のスイッチＳＷ１ａ，ＳＷ１ｂが同一動作を行
い、またＳＷ２ａ，ＳＷ２ｂが同一動作を行うので、ス
イッチのオンオフによるチャージインジェクションによ
る影響は非常に小さくなる。
【００２８】図２に示した回路構成の差動増幅器４は入
力の差動電圧に対する基準電圧の差電圧間の利得はシン
グルエンド構成と同一である。また、スイッチを含めて
入力から出力への信号経路は両信号経路で同一であるの
で、差動信号のバスランスがとれており、同相雑音に強
い構成である。
力の差動電圧に対する基準電圧の差電圧間の利得はシン
グルエンド構成と同一である。また、スイッチを含めて
入力から出力への信号経路は両信号経路で同一であるの
で、差動信号のバスランスがとれており、同相雑音に強
い構成である。
【００２９】尚、一対の差動入力信号ＶinとＶinバー及
び一対の基準電圧ＶREF とＶREF バーとの関係の一例を
図４に示す。図４では、入力信号を正弦波状とした場合
のものである。正相信号Ｖinに対する逆相信号Ｖinバー
は図４（Ａ）の如くなっているとし、また、正相信号Ｖ
inに対応する基準電圧ＶREF が図４（Ｂ）であるものと
すると、逆相信号Ｖinバーに対応する基準電圧ＶREF バ
ーは図４（Ｃ）の様になる。
び一対の基準電圧ＶREF とＶREF バーとの関係の一例を
図４に示す。図４では、入力信号を正弦波状とした場合
のものである。正相信号Ｖinに対する逆相信号Ｖinバー
は図４（Ａ）の如くなっているとし、また、正相信号Ｖ
inに対応する基準電圧ＶREF が図４（Ｂ）であるものと
すると、逆相信号Ｖinバーに対応する基準電圧ＶREF バ
ーは図４（Ｃ）の様になる。
【００３０】すなわち、一対の基準電圧は同士は中心電
圧に対して互いに対称の関係の電圧である。この場合に
おける各差電圧は、入力信号Ｖinの最大値の時間では、
夫々ΔＶで示す様になり、これ等両ΔＶの絶対値は共に
等しい値になり、どの時間でもこの関係は同一であるこ
とは明白である。
圧に対して互いに対称の関係の電圧である。この場合に
おける各差電圧は、入力信号Ｖinの最大値の時間では、
夫々ΔＶで示す様になり、これ等両ΔＶの絶対値は共に
等しい値になり、どの時間でもこの関係は同一であるこ
とは明白である。
【００３１】
【発明の効果】以上説明した様に、本発明によれば、一
対の差動入力と一対の基準電圧とを有する差動増幅器
と、Ｓ／Ｈ回路と、差動比較器にて構成されているの
で、デシタル回路からの雑音やスイッチのオンオフ動作
に伴うチャージインジェクション等に強くなり、結果と
して比較誤差がより少ない正確な比較結果を得ることが
できるという効果がある。
対の差動入力と一対の基準電圧とを有する差動増幅器
と、Ｓ／Ｈ回路と、差動比較器にて構成されているの
で、デシタル回路からの雑音やスイッチのオンオフ動作
に伴うチャージインジェクション等に強くなり、結果と
して比較誤差がより少ない正確な比較結果を得ることが
できるという効果がある。
【図１】本発明の実施例の構成を示す図である。
【図２】図１の具体例を示す回路図である。
【図３】従来の全差動構成Ｓ／Ｈ比較回路の例を示す図
である。
である。
【図４】一対の差動入力と一対の基準電圧との関係の一
例を示す図である。
例を示す図である。
２ Ｓ／Ｈ回路 ３ 差動比較器 ４ 差動増幅器 Ｃ１，Ｃ２ ホールドコンデンサ Ｃ３，Ｃ４ オートゼロ用コンデンサ ＳＷ１〜ＳＷ４ スイッチ
Claims (7)
- 【請求項１】 入力信号を増幅する差動増幅器と、この
差動増幅器の差動出力を夫々サンプル／ホールドするサ
ンプル／ホールド手段と、このサンプル／ホールド手段
の一対の出力を差動入力とする差動比較器とを含む全差
動構成サンプル／ホールド比較回路であって、前記差動
増幅器は、一対の差動入力と一対の基準電圧とを入力と
することを特徴とする全差動構成サンプル／ホールド比
較回路。 - 【請求項２】 前記一対の差動入力は正逆相入力信号で
あり、前記一対の基準電圧は正相基準電圧であることを
特徴とする請求項１記載の全差動構成サンプル／ホール
ド比較回路。 - 【請求項３】 前記差動増幅器は、前記正相入力信号と
前記正相基準電圧とを一対の差動入力とする第１の差動
増幅手段と、前記逆相入力信号と前記逆相基準電圧とを
一対の差動入力とする第２の差動増幅手段とを有するこ
とを特徴とする請求項２記載の全差動構成サンプル／ホ
ールド比較回路。 - 【請求項４】 前記第１及び第２の差動増幅手段の各出
力は共通出力とされていることを特徴とする請求項３記
載の全差動構成サンプル／ホールド比較回路。 - 【請求項５】 前記第１の差動増幅手段は、互いにソー
スが共通接続され各ゲートに前記正相入力信号及び前記
正相基準電圧が夫々供給された一対の第１及び第２の差
動トランジスタを有し、前記第２の差動増幅手段は、互
いにソースが共通接続され各ゲートに前記逆相入力信号
及び前記逆相基準電圧が夫々供給された一対の第３及び
第４の差動トランジスタを有し、前記第１及び第４のト
ランジスタのドレインが共通接続され、前記第２及び第
３のトランジスタのドレインが共通接続されていること
を特徴とする請求項４記載の全差動構成サンプル／ホー
ルド比較回路。 - 【請求項６】 サンプル動作時に前記正逆相入力信号を
同時に前記差動増幅器へ供給し、ホールド動作時に同時
に前記差動増幅器から切離す手段を含むことを特徴とす
る請求項１〜５いずれか記載の全差動構成サンプル／ホ
ールド比較回路。 - 【請求項７】 ホールド動作時に前記差動増幅器の各入
力間を短絡する手段とを含むことを特徴とする請求項１
〜６いずれか記載の全差動構成サンプル／ホールド比較
回路。
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