KR20060047265A

KR20060047265A - 차동 증폭기, 2단 증폭기, 및 아날로그/ 디지털 변환기

Info

Publication number: KR20060047265A
Application number: KR1020050032717A
Authority: KR
Inventors: 야스히데 시미즈; 시게미쯔 무라야마; 고헤이 구도
Original assignee: 소니 가부시끼 가이샤
Priority date: 2004-04-21
Filing date: 2005-04-20
Publication date: 2006-05-18
Also published as: US20050248479A1; EP1589658B1; EP1589658A1; TW200618482A; US7042384B2; KR101106424B1; TWI316332B; DE602005006653D1

Abstract

차동 증폭 회로, 상기 차동 증폭 회로에 접속된 부하 회로, 및 부하 회로에 접속되어, 상기 부하 회로의 전체를 상기 차동 증폭 회로의 부하로 하는 전체 부하와 상기 부하 회로의 일부분을 상기 차동 증폭 회로의 부하로 하는 부분 부하로 전환함으로써 상기 차동 증폭 회로의 이득을 변경하도록 되어 있는 전환 스위치를 포함하는 차동 증폭기로서, 부하 회로가 전체 부하 시에 상기 차동 증폭 회로의 입력 신호 및 출력 신호를 증폭하도록 구성된 차동 증폭기가 개시된다.

부하 회로, 전환 스위치, 전체 부하, 부분 부하, 입력 신호, 출력 신호, 오프셋 전압

Description

차동 증폭기, 2단 증폭기, 및 아날로그/ 디지털 변환기{DIFFERENTIAL AMPLIFIER DEVICE, 2-STAGE AMPLIFIER DEVICE, AND ANALOG/DIGITAL CONVERTER DEVICE}

도 1은 본 발명에 따른 아날로그/ 디지털 변환기의 일 실시예를 도시하는 회로도.

도 2는 증폭 수단(리셋 모드 시)을 도시하는 모식도.

도 3은 증폭 수단(비교 모드 시)을 도시하는 모식도.

도 4는 증폭 수단을 도시하는 회로도.

도 5는 차동 증폭 회로를 도시하는 회로도.

도 6은 다른 차동 증폭 회로를 도시하는 회로도.

도 7은 다른 차동 증폭 회로를 도시하는 회로도.

도 8은 다른 차동 증폭 회로를 도시하는 회로도.

도 9는 다른 차동 증폭 회로를 도시하는 회로도.

도 10은 다른 차동 증폭 회로를 도시하는 회로도.

도 11은 다른 차동 증폭 회로를 도시하는 회로도.

도 12는 다른 차동 증폭 회로를 도시하는 회로도.

도 13은 다른 차동 증폭 회로를 도시하는 회로도.

도 14는 다른 차동 증폭 회로를 도시하는 회로도.

도 15는 아날로그/ 디지털 변환기의 동작을 나타내는 타이밍차트.

도 16은 종래의 차동 증폭 회로를 도시하는 회로도.

<도면의 주요부분에 대한 부호의 설명>

1 : 아날로그/ 디지털 변환기

2 : 샘플 홀드 회로

3 : 참조 전압 생성 수단

4 : 비교 수단

5 : 로직 처리 회로

6 : 홀드 신호선

13 : 증폭 수단

14 : 비교 유지 회로

15, 16 : 차동 증폭기

17 : 2단 증폭기

18 : 보완 증폭기

[특허 문헌1] 일본 특허 공개 평성 3-70382호 공보

본 발명은 차동 증폭기, 2단 증폭기, 및 아날로그/ 디지털 변환기에 관한 것이다.

종래부터, 디지털 기기의 보급에 수반하여 아날로그 신호를 디지털 신호로 변환하는 아날로그/ 디지털 변환기가 광범위하게 사용되어 오고 있다.

이 아날로그/ 디지털 변환기에서는, 입력된 아날로그 신호를 복수 단계의 참조 전압과 비교함으로써 아날로그 신호를 디지털 신호로 변환하고 있기 때문에, 복수 개의 증폭기가 사용되고 있다.

그 때문에, 아날로그/ 디지털 변환기에서는, 특성이 양호한 증폭기를 사용하도록 하고 있고, 특히 증폭기의 특성으로서 중요해지는 오프셋 전압을 저감시키기 위해서, 오프셋 압축 기능을 갖는 2단 증폭기가 사용되고 있다.

이 2단 증폭기는 일정 이득의 차동 증폭기에 가변 이득의 차동 증폭기를 직렬 접속하고, 후단의 차동 증폭기의 이득을 증감시킴으로써 전단의 차동 증폭기의 오프셋 전압을 외관상 압축하도록 하고 있다.

이 후단에 사용되는 차동 증폭기(101)로서는, 도 16에 도시한 바와 같이 차동 증폭 회로(102)에 부하 회로(103)를 접속함과 함께, 이 부하 회로(103)에 전환 스위치(104)를 접속하고, 이 전환 스위치(104)에 의해서, 부하 회로(103)의 전체를 차동 증폭 회로(102)의 부하로 하는 전체 부하와, 부하 회로(103)의 일부분을 차동 증폭 회로(102)의 부하로 하는 부분 부하로 전환함으로써 차동 증폭 회로(102)의 이득을 증감할 수 있도록 구성한 것이 알려져 있다.

이 차동 증폭기(101)는, P 채널형의 트랜지스터 T101에 P 채널형의 트랜지스 터 T102, T103을 차동 접속하여 차동 증폭 회로(102)를 구성함과 함께, 이 차동 증폭 회로(102)에 접속한 N 채널형의 트랜지스터 T104, T105로 부하 회로(103)를 구성하고 있으며, 이 부하 회로(103)를 구성하는 트랜지스터 T104, T105의 드레인 단자와 게이트 단자의 사이에 전환 스위치(104)로서의 스위칭 트랜지스터 T106, T107을 접속하고 있다. 또한, 트랜지스터 T104, T105의 게이트 단자와 그랜드 GND의 사이에는, 각각 컨덴서 C1, C2가 접속되어 있다.

이 차동 증폭기(101)에서는, 스위칭 트랜지스터 T106, T107을 절단 상태로 한 경우에는, 부하 회로(103)의 전체가 부하(전체 부하)로 되고, 그 경우에는, 트랜지스터 T104, T105에 의한 전류원 부하로 되어 출력 임피던스가 증대하고, 차동 증폭기(101)의 이득이 증대하며, 한편, 스위칭 트랜지스터 T106, T107을 접속 상태로 한 경우에는, 부하 회로(103)의 일부분이 부하(부분 부하)로 되고, 그 경우에는, 트랜지스터 T104, T105에 의한 다이오드 부하로 되어 출력 임피던스가 저감하고, 차동 증폭기(101)의 이득이 저감한다.

그리고, 이 차동 증폭기(101)의 전단 측에 접속한 증폭기의 오프셋 전압을 Vos, 부분 부하 시의 이득을 Gr, 전체 부하 시의 이득을 Gc, 입력 전압을 Vin으로 하면, 부분 부하 시의 출력 전압 Vout는,

Vout=Gr×Vos

로 되고, 전체 부하 시의 출력 전압 Vout는,

Vout=Gc×Vin

으로 되기 때문에, 부분 부하로부터 전체 부하로 전환했을 때에는, Gr·Vos=Gc ·Vin으로 나타낼 수 있고, 따라서, 입력 전압 Vin은,

Vin=Vos×Gr/Gc

로 나타낼 수 있게 된다.

즉, 상기 구성의 차동 증폭기(101)를 이용한 2단 증폭기에서는, 오프셋 전압이 Gr/Gc배로 압축되어 있고, 입력 환산 오프셋이 Vos·Gr/Gc로 나타낼 수 있게 된다.

그리고, 차동 증폭 회로(102)를 구성하는 트랜지스터 T102, T103의 트랜스 컨덕턴스를 gm1, 부하 회로(103)를 구성하는 트랜지스터 T104, T105의 트랜스 컨덕턴스를 gm2, 부하 용량을 C, 작동 시간을 t로 하면, 부분 부하 시의 이득 Gr은,

Gr=gm1/gm2

로 나타낼 수 있고, 전체 부하 시의 이득 Gc는,

Gc=gm1/C×t

로 나타낼 수 있기 때문에, 입력 환산 오프셋은,

Vin=Vos×C/(gm2×t)

로 나타낼 수 있게 된다.

따라서, 상기 구성의 차동 증폭기(101)에서는, 입력 환산 오프셋을 더욱 저감하기 위해서는, 부하 용량 C를 작게 하거나, 트랜지스터 T104, T105의 트랜스 컨덕턴스 gm2나 작동 시간 t을 크게 하면 되게 된다.

상기 구성의 차동 증폭기(101)에서는, 부하 용량 C와 작동 시간 t가 회로 구 성이나 사양 등에 의해 정해져 버리기 때문에, 차동 증폭기(101)의 입력 환산 오프셋을 더욱 저감시키기 위해서는, 트랜지스터 T104, T105의 트랜스 컨덕턴스 gm2를 크게 할 필요가 있었다.

그러나, 트랜지스터 T104, T105의 트랜스 컨덕턴스 gm2를 크게 하기 위해서는, 트랜지스터 T104, T105의 사이즈를 크게 하거나, 트랜지스터 T104, T105에 대전류를 통전하여야 되고, 트랜지스터 T104, T105의 사이즈를 크게 한 경우에는, 트랜지스터 T104, T105의 기생 용량이 증대되어, 차동 증폭기(101)의 동작 속도가 저감할 우려가 있으며, 한편, 트랜지스터 T104, T105에 대전류를 통전한 경우에는, 차동 증폭기(101)의 소비 전력이 증대할 우려가 있었다.

따라서, 본 발명의 일 실시예에서는, 차동 증폭 회로에 부하 회로를 접속함과 함께, 이 부하 회로에 전환 스위치를 접속하고, 이 전환 스위치에 의해서 상기 부하 회로의 전체를 상기 차동 증폭 회로의 부하로 하는 전체 부하와 상기 부하 회로의 일부분을 상기 차동 증폭 회로의 부하로 하는 부분 부하로 전환함으로써 상기 차동 증폭 회로의 이득을 변경하도록 구성한 차동 증폭 회로에 있어서, 상기 부하 회로는, 전체 부하 시에 상기 차동 증폭 회로의 입력 신호 및 출력 신호를 증폭하도록 구성하는 것으로 한다.

또한, 본 발명의 또 다른 실시예에서는, 차동 증폭 회로의 출력 신호는, 컨덴서를 통하여 상기 부하 회로에 입력되는 것으로 한다.

또한, 본 발명의 또 다른 실시예에서는, 상기 차동 증폭 회로의 입력 신호 는, 컨덴서를 통하여 상기 부하 회로에 입력되는 것으로 한다.

또한, 본 발명의 또 다른 실시예에서는, 적어도 2개의 차동 증폭기를 직렬 접속하고, 후단의 차동 증폭기의 이득을 증감시킴으로써 오프셋 전압을 압축하는 오프셋 압축 기능을 갖는 2단 증폭기에 있어서, 후단의 차동 증폭기는, 차동 증폭 회로에 부하 회로를 접속함과 함께, 이 부하 회로에 전환 스위치를 접속하고, 이 전환 스위치에 의해서 상기 부하 회로의 전체를 상기 차동 증폭 회로의 부하로 하는 전체 부하와 상기 부하 회로의 일부분을 상기 차동 증폭 회로의 부하로 하는 부분 부하로 전환함으로써 상기 차동 증폭 회로의 이득을 변경하도록 구성하고, 게다가, 상기 부하 회로는, 전체 부하 시에 상기 차동 증폭 회로의 입력 신호 및 출력 신호를 증폭하도록 구성하는 것으로 했다.

또한, 본 발명의 또 다른 실시예에서는, 아날로그 신호의 전압과 복수의 서로 다른 참조 전압의 차를 복수의 증폭 수단에서 각각 증폭하여 디지털 신호로 변환하기 위해 구성한 아날로그/ 디지털 변환기에 있어서, 증폭 수단은, 오프셋 전압을 압축하는 오프셋 압축 기능을 갖는 차동 증폭기로 하고, 이 차동 증폭기는, 차동 증폭 회로에 부하 회로를 접속함과 함께, 이 부하 회로에 전환 스위치를 접속하고, 이 전환 스위치에 의해서 상기 부하 회로의 전체를 상기 차동 증폭 회로의 부하로 하는 전체 부하와 상기 부하 회로의 일부분을 상기 차동 증폭 회로의 부하로 하는 부분 부하로 전환함으로써 상기 차동 증폭 회로의 이득을 변경하도록 구성하고, 게다가, 상기 부하 회로는, 전체 부하 시에 상기 차동 증폭 회로의 입력 신호 및 출력 신호를 증폭하도록 구성하는 것으로 한다.

본 발명에서는, 차동 증폭 회로에 부하 회로를 접속함과 함께, 이 부하 회로에 전환 스위치를 접속하고, 이 전환 스위치에 의해서 상기 부하 회로의 전체를 상기 차동 증폭 회로의 부하로 하는 전체 부하와 상기 부하 회로의 일부분을 상기 차동 증폭 회로의 부하로 하는 부분 부하로 전환함으로써 상기 차동 증폭 회로의 이득을 변경하도록 구성한 차동 증폭 회로에 있어서, 상기 부하 회로를, 전체 부하 시에 상기 차동 증폭 회로의 입력 신호 및 출력 신호를 증폭하도록 구성하고 있기 때문에, 전체 부하 시의 차동 증폭기의 이득을 증대시킬 수 있다.

따라서, 본 발명에 따른 차동 증폭기에서는, 동작 속도를 저감시키지 않고, 게다가, 소비 전력을 증대시키지 않고서, 차동 증폭기의 이득비를 증대시킬 수 있다.

그 때문에, 이 차동 증폭기를 이용하여 오프셋 압축 기능을 갖는 2단 증폭기를 구성한 경우에는, 입력 환산 오프셋을 저감한 오프셋 압축 기능이 우수한 2단 증폭기로 할 수 있다.

또한, 이 차동 증폭기를 이용하여 아날로그/ 디지털 변환기를 구성한 경우에는, 아날로그/ 디지털 변환기의 특성을 향상시킬 수 있다.

또한, 차동 증폭 회로의 입력 신호 및 출력 신호를, 컨덴서를 통하여 부하 회로에 입력하면, 부분 부하 시이더라도 이 컨덴서에 전압이 유지되고, 부하 회로의 입력 부분의 직류적인 전위를 유지할 수 있다.

이하에, 본 발명에 따른 아날로그/ 디지털 변환기에 대하여 도면을 참조하면서 설명한다. 이하의 설명에서는, 아날로그 신호를 먼저 디지털 신호의 상위 2 비 트로 변환한 후에, 아날로그 신호를 디지털 신호의 하위 2 비트로 변환함으로써, 아날로그 신호를 4 비트의 디지털 신호로 전체적으로 변환하는 서브 랜징형(sub-ranging type) 아날로그/ 디지털 변환기를 일례로 취하여 설명하고 있지만, 본 발명의 구체적인 실시 형태에 대해서는 이것에 한정되는 것이 아니다.

본 발명에 따른 아날로그/ 디지털 변환기(1)는, 도 1에 도시한 바와 같이 아날로그 신호를 샘플링 및 홀드하는 샘플 홀드 회로(2)와, 복수의 서로 다른 참조 전압을 생성하는 참조 전압 생성 수단(3)과, 아날로그 신호의 전압과 복수의 서로 다른 참조 전압을 비교하는 비교 수단(4)과, 이 비교 수단(4)의 출력을 논리 처리함으로써 아날로그 신호에 대응하는 디지털 신호를 출력하는 로직 처리 회로(5)로 구성하고 있다.

샘플 홀드 회로(2)는 입력 단자 Tin에 인가된 아날로그 신호의 전압을 소정의 타이밍에서 소정 기간 유지하고 홀드 신호선(6)에 출력하도록 하고 있다.

참조 전압 생성 수단(3)은, 고전위측의 기준 전위로 되는 고전위측 기준 전원 단자 Trt와 저전위측의 기준 전위로 되는 저전위측 기준 전원 단자 Trb의 사이에 16개의 동일 저항치를 갖는 저항 R1∼R16을 직렬 접속하고, 고전위측의 기준 전위와 저전위측의 기준 전위 사이의 전압을 16개의 저항 R1∼R16으로 분압함으로써 복수의 참조 전압을 생성하고, 소정의 참조 전압을 상위 비트측 참조 전압 신호선(7, 8) 또는 하위 비트측 참조 전압 신호선(9, 10)으로부터 출력하도록 하고 있다.

구체적으로 설명하면, 참조 전압 생성 수단(3)은, 고전위측 기준 전원 단자 T_rt로부터 4개째의 저항 R4와 5개째의 저항 R5의 사이, 및 저전위측 기준 전원 단자 T_rb로부터 4개째의 저항 R13과 5개째의 저항 R12의 사이에 상위 비트측의 참조 전압을 출력하는 상위 비트측 참조 전압 신호선(7, 8)을 각각 접속하는 한편, 고전위측 기준 전원 단자 T_rt로부터 1개째의 저항 R1과 2개째의 저항 R2의 사이, 및 고전위측 기준 전원 단자 T_rt로부터 3개째의 저항 R3과 4개째의 저항 R4의 사이에 하위 비트측의 참조 전압을 출력하는 하위 비트측 참조 전압 신호선(9, 10)을 연동 연결하는 스위치 SW1, SW2를 통하여 각각 접속하고 있고, 이 하위 비트측 참조 전압 신호선(9, 10)은, 고전위측 기준 전원 단자 T_rt로부터 7개째의 저항 R7과 8개째의 저항 R8의 사이, 및 고전위측 기준 전원 단자 T_rt로부터 5개째의 저항 R5와 6개째의 저항 R6의 사이에 연동 연결한 스위치 SW3, SW4를 통하여 접속됨과 함께, 고전위측 기준 전원 단자 T_rt로부터 9개째의 저항 R9개째의 R9와 10개째의 저항 R10의 사이, 및 고전위측 기준 전원 단자 T_rt로부터 11개째의 저항 R11과 12개째의 저항 R12의 사이에 연동 연결한 스위치 SW5, SW6을 통하여 접속되고, 나아가서는, 고전위측 기준 전원 단자 T_rt로부터 15개째의 저항 R15와 16개째의 저항 R16의 사이, 및 고전위측 기준 전원 단자 T_rt로부터 13개째의 저항 R13과 14개째의 저항 R14의 사이에 연동 연결한 스위치 SW7, SW8을 통하여 접속되어 있다.

그리고, 참조 전압 생성 수단(3)은, 아날로그 신호를 상위 비트측의 디지털 신호로 변환하는 경우에는, 모든 스위치 SW1∼SW8을 절단 상태로 하고, 상위 비트측 참조 전압 신호선(7, 8)으로부터 참조 전압을 출력하는 한편, 아날로그 신호를 하위 비트측의 디지털 신호로 변환하는 경우에는, 상위 비트측의 변환 결과에 기초하여 어느 한 쌍의 스위치 SW1∼SW8만을 접속 상태로 하여, 하위 비트측 참조 전압 신호선(9, 10)으로부터 참조 전압을 출력하도록 하고 있다.

비교 수단(4)은 아날로그 신호의 전압과 상위 비트측의 참조 전압을 비교하는 상위 비트측 비교 수단(11)과 아날로그 신호의 전압과 하위 비트측의 참조 전압을 비교하는 하위 비트측 비교 수단(12)으로 구성하고 있다. 여기서, 상위 비트측 비교 수단(11)과 하위 비트측 비교 수단(12)은 마찬가지의 구성으로 되어 있기 때문에, 이하에서는 상위 비트측 비교 수단(11)에 대하여 설명한다.

상위 비트측 비교 수단(11)은, 아날로그 신호의 전압과 참조 전압의 차를 증폭하는 증폭 수단(13)과, 이 증폭 수단(13)의 출력을 비교·유지하는 비교 유지 회로(14)로 구성하고 있다.

여기서, 증폭 수단(13)은, 2개의 차동 증폭기(15, 16)를 직렬 접속한 2개의 2단 증폭기(17)와, 인접하는 2단 증폭기(17, 17)의 전단의 차동 증폭기(15, 15)에 접속되고 양 전단의 차동 증폭기(15, 15)의 출력을 차동 증폭하는 보완 증폭기(18)로 구성하고 있다. 또한, 2단 증폭기(17)는 2개의 차동 증폭기(15, 16)를 직렬 접속한 경우만에 한정되지 않고, 3개 이상의 차동 증폭기를 직렬 접속한 구성으로 하는 것도 가능하다.

각 2단 증폭기(17)는 도 2 및 도 3에 모식적으로 도시한 바와 같이, 일정 이 득의 차동 증폭기(15)의 후단에 가변 이득의 차동 증폭기(16)를 직렬 접속하고 있다.

전단의 차동 증폭기(15)는, 비반전 입력 단자(19)에 홀드 신호선(6)을 접속함과 함께, 반전 입력 단자(20)에 상위 비트측 참조 전압 신호선(7)(8)을 스위치 SW9를 통하여 접속하고, 이들 비반전 입력 단자(19)와 반전 입력 단자(20)를 스위치 SW10을 통하여 단락하고 있다. 여기서, 스위치 SW9, SW10은 클럭 신호 CLK에 의해서 단속 제어되어 있다.

후단의 차동 증폭기(16)는 차동 증폭 회로(21)에 부하 회로(22)를 접속함과 함께, 이 부하 회로(22)에 부하 전환 수단(23)을 접속하고, 이 부하 전환 수단(23)에 의해서, 부하 회로(22)의 전체를 차동 증폭 회로(21)의 부하로 하는 전체 부하와, 부하 회로(22)의 일부분을 차동 증폭 회로(21)의 부하로 하는 부분 부하로 전환함으로써 차동 증폭 회로(21)의 이득을 증감할 수 있도록 하고 있다.

그리고, 각 2단 증폭기(17)는 부하 전환 수단(23)을 이용하여 후단의 차동 증폭기(16)의 이득을 증감시킴으로써 전단의 차동 증폭기(15)의 오프셋 전압을 외관상으로 압축하는 오프셋 압축 기능을 갖고 있다.

이하에, 각 2단 증폭기(17)의 구체적인 구조에 대하여 도 4에 기초하여 설명한다.

전단의 차동 증폭기(15)는, 한 쌍의 N 채널형의 트랜지스터 T11, T12를 차동 접속하고 있고, 동 트랜지스터 T11, T12는, 게이트 단자에 비반전 입력 단자(19)와 반전 입력 단자(20)를 접속하고, 드레인 단자와 전원 VCC의 사이에 전류원 I1, I2 를 접속하고, 소스 단자와 그랜드 GND의 사이에 전류원 I3을 접속하고 있다.

또한, 전단의 차동 증폭기(15)는, 트랜지스터 T11, T12의 드레인 단자에 P 채널형의 트랜지스터 T21, T22의 소스 단자를 접속하고, 이 트랜지스터 T21, T22의 게이트 단자에 소정의 바이어스 전압 Vb1을 인가하고 있으며, 이 트랜지스터 T21, T22의 드레인 단자로부터 전단의 차동 증폭기(15)의 출력을 취출하고 있다.

전단의 차동 증폭기(15)와 후단의 차동 증폭기(16)의 사이에는, 전단의 차동 증폭기(15)의 출력 진폭을 제한하기 위한 진폭 제한 수단(24)을 마련하고 있다.

이 진폭 제한 수단(24)은, 트랜지스터 T21, T22의 드레인 단자에 부하 저항 R21, R22를 접속하고, 양 부하 저항 R21, R22와 그랜드 GND의 사이에 저항 R30을 접속하여 구성하고 있다. 여기서, 부하 저항 R21, R22에 의해서 전단의 차동 증폭기(15)의 출력 진폭을 제한하고 있으며, 저항 R30에 의해서 후단의 차동 증폭기(16)의 입력 신호의 DC 동작점을 최적의 전압으로 조정하고 있다.

후단의 차동 증폭기(16)는, 도 4 및 도 5에 도시한 바와 같이 전원 VCC에 전류원으로 되는 P 채널형의 트랜지스터 T31의 소스 단자를 접속하고, 이 트랜지스터 T31의 드레인 단자에 차동 쌍을 이루는 P 채널형의 트랜지스터 T32, T33의 소스 단자를 접속하여 차동 증폭 회로(21)를 구성하고, 이 차동 증폭 회로(21)의 트랜지스터 T32, T33의 게이트 단자에 전단의 차동 증폭기(15)의 출력으로 되는 트랜지스터 T21, T22의 드레인 단자를 접속하는 한편, 트랜지스터 T32, T33의 드레인 단자에 반전 출력 단자(25)와 비반전 출력 단자(26)를 접속하여 출력을 취출하고 있다.

또한, 트랜지스터 T32, T33의 게이트 단자와 트랜지스터 T21, T22의 드레인 단자 사이에 컨덴서를 접속하여 용량 컷트를 행하도록 할 수도 있다. 이 경우에는, 트랜지스터 T32, T33의 게이트 단자에 소정의 DC 동작점으로 되는 전압을 인가할 필요가 있다.

또한, 후단의 차동 증폭기(16)는 차동 증폭 회로(21)의 트랜지스터 T32, T33의 드레인 단자에 부하 회로(22)로서의 트랜지스터 T34, T35의 드레인 단자를 접속하고, 이 트랜지스터 T34, T35의 소스 단자에 그랜드 GND를 접속하고 있다.

또한, 후단의 차동 증폭기(16)는, 부하 회로(22)의 트랜지스터 T34, T35의 드레인 단자와 게이트 단자의 사이에 부하 전환 수단(23)으로서의 스위칭 트랜지스터 T36, T37을 접속하고 있으며, 이 스위칭 트랜지스터 T36, T37의 게이트 단자에는, 클럭 신호 CLK를 인가하고 있다.

또한, 후단의 차동 증폭기(16)는, 부하 회로(22)의 트랜지스터 T34, T35의 게이트 단자에 차동 증폭 회로(21)의 입력 신호의 전압을 유지하는 전압 유지 수단(27)으로서의 컨덴서 C1, C2, C3, C4를 접속하고, 이 컨덴서 C1, C2에 각각 차동 증폭 회로(21)의 입력 단자로 되는 트랜지스터 T32, T33의 게이트 단자를 접속함과 함께, 컨덴서 C3, C4에 각각 차동 증폭 회로(21)의 출력로 되는 트랜지스터 T33, T32의 드레인 단자를 접속하고 있다.

그리고, 후단의 차동 증폭기(16)는, 스위칭 트랜지스터 T36, T37을 절단 상태로 한 경우에는, 부하 회로(22)의 전체가 부하(전체 부하)로 되고, 그 경우에는, 트랜지스터 T34, T35에 의한 전류원 부하로 되어 출력 임피던스가 증대하고, 이에 의해, 후단의 차동 증폭기(16)의 이득이 증대하고, 한편, 스위칭 트랜지스터 T36, T37을 접속 상태로 한 경우에는, 부하 회로(22)의 일부분이 부하(부분 부하)로 되고, 그 경우에는 트랜지스터 T34, T35에 의한 다이오드 부하로 되어 출력 임피던스가 저감하고, 이에 의해, 후단의 차동 증폭기(16)의 이득은 저감한다. 또한, 트랜지스터 T34, T35의 게이트 단자에 접속한 컨덴서 C1, C2, C3, C4에 전압이 유지되어 있기 때문에, 직류적인 전위는 유지되어 있다.

게다가, 부하 회로(22)의 트랜지스터 T34, T35의 게이트 단자에 컨덴서 C1, C2를 통하여 차동 증폭기(16)(차동 증폭 회로(21))의 입력 신호가 인가되고 있기 때문에, 부하 회로(22)는, 트랜지스터 T34, T35를 전류원 부하로 하는 전체 부하 시에 차동 증폭 회로(21)의 입력 신호를 트랜지스터 T34, T35로 증폭하도록 되어 있다.

또한, 부하 회로(22)의 트랜지스터 T34, T35의 게이트 단자에 컨덴서 C3, C4를 통하여 차동 증폭기(16)(차동 증폭 회로(21))의 출력 신호가 인가되고, 플러스 귀환(positive feedback)되고 있기 때문에, 부하 회로(22)는 트랜지스터 T34, T35를 전류원 부하로 하는 전체 부하 시에 차동 증폭 회로(21)의 출력 신호를 트랜지스터 T34, T35에서 증폭하도록 되어 있다.

그 때문에, 후단의 차동 증폭기(16)는, 스위칭 트랜지스터 T36, T37을 절단 상태로 한 경우의 전체 부하 시의 이득을 종래 회로에 비하여 매우 증대시킬 수 있고, 그에 수반하여, 전체 부하 시의 차동 증폭 회로(21)의 이득을 증대시킬 수 있다.

다음으로, 상기 2단 증폭기(17)의 동작에 대하여 설명한다.

2단 증폭기(17)는, 클럭 신호 CLK에 의해서 스위치 SW9를 절단 상태로 함과 함께 스위치 SW10을 접속 상태로 하여, 전단의 차동 증폭기(15)의 비반전 입력 단자(19) 및 반전 입력 단자(20)에 아날로그 신호의 전압을 인가하는 리셋 모드와, 클럭 신호 CLK에 의해서 스위치 SW9를 접속 상태로 함과 함께 스위치 SW10을 절단 상태로 하여, 전단의 차동 증폭기(15)의 비반전 입력 단자(19)에 아날로그 신호의 전압을 인가하는 한편, 반전 입력 단자(20)에 참조 전압을 인가하는 비교 모드를 교대로 반복한다.

그리고, 리셋 모드 시에는, 부하 전환 수단(23)(스위칭 트랜지스터 T36, T37)을 접속 상태로 하여, 후단의 차동 증폭기(16)의 부하를 다이오드 부하로 하고, 후단의 차동 증폭기(16)의 이득을 저감시키고, 한편, 비교 모드 시에는, 부하 전환 수단(23)(스위칭 트랜지스터 T36, T37)을 절단 상태로 하여, 후단의 차동 증폭기(16)의 부하를 전류원 부하로 하고, 후단의 차동 증폭기(16)의 이득을 증대시키도록 하고 있다. 즉, 2단 증폭기(17)는 후단의 차동 증폭기(16)의 이득을 리셋 모드 시보다도 비교 모드 시 쪽이 크게 되도록 하고 있다.

이와 같이, 후단의 차동 증폭기(16)의 이득을 증감시킴으로써, 2단 증폭기(17)는, 전단의 차동 증폭기(15)의 오프셋 전압을 외관상으로 압축하도록 하고 있다.

즉, 전단의 차동 증폭기(15)의 오프셋 전압을 Vos, 리셋 모드 시(다이오드 부하 시)의 이득을 Gr, 비교 모드 시(전류원 부하 시)의 이득을 Gc, 출력 전압을 Vout, 비교 시의 입력 전압을 Vin으로 하면, 리셋 모드 시의 출력 전압 Vout는,

Vout=Gr×Vos

로 되고, 한편, 비교 시의 출력 전압 Vout는,

Vout=Gc×Vin

으로 되기 때문에,

Gr·Vos=Gc×Vin

으로 되고,

Vin=Vos×Gr/Gc

로 된다.

이와 같이, 상기 구성의 차동 증폭기(16)를 이용한 2단 증폭기(17)에서는, 오프셋 전압이 Gr/Gc배로 압축되어 있고, 입력 환산 오프셋이 Vos×Gr/Gc로 나타낼 수 있게 된다.

우선, 이 차동 증폭기(16)의 C1, C2에 의한 효과에 관하여 이하 설명한다.

여기서, 차동 증폭기(16)를 구성하는 트랜지스터 T32, T33의 트랜스 컨덕턴스를 gm1, 부하 회로(22)를 구성하는 트랜지스터 T34, T35의 트랜스 컨덕턴스를 gm2, 부하 용량을 C, 비교 시간을 t로 하면, 리셋 모드 시의 이득 Gr은, 종래 회로와 마찬가지로,

Gr=gm1/gm2

로 나타낼 수 있지만, 전체 부하 시의 이득 Gc는, 종래 회로와는 달리, 비교 시간 t가 짧은 동안에는,

Gc=(gm1+gm2)/C×t

로 나타낼 수 있기 때문에, 입력 환산 오프셋은,

Vin=Vos×C/((gm2+gm2²/gm1)×t)

로 나타낼 수 있게 된다.

종래 회로에서는, 입력 환산 오프셋이, Vin=Vos×C/(gm2×t)로 되어 있었기 때문에, 컨덴서 C1, C2에 의해서, 분모의 gm2²/gm1의 분 오프셋 압축의 효과가 증대한 것으로 된다.

다음으로, 이 차동 증폭기(16)의 컨덴서 C3, C4에 의한 효과에 관하여, 이하 설명한다.

이 컨덴서 C3, C4는 트랜지스터 T34, T35의 게이트 단자와 차동 증폭기(16)의 출력 사이에 접속되어 있다.

따라서, 이 컨덴서 C3, C4를 통하여, 트랜지스터 T34, T35의 게이트 전압으로의 플러스 귀환 신호가 입력되게 된다.

그 결과, 이 컨덴서 C3, C4에 의해서, 플러스 귀환에 의한 게인 증가 분 A1이 발생하고, 차동 증폭기(16) 입력 환산 오프셋은, Gr/A1로 압축되게 된다.

이와 같이, 차동 증폭기(16)의 입력 환산 오프셋은, 컨덴서 C1, C2에 의해서, 전술된 바와 같이 gm2²/gm1 분의 압축 효과가 증대된다.

게다가, 컨덴서 C3, C4에 의한 압축은 플러스 귀환에 의한 것이기 때문에, 그 압축 효과는 극적인 것으로 된다.

또한, 상기 구성의 차동 증폭기(16)에 있어서, 컨덴서 C1, C2와 컨덴서 C3, C4의 사이즈비를 바꿈으로써, 차동 증폭기(16)의 안정성을 보다 높일 수 있다.

즉, 컨덴서 C1, C2와 컨덴서 C3, C4의 사이즈비의 변경에 의해, 컨덴서 C1, C2를 통하여 입력되는 신호와, 컨덴서 C3, C4를 통하여 입력되는 차동 증폭기(16)의 출력 신호의 에너지의 비율을 조정함으로써, 보다 안정적으로 또한 고속으로 차동 증폭기를 동작시킬 수 있다.

또한, 차동 증폭기(16)에 있어서, 도 6에 도시한 바와 같이 컨덴서 C3, C4를 이용하지 않고서 컨덴서 C1, C2만, 또는 도 7에 도시한 바와 같이 컨덴서 C1, C2를 이용하지 않고서 컨덴서 C3, C4만을 이용하여, 오프셋 압축의 효과를 증대시키도록 해도 된다.

다음으로, 상기 아날로그/ 디지털 변환기(1)의 동작에 대하여 도 15에 기초하여 설명한다.

아날로그/ 디지털 변환기(1)는, 클럭 신호 CLK에 동기하여 동작하도록 하고 있다.

그리고, 샘플 홀드 회로(2)는, 클럭 신호 CLK의 상승에 동기하여 소정 기간(T)만큼 아날로그 신호를 트랙(샘플)하고, 그 후, 다음의 클럭 신호 CLK가 상승하기까지의 소정 기간(H)만큼 아날로그 신호를 홀드한다.

상위 비트측의 증폭 수단(13)은, 클럭 신호 CLK의 상승으로부터 소정 시간(t1) 후에 리셋 모드로부터 비교 모드로 전환되고, 샘플 홀드 회로(2)에서 홀드한 아날로그 신호의 전압과 참조 전압의 전압차를 증폭하여, 클럭 신호 CLK의 하강에 동기하여 비교 모드로부터 리셋 모드로 다시 전환된다.

또한, 상위 비트측의 비교 유지 회로(14)는, 클럭 신호 CLK의 상승에 동기하여 리셋되고, 클럭 신호 CLK의 하강에 동기하여 증폭 수단(13)의 출력을 유지한다.

그리고, 상위 비트측의 비교 유지 회로(14)로 유지된 출력을 로직 처리 회로(5)에서 논리 처리하고, 상위 비트측의 디지털 신호를 생성함과 함께, 참조 전압 생성 수단(3)에 의해서 하위 비트측의 참조 전압을 생성한다.

한편, 하위 비트측의 증폭 수단(13)은, 클럭 신호 CLK의 상승으로부터 소정 시간(t2) 후에 리셋 모드로부터 비교 모드로 전환되고, 샘플 홀드 회로(2)에서 홀드한 아날로그 신호의 전압과 참조 전압과의 전압차를 증폭하여, 클럭 신호 CLK의 상승에 동기하여 비교 모드로부터 리셋 모드로 다시 전환된다.

또한, 하위 비트측의 비교 유지 회로(14)는, 클럭 신호 CLK의 하강에 동기하여 리셋되고, 클럭 신호 CLK의 상승에 동기하여 증폭 수단(13)의 출력을 유지한다.

그리고, 하위 비트측의 비교 유지 회로(14)로 유지된 출력을 로직 처리 회로(5)에서 논리 처리하여, 하위 비트측의 디지털 신호를 생성하고, 클럭 신호 CLK의 1 클럭 후에 아날로그 신호에 대응하는 디지털 신호를 로직 처리 회로(5)로부터 출력한다.

또한, 상기 아날로그/ 디지털 변환기(1)에서는, 2단 증폭기(17)의 후단의 차동 증폭기(16)로서 도 5에 도시한 회로를 이용하고 있지만, 이것에 한정되는 것이 아니라, 도 8 내지 도 11에 도시하는 회로를 이용해도 된다. 또한, 도 8 내지 도 11에서는, 도 5에 도시하는 회로와 동일한 기능을 갖는 것에는 동일한 부호를 붙이고 있다.

도 8에 도시하는 차동 증폭기(16c)는, 차동 증폭 회로(21)로서 캐스케이드 접속한 트랜지스터 T32, T40, T33, T41을 이용함과 함께, 부하 회로(22)로서 캐스케이드 접속한 트랜지스터 T38, T34, T39, T35를 이용한 경우의 회로이다. 이 트랜지스터 T38, T39, T40, T41의 게이트 단자에는 소정의 바이어스 전압이 인가된다.

도 9에 도시하는 차증가 증폭기(16) d는, 부하 회로(22)로서 캐스케이드 접속한 트랜지스터 T38, T34, T39, T35를 이용함과 함께, 트랜지스터 T34, T35의 게이트 단자와 그랜드 GND와의 사이에 전압 유지용의 컨덴서 C5, C6을 접속한 경우의 회로이다. 이 트랜지스터 T38, T39의 게이트 단자에는 소정의 바이어스 전압이 인가된다.

이와 같이 컨덴서 C5, C6을 접속함으로써, 비교 모드 시의 동작점을 보다 안정시킬 수 있다.

도 10에 도시하는 차동 증폭기(16e)는, 컨덴서 C3, C4와 차동 증폭 회로(21)의 출력의 사이에 차동 증폭 회로(21)의 출력 신호를 증폭하는 증폭기 AMP1, AMP2를 접속한 경우의 회로이다. 또한, 증폭기 AMP1, AMP2 대신에 버퍼를 이용하는 것도 가능하다.

이상의 상기 아날로그/ 디지털 변환기(1)에서는, 도 6에 도시한 바와 같이 컨덴서 C3, C4를 이용하지 않는 차동 증폭기(16b)를 나타내었지만, 이것에 한정되지 않고, 도 11 내지 도 14에 도시하는 회로를 이용해도 된다. 또한, 도 11 내지 도 14에서는 도 6에 도시하는 회로와 동일한 기능을 갖는 것에는 동일한 부호를 붙 이고 있다.

도 11에 도시하는 차증가 증폭기(16f)는, 부하 회로(22)로서 캐스케이드 접속한 트랜지스터 T38, T34, T39, T35를 이용한 경우의 회로이다. 이 트랜지스터 T38, T39의 게이트 단자에는 소정의 바이어스 전압이 인가된다.

도 12에 도시하는 차증가 증폭기(16g)는, 차동 증폭 회로(21)로서 캐스케이드 접속한 트랜지스터 T32, T40, T33, T41을 이용함과 함께, 부하 회로(22)로서 캐스케이드 접속한 트랜지스터 T38, T34, T39, T35를 이용한 경우의 회로이다. 이 트랜지스터 T38, T39, T40, T41의 게이트 단자에는 소정의 바이어스 전압이 인가된다.

도 13에 도시하는 차증가 증폭기(16h)는, 부하 회로(22)로서 캐스케이드 접속한 트랜지스터 T38, T34, T39, T35를 이용함과 함께, 트랜지스터 T34, T35의 게이트 단자와 그랜드 GND와의 사이에 전압 유지용의 컨덴서 C5, C6을 접속한 경우의 회로이다. 이 트랜지스터 T38, T39의 게이트 단자에는 소정의 바이어스 전압이 인가된다.

도 14에 도시하는 차증가 증폭기(16i)는, 차동 증폭 회로(21)로서 캐스케이드 접속한 트랜지스터 T32, T40, T33, T41을 이용함과 함께, 부하 회로(22)로서 캐스케이드 접속한 트랜지스터 T38, T34, T39, T35를 이용하고, 또한, 컨덴서 C1, C2와 입력 단자의 사이에 입력 신호를 증폭하는 증폭기 AMP1, AMP2를 접속한 경우의 회로이다. 이 트랜지스터 T38, T39, T40, T41의 게이트 단자에는 소정의 바이어스 전압이 인가된다. 또한, 증폭기 AMP1, AMP2 대신에 버퍼를 이용하는 것도 가능하다.

또한, 상기 실시 형태에서는, 2 비트씩 2회에 나눠 변환을 행하는 4 비트의 서브 랜징형 아날로그/ 디지털 변환기를 일례로 취하여 설명하고 있지만, 이것에 한정되지 않고, 복수 단계로 나눠 변환을 행하는 구성으로 한 것이어도 되고, 또한 싱글 입력형의 것에 한정되지 않고, 차동 입력형의 것이어도 된다. 또한, 구체적인 회로에 대해서도, 정전원만의 것에 한정되지 않고, 정부 전원을 이용하거나, 부전원만을 이용한 것이어도 되고, 또한 회로를 구성하는 구체적인 소자에 대해서도 적절하게 선택한 것이면 된다.

그리고 본 발명에서는, 차동 증폭 회로에 부하 회로를 접속함과 함께, 이 부하 회로에 전환 스위치를 접속하고, 이 전환 스위치에 의해서 상기 부하 회로의 전체를 상기 차동 증폭 회로의 부하로 하는 전체 부하와 상기 부하 회로의 일부분을 상기 차동 증폭 회로의 부하로 하는 부분 부하로 전환함으로써 상기 차동 증폭 회로의 이득을 변경하도록 구성한 차동 증폭 회로에 있어서, 상기 부하 회로를, 전체 부하 시에 상기 차동 증폭 회로의 입력 신호 및 출력 신호를 증폭하도록 구성하고 있기 때문에, 전체 부하 시의 차동 증폭기의 이득을 증대시킬 수 있다.

따라서, 본 발명에 따른 차동 증폭기에서는, 동작 속도를 저감시키지 않고, 게다가, 소비 전력을 증대시키지 않고서, 차동 증폭기의 이득비를 증대시킬 수 있 다.

Claims

차동 증폭기에 있어서,

차동 증폭 회로;

상기 차동 증폭 회로에 접속된 부하 회로; 및

상기 부하 회로에 접속되어, 상기 부하 회로의 전체를 상기 차동 증폭 회로의 부하로 하는 전체 부하(full load)와 상기 부하 회로의 일부분을 상기 차동 증폭 회로의 부하로 하는 부분 부하(partial load) 사이에서 전환함으로써 상기 차동 증폭 회로의 이득을 변경하도록 되어 있는 전환 스위치(change-over switch)

를 포함하며,

상기 부하 회로는, 전체 부하 시에 상기 차동 증폭 회로의 입력 신호 및 출력 신호를 증폭하도록 구성된 것을 특징으로 하는 차동 증폭기.
제1항에 있어서,

상기 전체 부하는 전류원형(current source type) 부하로 구성되고, 상기 부분 부하는 다이오드형 부하로 구성되는 것을 특징으로 하는 차동 증폭기.
제1항 또는 제2항에 있어서,

상기 차동 증폭 회로의 출력 신호는 컨덴서에 의해 상기 부하 회로에 입력되는 것을 특징으로 하는 차동 증폭기.
제1항 내지 제3항 중 어느 한 항에 있어서,

상기 차동 증폭 회로의 입력 신호는, 컨덴서를 통하여 상기 부하 회로에 입력되는 것을 특징으로 하는 차동 증폭기.
적어도 2개의 차동 증폭기가 직렬 접속되어 있고, 후단의 차동 증폭기의 이득을 증감시킴으로써 오프셋 압축 기능이 제공되는 2단 증폭기에 있어서,

후단의 차동 증폭기가,

차동 증폭 회로;

상기 차동 증폭 회로에 접속된 부하 회로; 및

상기 부하 회로에 접속되어, 상기 부하 회로의 전체를 상기 차동 증폭 회로의 부하로 하는 전체 부하와 상기 부하 회로의 일부분을 상기 차동 증폭 회로의 부하로 하는 부분 부하 사이에서 전환함으로써 상기 차동 증폭 회로의 이득을 변경하도록 되어 있는 전환 스위치(change-over switch)

를 포함하도록 구성되며,

상기 부하 회로가 상기 차동 증폭 회로의 입력 신호와 출력 신호를 증폭하도록 구성되는 것을 특징으로 하는 2단 증폭기.
제5항에 있어서,

상기 전체 부하는 전류원형 부하로 구성되고, 상기 부분 부하는 다이오드형 부하로 구성되는 것을 특징으로 하는 2단 증폭기.
제5항 또는 제6항에 있어서,

상기 차동 증폭 회로의 출력 신호는 컨덴서에 의해 상기 부하 회로에 입력되는 것을 특징으로 하는 2단 증폭기.
제5항 내지 제7항 중 어느 한 항에 있어서,

상기 차동 증폭 회로의 입력 신호는, 컨덴서를 통하여 상기 부하 회로에 입력되는 것을 특징으로 하는 2단 증폭기.
아날로그 신호의 전압과 복수의 참조 전압의 차를 복수의 증폭부에서 증폭하여 디지털 신호로 변환하도록 구성된 아날로그/디지털 변환기에 있어서,

상기 증폭부 각각이, 오프셋 전압을 압축하는 오프셋 압축 기능을 갖는 차동 증폭기로 구성되고,

상기 차동 증폭기는 차동 증폭 회로에 부하 회로를 접속하도록 구성되고, 상기 부하 회로에 전환 스위치가 접속되고, 상기 차동 증폭 회로의 이득이, 상기 전환 스위치에 의해, 상기 부하 회로의 전체를 상기 차동 증폭 회로의 부하로 하는 전체 부하와 상기 부하 회로의 일부분을 상기 차동 증폭 회로의 부하로 하는 부분 부하 사이에서 전환됨으로써 변경되고,

상기 부하 회로는, 전체 부하 시에 상기 차동 증폭 회로의 입력 신호 및 출 력 신호를 증폭하도록 구성된 것을 특징으로 하는 아날로그/디지털 변환기.
제9항에 있어서, 상기 전체 부하는 전류원형 부하로 구성되고, 상기 부분 부하는 다이오드형 부하로 구성되는 것을 특징으로 하는 아날로그/디지털 변환기.
제9항 또는 제10항에 있어서, 상기 차동 증폭 회로의 출력 신호는 컨덴서에 의해 상기 부하 회로에 입력되는 것을 특징으로 하는 아날로그/디지털 변환기.
제9항 내지 제11항 중 어느 한 항에 있어서,

상기 차동 증폭 회로의 입력 신호는 컨덴서를 통하여 상기 부하 회로에 입력되는 것을 특징으로 하는 아날로그/디지털 변환기.
아날로그 신호의 전압과 복수의 참조 전압의 차를 복수의 증폭부에서 증폭하여 디지털 신호로 변환하도록 구성된 아날로그/디지털 변환기에 있어서,

상기 증폭부 각각이 오프셋 전압을 압축하는 오프셋 압축 기능을 갖는 차동 증폭기로 구성되고, 부하 회로가 상기 차동 증폭 회로에 접속되고, 상기 부하 회로에 전환 스위치가 접속되고, 상기 차동 증폭 회로의 이득이, 상기 전환 스위치에 의해, 상기 부하 회로의 전체를 상기 차동 증폭 회로의 부하로 하는 비교 모드와 상기 부하 회로의 일부분을 상기 차동 증폭 회로의 부하로 하는 리셋 모드 사이에서 전환됨으로써 변경되고,

상기 부하 회로는, 전체 부하 시에 상기 차동 증폭 회로의 입력 신호 및 출력 신호를 증폭하도록 구성된 것을 특징으로 하는 아날로그/디지털 변환기.
제13항에 있어서, 상기 전체 부하는 전류원형 부하로 구성되고, 상기 부분 부하는 다이오드형 부하로 구성되는 것을 특징으로 하는 아날로그/디지털 변환기.
제13항 또는 제14항에 있어서, 상기 차동 증폭 회로의 출력 신호는 컨덴서에 의해 상기 부하 회로에 입력되는 것을 특징으로 하는 아날로그/디지털 변환기.
제13항 내지 제15항 중 어느 한 항에 있어서,

상기 차동 증폭 회로의 입력 신호는 컨덴서를 통하여 상기 부하 회로에 입력되는 것을 특징으로 하는 아날로그/디지털 변환기.