JP4854695B2 - 差動コンパレータ及びパイプライン型ａ／ｄ変換器 - Google Patents

Description

本発明は差動コンパレータに関し、特に映像用Ａ／Ｄ変換器（特にパイプラインＡ／Ｄ変換器）に用いられ、スタビリティ劣化を防止する。

従来の半導体集積回路において、差動コンパレータ構成を持つ、Ａ／Ｄ変換器にＤＣ入力が長時間印加した場合、スタビリティという現象が発生する。一般に、ＭＯＳトランジスタ特性の劣化原因の１つとして、このスタビリティがある。このスタビリティはＭＯＳトランジスタのゲート酸化膜に発生するゲート電界が強電界状態で長時間維持されたり、又はダイナミック的な動作でそのような強電界状態に置か続けたりすると、ゲート酸化膜の欠陥に電荷がトラップされて、トランジスタ特性が経時変化し、主に、しきい値電圧Ｖｔに変化が起こる現象を指し示す。特に、このスタビリティは、差動回路において、オフセットとなり易い。例えば、差動回路を用いて、Ａ／Ｄコンバータするパイプライン型Ａ／Ｄ変換器では、長時間に渡り、ＤＣレベルが印加されると、ミスコード不良として現れる。

特許文献１の図１や特許文献２の図２に示されたパイプラン型Ａ／Ｄ変換器に搭載されるＡＭＰ（差動増幅回路）では、アナログ入力から長時間に渡り、ＤＣレベルが印加されると、ＡＭＰ（差動増幅回路）からの出力を保持するラッチ回路では、長時間に渡り、同じ値を保持することになり、ラッチ回路を構成するＭＯＳトランジスタにスタビリティ劣化が起こることがある。
特開平５−１４１１９９ 特開２００４−２３６１４３

上述した様に、差動コンパレータ構成を有するＡ／Ｄ変換器にＤＣ入力が長時間印加されると、内部のラッチ回路のＤＣストレスが一方向に固定され、スタビリティ劣化を引き起こし易く、オフセットが発生してしまう問題がある。オフセットが発生すると、その後、正確なＡ／Ｄ変換を望むことが出来ず、正確でないＡ／Ｄ変換を用いて、動作することで、誤動作するなど、問題は多岐に渡る。

従って、本発明の目的は、長時間のＤＣストレスにも耐えることが可能なＡ／Ｄ変換器を提供することにある。

本発明は、差動コンパレータにおいて、差動コンパレータにおいて、反転入力端子と非反転入力端子と反転出力端子と非反転出力端子とを有する差動アンプと、前記反転出力端子と前記非反転端子からの出力を受け、内部に第１乃至第４アナログスイッチを有し、前記反転出力端子からの出力を２つ分け、それぞれに前記第１及び前記第２アナログスイッチを接続すると共に、前記非反転出力端子からの出力を２つ分け、それぞれに前記第３及び前記第４アナログスイッチを接続し、前記第１アナログスイッチと前記第３アナログスイッチからの出力を接続した第１出力端子と、前記第２アナログスイッチと前記第４アナログスイッチからの出力を接続した第２出力端子と有する第１切換スイッチ部と、前記第１出力端子、前記第２出力端子からの２つの出力信号を受け、スイッチのオンオフに応じて、データの保持とデータの更新を繰り返すスイッチ機能付き保持部と、前記スイッチ機能付き保持部からの２つの出力信号を受け、それぞれを２つの分け、分けた２つの信号のうち、一方の信号同士を組み合わせて、第１マルチプレクサに接続し、他方の信号同士を組み合わせて、第２マルチプレクサに接続し、前記第１及び第２のマルチプレクサから選択された信号をそれぞれ出力する第２切換スイッチ部と、を備え、前記第１乃至第４アナログスイッチ及び前記第１乃至第２マルチプレクサの制御は相補的に動作することで、前記スイッチ機能付き保持部での経路は切り替わり、前記反転入力端子と前記非反転入力端子から印加された信号は、常に同じ前記第２切換スイッチ部の出力端子から出力されることを特徴とする差動コンパレータを提供する。

或いは、上記記載の差動コンパレータを備えたことを特長とするパイプライン型Ａ／Ｄ変換器を提供することとする。

本発明のスタビリティの劣化を防止するもので、ＤＣ入力が長時間印加されても、内部のスイッチドラッチ部で、スタビリティがなく、長時間のＤＣ入力に気兼ねすることなく、使い勝手の良い差動コンパレータ構成をする。また、本差動コンパレータを有するパイプライン型Ａ／Ｄ変換器には好適であり、長い期間使用しても、特性の劣化が少なく、製品寿命を延ばすといった効果を期待することが出来る。

図１に、一般に映像用に用いられる７ビットのパイプラインＡ／Ｄ変換器の構成を示す。７ビットのパイプラインＡ／Ｄ変換器は、３段構成となっている。先ず、アナログ入力１から入力されたアナログ信号は、第１変換ステージ１−１において、Ｓ／Ｈ２（サンプルリングホールド回路）で受け、７ビットのうち、上位３ビットをＡ／Ｄ変換するＡ／Ｄ変換器３、Ａ／Ｄ変換されたデータをＤ／Ａ変換するＤ／Ａ変換器４を備えている。Ａ／Ｄ変換器３で、デジタル変換された３ｂｉｔのデジタルデータはＤｏｕｔから出力される。

更に、Ｄｏｕｔで出力された３ｂｉｔのデジタルデータは、Ｄ／Ａ変換器４でアナログ信号に戻され、入力されたアナログ信号と、３ｂｉｔにデジタル変換されたデジタルデータとの差分の差信号を減算器５によって求める。減算器５から出力される差信号（これを残差信号という）は、残差増幅器６により増幅（ＡＭＰ）される。残差増幅器６から出力される残差信号は、次段の第２変換ステージ１−２に出力される。第２変換ステージ１−２は、第１変換ステージ１−１と同等の構成であり、第２変換ステージにおいて、残差信号を更にデジタル変換する。

更に、第２変換ステージでの残差信号は、第３変換ステージで、３ｂｉｔのデジタルデータに変換される。第３変換ステージ１−３では、第４変換ステージがないので、Ｄ／Ａ変換器により、差分を求める必要がないので、Ａ／Ｄ変換器３のみで構成される。上記の構成により、各変換ステージから、３ｂｉｔのデジタルデータがデジタル補正回路７に出力される。デジタル補正回路７では、図２に示す様に、第２変換ステージ１−２、第３変換ステージ１−３の先頭のビットは、前のステージの最後のビットと冗長するので、デジタル出力８からは、９ｂｉｔから２ｂｉｔ少ない７ｂｉｔのデジタルデータを出力する。

図３は、図１のＡ／Ｄ変換器３の内部を詳細に示した図である。Ｖｉｎ９は、入力端子であり、内部には、基準電圧であるＶｒｅｆと接地電位であるＧＮＤの間に、抵抗ラダーである抵抗値が等しい８個の抵抗Ｒがあり、抵抗Ｒのそれぞれの接続点から、基準電圧が８段階に分けられた電位を取り出している。基準電位を３．３Ｖとし、８段階に分けられた参照電位とＶｉｎ９に印加される入力信号レベルとが比較されることになる。ここで、８段階に分けられた電位は、図３の左側に示す通りである。

Ｖｉｎ９から入力信号レベルは、８個ある差動コンパレータ１０にそれぞれ印加され、比較対象となる８段階に分けられた参照電位も、同様に順番に印加されている。差動コンパレータ１０では、それぞれの参照電位と入力信号レベルとを比較する。例えば、図３に示す様に、入力信号レベルが、１．６５Ｖから２．０６２５Ｖ間にある場合には、８個ある差動コンパレータ（比較器）１０の出力は、上から４つが「０」で、下から４つが「１」となり、上から順番に「１１１１００００」が出力される。

この出力結果を、８個ある２入力ＮＯＲ回路１１に出力している。２入力ＮＯＲ回路１１の内部は、２入力ＮＯＲ１４とラッチ１５から成り、２入力ＮＯＲ１４の入力は、図示される様に、上段が非反転入力で、下段が反転入力である。８個ある２入力ＮＯＲ回路１１は、一番の上位と下位の２入力ＮＯＲ１４の片側に「０」を印加し、図３に示す様に、８個ある差動コンパレータ１０からの出力を、２入力ＮＯＲ１４の反転入力に印加し、同時、１つの下の２入力ＮＯＲ１４の非反転入力に印加することで、変化点となるビット数に「１」を出力することが出来、８個ある２入力ＮＯＲ回路１１からの出力は、上から順番に「０００１００００」が出力される。

８個ある２入力ＮＯＲ回路１１から出力された「０００１００００」は、エンコーダ１２に入力され、３ビットのデータにエンコードされ、出力端子Ｄｏｕｔから「１００」が出力される。２進数の「１００」は、１０進数の「４」であり、入力信号は、３ビットのデジタルデータに変換されたことになる。変換された３ビットのデジタルデータと、入力されたアナログ信号との間には差があり、この差分を残差信号として、２段目以降のステージで、更に、詳細にデジタル変換されることになる。

このとき、差動コンパレータ１０、２入力ＮＯＲ回路１１、エンコーダ１２には、Ａ／Ｄ変換器システムクロックが供給されており、そのクロックを受けて動作するラッチが各回路にあり、Ａ／Ｄ変換器３内部は同期動作している。

図４には、差動コンパレータ１０の内部の構成を詳細に示す。差動コンパレータ１０の内部には、差動アンプ２０があり、差動入力プラス端子（ＩＮＰ）には入力信号レベルが印加され、差動入力マイナス端子（ＩＮＮ）には、図３で示された８段階に分けられた参照電圧が印加されている。また、差動アンプ２０のプラスのリファレンス電位（ＲＥＦＰ）には基準電圧、マイナスのリファレンス電位（ＲＥＦＮ）にはＧＮＤが印加されている。これにより、入力信号レベルは増幅され、微小なアナログ信号がデジタル的にしきい値判定できるデジタル値、「Ｈ」、「Ｌ」に判定できるレベルとなる。差動アンプ２０からの差動出力は、差動のまま、第１切換スイッチ部２１に入力される。

第１切換スイッチ部２１では、差動アンプ２０からの出力された差動出力（プラス側、マイナス側）を、それぞれ２つ分け、全部で４つに分割され、分割された４つの経路の全てにアナログスイッチを設ける。それぞれ分割されたプラス側とマイナス側をセットにして、２つの出力形態に戻し、第１切換スイッチ部２１から出力される。

ここでプラス側は２つに分けられ、それぞれのアナログスイッチのオンオフは、ＳＡ＿ｅｖｅｎとＳＡ＿ｏｄによって、制御される。ＳＡ＿ｅｖｅｎとＳＡ＿ｏｄのタイミングは、図５に示す。システムクロックであるＡＤＣシステムクロックを分周し、ｏｄｄ／ｅｖｅｎ信号を作成する。図５の具体的な１例として、ｏｄｄ／ｅｖｅｎは、ＡＤＣシステムクロックを４分周して作成したものであり、等しい間隔で、「Ｈ」と「Ｌ」を繰り返す。

ＳＡ＿ｅｖｅｎとＳＡ＿ｏｄは、ＡＤＣシステムクロックとｏｄｄ／ｅｖｅｎを基に作成されており、ＳＡ＿ｅｖｅｎは、ＡＤＣシステムクロックとｏｄｄ／ｅｖｅｎとをＡＮＤすると得ることが出来、ＳＡ＿ｏｄは、ＡＤＣシステムクロックとｏｄｄ／ｅｖｅｎの反転信号とをＡＮＤすると得ることが出来る。

ここで、ＳＡ＿ｅｖｅｎとＳＡ＿ｏｄにより制御されるアナログスイッチは、それぞれ、ＳＡ＿ｅｖｅｎとＳＡ＿ｏｄが「Ｈ」の期間、オン状態となり、「Ｌ」の期間は、オフ状態となる。図５のタイミング図からも分かる様に、ＳＡ＿ｅｖｅｎとＳＡ＿ｏｄは、相補的にオンオフすることで、差動アンプ２０からの出力された差動出力は、周期的に、２つある出力端子から、切り替わって、出力されることになる。第１切換スイッチ部２１からの出力は、スイッチ機能付き保持部２２（スイッチドラッチ回路）に出力される。

スイッチ機能付き保持部２２では、ＳＡＢ信号が「Ｈ」の期間でデータを更新し、「Ｌ」の期間でデータ保持する構成となっている。図５に示されるＳＡＢ信号はＡ／Ｄ変換器システムクロックを反転した信号となっている。Ａ／Ｄ変換器システムクロックが「Ｈ」になった立ち上がりのタイミングで、新しいデータに更新し、その後、直ぐに、ＳＡＢは「Ｌ」に立ち下がるので、そのまま更新されたデータを保持する。これにより、スイッチ機能付き保持部２２は、Ａ／Ｄ変換器システムクロックに同期動作により、データの更新、保持を行うことになる。スイッチ機能付き保持部２２は、第２切換スイッチ部２３に出力される。

第２切換スイッチ部２３では、２つの２入力１出力のマルチプレクサを設けている。スイッチ機能付き保持部２２からの出力は２つ分けられ、２つに分けられた信号を、それぞれ別々のマルチプレクサに印加する。マルチプレクサの選択制御信号は、図５に示されたｏｄｄ／ｅｖｅｎを用いて、制御されており、ｏｄｄ／ｅｖｅｎが「Ｈ」の時は、上段のマルチプレクサは「１端子」からの入力を通過させ、「０端子」からの入力を止める。ｏｄｄ／ｅｖｅｎが「Ｌ」の時は、逆に、上段のマルチプレクサは「１端子」からの入力を止め、「０端子」からの入力を通過させる。下段のマルチプレクサは、ｏｄｄ／ｅｖｅｎの制御信号の入力時、入力段で反転されるので、上段と反対の動作となる。ｏｄｄ／ｅｖｅｎは、周期的に「Ｈ」と「Ｌ」を繰り返すので、スイッチ機能付き保持部２２からの出力信号は、周期的に上段のマルチプレクサと下段のマルチプレクサで、切り替わって、出力されることになる。

上記の構成により、差動アンプ２０からの差動出力は、第１切換スイッチ部２１により、プラス側とマイナス側が入れ代わり、そのまま、スイッチ機能付き保持部２２の経路を通り、その後、第２切換スイッチ部２３により、更に入れ代わり、基に戻る構成となる。つまり、第１切換スイッチ部２１でプラス側とマイナス側が入れ代わらないと、第２切換スイッチ部２３で入れ代わることが無く、そのまま、出力されることになる。次のタイミングで、第１切換スイッチ部２１でプラス側とマイナス側が入れ代わると、第２切換スイッチ部２３でも入れ代わることになる。結果的に、スイッチ機能付き保持部２２の経路を交互に入れ代わるが、最終的に出力される第２切換スイッチ部２３からの出力は入れ替わることは無い。

上記の切換を可能にするのは、第１切換スイッチ部２１と第２切換スイッチ部２３を制御する制御信号であるＳＡ＿ｅｖｅｎ、ＳＡ＿ｏｄとｅｖｅｎ／ｏｄｄが、図５のタイミング図からも分かる様に、それぞれのスイッチの切り替わりは、相補的に動作されていることによる。

上記の構成により、差動コンパレータ構成を有するＡ／Ｄ変換器３にＤＣ入力が長時間印加されても、スイッチ機能付き保持部２２のＤＣストレスが一方向に固定されることが無くなる。これにより、スタビリティ劣化を引き起こし易く、オフセットが発生してしまう問題を解決することが出来る。

また、図４の実施例では第１切換スイッチ部２１にアナログスイッチを用いたが、第１切換スイッチ部にマルチプレクサを用いても構わない。図６では、実際に第１切換スイッチ部２４にマルチプレクサを用いた実施例を示す。アナログスイッチの代わりに、マルチプレクサを用いても、スタビリティ劣化を引き起こさない様に、定期的に信号の経路を切り替えられることが出来、同等の効果を得られることは明らかである。

更に第２切換スイッチ部はマルチプレクサを用いた実施例としたが、第２切換スイッチ部にアナログスイッチを用いても構わない。この実施例については、図面は省略する。

以上の様に本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれるものとする。

一般的なパイプライン型Ａ／Ｄ変換器を示す回路図である。 一般的なパイプライン型Ａ／Ｄ変換器のデジタル補正回路の構成を示す図である。 本発明の差動コンパレータを含むＡ／Ｄ変換器を示す回路図である。 本発明の差動コンパレータを示す回路図である。 本発明の差動コンパレータを制御する制御信号のタイミング図である。 本発明の差動コンパレータを示す回路図である。

符号の説明

１ アナログ入力
２ Ｓ／Ｈ
３ Ａ／Ｄ変換器
４ Ｄ／Ａ変換器
５ 減算器
６ 残差増幅器
７ デジタル補正回路
８ デジタル出力
９ Ｖｉｎ
１０ 比較器
１１ ２入力ＮＯＲ回路
１２ エンコーダ
１３ Ｄｏｕｔ
２０ 差動アンプ
２１ 第１切換スイッチ部
２２ スイッチ機能付き保持部
２３ 第２切換スイッチ部

Claims (3)

1. 差動アンプと、
   前記差動アンプからの差動出力信号のうち、一方の差動出力信号を第１及び第２アナログスイッチに印加し、他方の差動出力信号を第３及び第４アナログスイッチに印加し、前記第１アナログスイッチと前記第３アナログスイッチとが第１出力端子に接続され、前記第２アナログスイッチと前記第４アナログスイッチとが第２出力端子に接続される第１スイッチ部と、
   前記第１出力端子からの出力信号を保持する第１保持回路と前記第２出力端子からの出力信号を保持する第２保持回路とスイッチとを有すると共に、前記第１及び第２保持回路は前記スイッチのオンオフに応じて、データの更新と保持を切り替える保持部と、
   前記第１及び第２保持回路からの出力信号を２つに分け、分けた２つの信号のうち、一方の信号同士を組み合わせて第１マルチプレクサに接続し、他方の信号同士を組み合わせて第２マルチプレクサに接続し、前記第１マルチプレクサから出力される第１選択出力端子と、前記第２マルチプレクサから出力される第２選択出力端子とを有する第２スイッチ部と、を備え、
   前記差動出力信号は、前記第１乃至第４アナログスイッチ及び前記第１乃至第２マルチプレクサが相補的に切り替わることで、前記第１保持回路と前記第２保持回路で切り替わり保持され、常に同じ前記第１及び第２選択出力端子から出力されることを特徴とする差動コンパレータ。
2. 差動アンプと、
   前記差動アンプからの差動出力信号を２つに分け、分けた２つの信号のうち、一方の信号同士を組み合わせて第１マルチプレクサに接続し、他方の信号同士を組み合わせて第２マルチプレクサに接続し、前記第１マルチプレクサから出力される第１選択出力端子と、前記第２マルチプレクサから出力される第２選択出力端子とを有する第１スイッチ部と、
   前記第１出力端子からの出力信号を保持する第１保持回路と前記第２出力端子からの出力信号を保持する第２保持回路とスイッチとを有すると共に、前記第１及び第２保持回路は前記スイッチのオンオフに応じて、データの更新と保持を切り替える保持部と、
   前記第１及び第２保持回路からの出力信号を２つに分け、分けた２つの信号のうち、一方の信号同士を組み合わせて第３マルチプレクサに接続し、他方の信号同士を組み合わせて第４マルチプレクサに接続し、前記第３マルチプレクサから出力される第３選択出力端子と、前記第４マルチプレクサから出力される第４選択出力端子とを有する第２スイッチ部と、を備え、
   前記差動出力信号は、前記第１乃至第４マルチプレクサが相補的に切り替わることで、前記第１保持回路と前記第２保持回路で切り替わり保持され、常に同じ前記第３及び第４選択出力端子から出力されることを特徴とする差動コンパレータ。
3. 請求項１又は２記載の差動コンパレータを備えたことを特長とするパイプライン型Ａ／Ｄ変換器。

Images