JP2814963B2 - Ａｄ変換器 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0827—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of electromagnetic or electrostatic field noise, e.g. preventing crosstalk by shielding or optical isolation
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- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
Description
【０００１】
【発明の属する技術分野】本発明はＡＤ変換器に関し、
特に基準電圧とアナログ入力電圧とをコンパレータによ
り比較した出力に基づいてデジタル出力を得る高速かつ
高精度なＡＤ変換器に関する。
特に基準電圧とアナログ入力電圧とをコンパレータによ
り比較した出力に基づいてデジタル出力を得る高速かつ
高精度なＡＤ変換器に関する。
【０００２】
【従来の技術】従来のこの種のＡＤ変換器は、図４に示
すように、リファレンス電圧Ｖｒｅｆを抵抗素子Ｒ０〜
Ｒ３で分圧し基準電圧Ｖｒ０〜Ｖｒ２を出力する基準電
圧発生回路１と、基準電圧Ｖｒ０〜Ｖｒ２とアナログ入
力ＡＩＮ電圧を比較するためのコンパレータＣ０〜Ｃ２
と、コンパレータＣ０〜Ｃ２の出力Ｃｏ０〜Ｃｏ２をエ
ンコードしてディジタル出力Ｄｏ０〜Ｄｏ１とするため
のエンコーダ２を備えている。また、各コンパレータＣ
０〜Ｃ２の電源及び接地（ＧＮＤ）は共通配線で供給さ
れている。
すように、リファレンス電圧Ｖｒｅｆを抵抗素子Ｒ０〜
Ｒ３で分圧し基準電圧Ｖｒ０〜Ｖｒ２を出力する基準電
圧発生回路１と、基準電圧Ｖｒ０〜Ｖｒ２とアナログ入
力ＡＩＮ電圧を比較するためのコンパレータＣ０〜Ｃ２
と、コンパレータＣ０〜Ｃ２の出力Ｃｏ０〜Ｃｏ２をエ
ンコードしてディジタル出力Ｄｏ０〜Ｄｏ１とするため
のエンコーダ２を備えている。また、各コンパレータＣ
０〜Ｃ２の電源及び接地（ＧＮＤ）は共通配線で供給さ
れている。
【０００３】前記コンパレータＣ０〜Ｃ２は、例えば図
６（ａ）に示すように、電源Ｖと接地Ｇ間に直列接続さ
れたＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１）とＮチャネル
型ＭＯＳ−ＦＥＴ（Ｎ１）及び、Ｐチャネル型ＭＯＳ−
ＦＥＴ（Ｐ２）とＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ２）
で構成されたインバータＩＮＶ１，ＩＮＶ２と、φ１で
制御されＰ１とＮ１で構成されたインバータＩＮＶ１の
入力Ａと出力Ｂ間に接続されたトランスファゲートＳ１
と、一端が前記入力Ａに接続された容量Ｃを備える。こ
の容量Ｃの他端は、φ１で制御されるトランスファゲー
トＳ２を介してアナログ入力ＡＩＮが入力され、かつφ
２で制御されるトランスファゲートＳ３を介して基準電
圧Ｖｒに接続される。そして、インバータＩＮＶ２の出
力からコンパレータの出力Ｃｏが取り出されている。
６（ａ）に示すように、電源Ｖと接地Ｇ間に直列接続さ
れたＰチャネル型ＭＯＳ−ＦＥＴ（Ｐ１）とＮチャネル
型ＭＯＳ−ＦＥＴ（Ｎ１）及び、Ｐチャネル型ＭＯＳ−
ＦＥＴ（Ｐ２）とＮチャネル型ＭＯＳ−ＦＥＴ（Ｎ２）
で構成されたインバータＩＮＶ１，ＩＮＶ２と、φ１で
制御されＰ１とＮ１で構成されたインバータＩＮＶ１の
入力Ａと出力Ｂ間に接続されたトランスファゲートＳ１
と、一端が前記入力Ａに接続された容量Ｃを備える。こ
の容量Ｃの他端は、φ１で制御されるトランスファゲー
トＳ２を介してアナログ入力ＡＩＮが入力され、かつφ
２で制御されるトランスファゲートＳ３を介して基準電
圧Ｖｒに接続される。そして、インバータＩＮＶ２の出
力からコンパレータの出力Ｃｏが取り出されている。
【０００４】このコンパレータＣ０〜Ｃ２では、図６
（ｂ）にタイミング図を示すように、まず、サンプリン
グ期間φ１がハイとなってトランスファゲートＳ１とＳ
２がオンし、インバータＩＮＶ１の入力Ａと出力Ｂがシ
ョートされるため、ＡとＢがインバータの論理しきい値
電圧Ｖｔｈにバイアスされ、さらに出力ＣｏもＶｔｈに
バイアスされると共に、容量Ｃの他端にアナログ入力Ａ
ＩＮが印加され、容量Ｃには（アナログ入力ＡINの電圧
−Ｖｔｈ）×（容量Ｃの容量値）の電荷が蓄えられ、サ
ンプリングが終了しφ１がローになると同時にこの電荷
が保存される。
（ｂ）にタイミング図を示すように、まず、サンプリン
グ期間φ１がハイとなってトランスファゲートＳ１とＳ
２がオンし、インバータＩＮＶ１の入力Ａと出力Ｂがシ
ョートされるため、ＡとＢがインバータの論理しきい値
電圧Ｖｔｈにバイアスされ、さらに出力ＣｏもＶｔｈに
バイアスされると共に、容量Ｃの他端にアナログ入力Ａ
ＩＮが印加され、容量Ｃには（アナログ入力ＡINの電圧
−Ｖｔｈ）×（容量Ｃの容量値）の電荷が蓄えられ、サ
ンプリングが終了しφ１がローになると同時にこの電荷
が保存される。
【０００５】続いて、φ２がハイとなって比較期間にな
ると、容量Ｃの他端には基準電圧Ｖｒが印加された場
合、容量Ｃに上述した電荷が保存されているので（アナ
ログ入力ＡＩＮの電圧）＜Ｖｒであれば、図６（ｂ）に
実線で示したようにＡがＶｔｈよりも高電位となるため
Ｂは反転増幅されてＶｔｈよりも低くなり出力Ｃｏから
はハイが出力され、一方（アナログ入力ＡＩＮの電圧）
＞Ｖｒであれば破線で示したようにＡがＶｔｈよりも低
電位となるためＢは反転増幅されてＶｔｈよりも高くな
り出力Ｃｏからはローが出力される。
ると、容量Ｃの他端には基準電圧Ｖｒが印加された場
合、容量Ｃに上述した電荷が保存されているので（アナ
ログ入力ＡＩＮの電圧）＜Ｖｒであれば、図６（ｂ）に
実線で示したようにＡがＶｔｈよりも高電位となるため
Ｂは反転増幅されてＶｔｈよりも低くなり出力Ｃｏから
はハイが出力され、一方（アナログ入力ＡＩＮの電圧）
＞Ｖｒであれば破線で示したようにＡがＶｔｈよりも低
電位となるためＢは反転増幅されてＶｔｈよりも高くな
り出力Ｃｏからはローが出力される。
【０００６】また、エンコーダ２は、例えば図７（ａ）
に示したようにコンパレータ出力Ｃｏ１とＣｏ２を入力
信号とするＥＸＮＯＲと、コンパレータ出力Ｃｏ０とＥ
ＸＮＯＲの出力を入力信号とするＡＮＤ０と、コンパレ
ータ出力Ｃｏ０とＣｏ１を入力信号とするＡＮＤ１で構
成され、図７（ｂ）には、ＡＤ変換器のエンコーダとし
て機能する場合の入力と出力の状態を真理値表として示
してある。
に示したようにコンパレータ出力Ｃｏ１とＣｏ２を入力
信号とするＥＸＮＯＲと、コンパレータ出力Ｃｏ０とＥ
ＸＮＯＲの出力を入力信号とするＡＮＤ０と、コンパレ
ータ出力Ｃｏ０とＣｏ１を入力信号とするＡＮＤ１で構
成され、図７（ｂ）には、ＡＤ変換器のエンコーダとし
て機能する場合の入力と出力の状態を真理値表として示
してある。
【０００７】このような構成において、図４に示した従
来のＡＤ変換器の動作を図５のタイミング図により説明
する。アナログ入力ＡＩＮがＧＮＤ≦ＡＩＮ＜Ｖｒ０で
あればコンパレータ出力はＣｏ０＝Ｃｏ１＝Ｃｏ２＝０
となり、図７（ｂ）からもわかるようにディジタル出力
はＤｏ０＝０、Ｄｏ１＝０となる。同様にＶｒ０＜ＡＩ
Ｎ＜Ｖｒ１ではＣｏ０＝１，Ｃｏ１＝Ｃｏ２＝０でＤｏ
０＝１，Ｄｏ１＝０となり、Ｖｒ１＜ＡＩＮ＜Ｖｒ２で
はＣＯ０＝ＣＯ１＝１，ＣＯ２＝０でＤＯ０＝０，ＤＯ
１＝１となり、Ｖｒ２＜ＡＩＮ≦ＶｒｅｆではＣＯ０＝
ＣＯ１＝ＣＯ２＝１でＤＯ０＝１，ＤＯ１＝１となって
アナログ入力ＡＩＮが２ビットのディジタル値に変換さ
れる。
来のＡＤ変換器の動作を図５のタイミング図により説明
する。アナログ入力ＡＩＮがＧＮＤ≦ＡＩＮ＜Ｖｒ０で
あればコンパレータ出力はＣｏ０＝Ｃｏ１＝Ｃｏ２＝０
となり、図７（ｂ）からもわかるようにディジタル出力
はＤｏ０＝０、Ｄｏ１＝０となる。同様にＶｒ０＜ＡＩ
Ｎ＜Ｖｒ１ではＣｏ０＝１，Ｃｏ１＝Ｃｏ２＝０でＤｏ
０＝１，Ｄｏ１＝０となり、Ｖｒ１＜ＡＩＮ＜Ｖｒ２で
はＣＯ０＝ＣＯ１＝１，ＣＯ２＝０でＤＯ０＝０，ＤＯ
１＝１となり、Ｖｒ２＜ＡＩＮ≦ＶｒｅｆではＣＯ０＝
ＣＯ１＝ＣＯ２＝１でＤＯ０＝１，ＤＯ１＝１となって
アナログ入力ＡＩＮが２ビットのディジタル値に変換さ
れる。
【０００８】
【発明が解決しようとする課題】このようなＡＤ変換器
において、コンパレータＣ０〜Ｃ２を図６に示したコン
パレータで構成されている場合、前記したようにサンプ
リング期間から比較期間に移行しインバータの入力Ａ及
びＢがＶｔｈからロー側若しくはハイ側に変動した場
合、各インバータＩＮＶ１，ＩＮＶ２における入力ＶＩ
Ｎに対する出力電圧ＶＯＵＴ及び貫通電流ＩＤＤ性特性
は図８に示す通りであり、インバータを貫通して電源Ｖ
からＧＮＤＧに流れる電流ＩＤＤが急激に減少し、電源
やＧＮＤにノイズを誘起する。
において、コンパレータＣ０〜Ｃ２を図６に示したコン
パレータで構成されている場合、前記したようにサンプ
リング期間から比較期間に移行しインバータの入力Ａ及
びＢがＶｔｈからロー側若しくはハイ側に変動した場
合、各インバータＩＮＶ１，ＩＮＶ２における入力ＶＩ
Ｎに対する出力電圧ＶＯＵＴ及び貫通電流ＩＤＤ性特性
は図８に示す通りであり、インバータを貫通して電源Ｖ
からＧＮＤＧに流れる電流ＩＤＤが急激に減少し、電源
やＧＮＤにノイズを誘起する。
【０００９】同図から分かるように、特に入力がＶｔｈ
近傍にバイアスされたインバータ、すなわち比較すべき
入力電圧の差が非常に小さいコンパレータでは、わずか
のゆらぎで出力電圧ＶＯＵＴが大きく変動すると共に、
貫通電流ＩＤＤも急激に変動するため、ノイズの影響を
受けやすく、しかも貫通電流ＩＤＤの急激な変動による
電源／接地のノイズが発生しやすい非常に不安定な状態
となる。
近傍にバイアスされたインバータ、すなわち比較すべき
入力電圧の差が非常に小さいコンパレータでは、わずか
のゆらぎで出力電圧ＶＯＵＴが大きく変動すると共に、
貫通電流ＩＤＤも急激に変動するため、ノイズの影響を
受けやすく、しかも貫通電流ＩＤＤの急激な変動による
電源／接地のノイズが発生しやすい非常に不安定な状態
となる。
【００１０】したがって、図４に示した従来のＡＤ変換
器では、アナログ入力ＡＩＮがＶｒ１とＶｒ２の間に存
在する期間、コンパレータＣ０〜Ｃ２の出力がＣｏ０＝
Ｃｏ１＝１，Ｃｏ２＝０となり、ディジタル出力がＤｏ
０＝０，Ｄｏ１＝１であるべきであるが、Ｖｒ１及びＶ
ｒ２がそれぞれ入力されるコンパレータＣ１とＣ２にお
けるた比較すべき入力電圧の差が非常に小さいために、
ノイズの影響を受けやすく、しかもノイズを発生しやす
い状態となる。
器では、アナログ入力ＡＩＮがＶｒ１とＶｒ２の間に存
在する期間、コンパレータＣ０〜Ｃ２の出力がＣｏ０＝
Ｃｏ１＝１，Ｃｏ２＝０となり、ディジタル出力がＤｏ
０＝０，Ｄｏ１＝１であるべきであるが、Ｖｒ１及びＶ
ｒ２がそれぞれ入力されるコンパレータＣ１とＣ２にお
けるた比較すべき入力電圧の差が非常に小さいために、
ノイズの影響を受けやすく、しかもノイズを発生しやす
い状態となる。
【００１１】これに加えて、コンパレータＣ０〜Ｃ２の
電源／接地が共通配線で接続されているため、この電源
／接地の共通配線に乗ったノイズを介してコンパレータ
Ｃ１とＣ２が相互干渉し、図５に破線で示したようにＣ
ｏ１＝０，Ｃｏ２＝１という誤った信号をコンパレータ
Ｃ１とＣ２が出力してしまう。このため、図７（ｃ）に
示すように、エンコーダ２からはＤｏ０＝０，Ｄｏ１＝
０という誤ったディジタル出力が出力される。この場
合、ＭＳＢであるＤｏ１が誤っているため非常に大きな
誤差となってしまい、高精度なＡＤ変換器が構成できな
いという問題点があった。本発明の目的は、このような
比較すべき入力電圧の差が非常に小さいコンパレータの
相互干渉を防止し、ＡＤ変換の誤出力を防止した高精度
のＡＤ変換器を提供することにある。
電源／接地が共通配線で接続されているため、この電源
／接地の共通配線に乗ったノイズを介してコンパレータ
Ｃ１とＣ２が相互干渉し、図５に破線で示したようにＣ
ｏ１＝０，Ｃｏ２＝１という誤った信号をコンパレータ
Ｃ１とＣ２が出力してしまう。このため、図７（ｃ）に
示すように、エンコーダ２からはＤｏ０＝０，Ｄｏ１＝
０という誤ったディジタル出力が出力される。この場
合、ＭＳＢであるＤｏ１が誤っているため非常に大きな
誤差となってしまい、高精度なＡＤ変換器が構成できな
いという問題点があった。本発明の目的は、このような
比較すべき入力電圧の差が非常に小さいコンパレータの
相互干渉を防止し、ＡＤ変換の誤出力を防止した高精度
のＡＤ変換器を提供することにある。
【００１２】
【課題を解決するための手段】本発明のＡＤ変換器は、
複数のコンパレータにおいてそれぞれ異なる基準電圧に
基づいてアナログ入力電圧を比較し、その比較結果から
ディジタル値を出力する構成において、複数のコンパレ
ータのうち少なくとも電位差が最も小さい基準電圧が入
力されるコンパレータの電源配線を他のコンパレータの
電源配線と分離することを特徴とする。
複数のコンパレータにおいてそれぞれ異なる基準電圧に
基づいてアナログ入力電圧を比較し、その比較結果から
ディジタル値を出力する構成において、複数のコンパレ
ータのうち少なくとも電位差が最も小さい基準電圧が入
力されるコンパレータの電源配線を他のコンパレータの
電源配線と分離することを特徴とする。
【００１３】例えば、複数個のコンパレータの電源配線
が全て分離される。或いは、複数個のコンパレータは少
なくとも２組以上の電源配線に選択的に接続され、かつ
電位差が小さい基準電圧が入力されるコンパレータでは
異なる電源配線に接続される。
が全て分離される。或いは、複数個のコンパレータは少
なくとも２組以上の電源配線に選択的に接続され、かつ
電位差が小さい基準電圧が入力されるコンパレータでは
異なる電源配線に接続される。
【００１４】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明を２ビット精度のフラ
ッシュ型ＡＤ変換器に適用した第１の実施形態を示す回
路図であり、リファレンス電圧Ｖｒｅｆを抵抗素子Ｒ０
〜Ｒ３で分圧し基準電圧Ｖｒ０〜Ｖｒ２を出力する基準
電圧発生回路１と、基準電圧Ｖｒ０〜Ｖｒ２とアナログ
入力ＡＩＮ電圧を比較するためのコンパレータＣ０〜Ｃ
２と、コンパレータＣ０〜Ｃ２の各出力Ｃｏ０〜Ｃｏ２
をエンコードしてディジタル出力Ｄｏ０，Ｄｏ１とする
ためのエンコーダ２を備えている。そして、前記コンパ
レータＣ０〜Ｃ２の電源Ｖ０〜Ｖ２と、接地（ＧＮＤ）
Ｇ０〜Ｇ２はそれぞれ分離された配線により接続されて
いる。
参照して説明する。図１は本発明を２ビット精度のフラ
ッシュ型ＡＤ変換器に適用した第１の実施形態を示す回
路図であり、リファレンス電圧Ｖｒｅｆを抵抗素子Ｒ０
〜Ｒ３で分圧し基準電圧Ｖｒ０〜Ｖｒ２を出力する基準
電圧発生回路１と、基準電圧Ｖｒ０〜Ｖｒ２とアナログ
入力ＡＩＮ電圧を比較するためのコンパレータＣ０〜Ｃ
２と、コンパレータＣ０〜Ｃ２の各出力Ｃｏ０〜Ｃｏ２
をエンコードしてディジタル出力Ｄｏ０，Ｄｏ１とする
ためのエンコーダ２を備えている。そして、前記コンパ
レータＣ０〜Ｃ２の電源Ｖ０〜Ｖ２と、接地（ＧＮＤ）
Ｇ０〜Ｇ２はそれぞれ分離された配線により接続されて
いる。
【００１５】ここで、各コンパレータＣ１〜Ｃ２の構成
と、エンコーダ２の構成に関しては、図６，図７及び図
８に示したこれまでの構成と同じであるため、同一符号
を付してここでの詳細な説明は省略する。
と、エンコーダ２の構成に関しては、図６，図７及び図
８に示したこれまでの構成と同じであるため、同一符号
を付してここでの詳細な説明は省略する。
【００１６】以上のＡＤ変換器の動作を、図２を参照し
て説明する。アナログ入力ＡＩＮがＧＮＤ≦ＡＩＮ＜Ｖ
ｒ０であればコンパレータ出力はＣｏ０＝Ｃｏ１＝Ｃｏ
２＝０となり、図７（ｂ）からもわかるようにディジタ
ル出力はＤｏ０＝０，Ｄｏ１＝０となる。同様に、Ｖｒ
０＜ＡＩＮ＜Ｖｒ１ではＣｏ０＝１，Ｃｏ１＝Ｃｏ２＝
０でＤｏ０＝１，Ｄｏ１＝０となる。また、Ｖｒ１＜Ａ
ＩＮ＜Ｖｒ２ではＣｏ０＝Ｃｏ１＝１，Ｃｏ２＝０でＤ
ｏ０＝０，Ｄｏ１＝１となる。Ｖｒ２＜ＡＩＮ≦Ｖｒｅ
ｆではＣｏ０＝Ｃｏ１＝Ｃｏ２＝１でＤｏ０＝１，Ｄｏ
１＝１となり、アナログ入力ＡＩＮが２ビットのディジ
タル値に変換される。
て説明する。アナログ入力ＡＩＮがＧＮＤ≦ＡＩＮ＜Ｖ
ｒ０であればコンパレータ出力はＣｏ０＝Ｃｏ１＝Ｃｏ
２＝０となり、図７（ｂ）からもわかるようにディジタ
ル出力はＤｏ０＝０，Ｄｏ１＝０となる。同様に、Ｖｒ
０＜ＡＩＮ＜Ｖｒ１ではＣｏ０＝１，Ｃｏ１＝Ｃｏ２＝
０でＤｏ０＝１，Ｄｏ１＝０となる。また、Ｖｒ１＜Ａ
ＩＮ＜Ｖｒ２ではＣｏ０＝Ｃｏ１＝１，Ｃｏ２＝０でＤ
ｏ０＝０，Ｄｏ１＝１となる。Ｖｒ２＜ＡＩＮ≦Ｖｒｅ
ｆではＣｏ０＝Ｃｏ１＝Ｃｏ２＝１でＤｏ０＝１，Ｄｏ
１＝１となり、アナログ入力ＡＩＮが２ビットのディジ
タル値に変換される。
【００１７】ここで、例えばアナログ入力ＡＩＮがＶｒ
１とＶｒ２の間に存在する期間、前述したようにコンパ
レータＣ１とＣ２がノイズの影響を受け易く、しかもノ
イズを発生しやすい状態となっているが、コンパレータ
Ｃ０〜Ｃ２の電源Ｖ０〜Ｖ２及びＧＮＤＧ０〜Ｇ２が分
離されているため、電源／接地の各配線に乗ったノイズ
を介してコンパレータＣ１とＣ２が相互干渉されること
はない。したがって誤った信号をコンパレータＣ１，Ｃ
２が出力することもなく、誤ったディジタル出力が出力
されることもなく、高精度なＡＤ変換器が構成できる。
１とＶｒ２の間に存在する期間、前述したようにコンパ
レータＣ１とＣ２がノイズの影響を受け易く、しかもノ
イズを発生しやすい状態となっているが、コンパレータ
Ｃ０〜Ｃ２の電源Ｖ０〜Ｖ２及びＧＮＤＧ０〜Ｇ２が分
離されているため、電源／接地の各配線に乗ったノイズ
を介してコンパレータＣ１とＣ２が相互干渉されること
はない。したがって誤った信号をコンパレータＣ１，Ｃ
２が出力することもなく、誤ったディジタル出力が出力
されることもなく、高精度なＡＤ変換器が構成できる。
【００１８】図１に示した本発明の第１の実施形態は、
２ビット精度のフラッシュ型ＡＤ変換器の例であるが、
２ビット精度に限られず、又、フラッシュ型だけではな
く複数のコンパレータを有するセミフラッシュ型等の間
でも同様の効果が得られることは明らかであり、本実施
例に限られるものではない。
２ビット精度のフラッシュ型ＡＤ変換器の例であるが、
２ビット精度に限られず、又、フラッシュ型だけではな
く複数のコンパレータを有するセミフラッシュ型等の間
でも同様の効果が得られることは明らかであり、本実施
例に限られるものではない。
【００１９】また、図３は本発明の第２の実施形態のＡ
Ｄ変換器のコンパレータ部分の回路図である。ここで
は、基準電圧Ｖｒn-2 , Ｖｒn-1 ，Ｖｒn ，Ｖｒn+1 ，
Ｖｒn+2 と、アナログ入力ＡＩＮ電圧とをそれぞれ比較
するためのコンパレータＣn-2，Ｃn-1 ，Ｃn ，
Ｃn+1 ，Ｃn+2 を備えた回路として構成されており、こ
こで電位差が最も少ない基準電圧、すなわち隣接する基
準電圧Ｖｒn-2 とＶｒn-1 ，Ｖｒn-1 とＶｒn ，Ｖｒn
とＶｒn+1 ，Ｖｒn+1 とＶｒn+2 が入力される隣接する
コンパレータＣn-2 とＣn-1 ，Ｃn-1 とＣn ，Ｃn とＣ
n+1 ，Ｃn+1 とＣn+1 のの各電圧／接地の配線をそれぞ
れＶｏ０とＶｏ１及びＧｏ０とＧｏ１に分離して、すな
わちここでは１つ置きのコンパレータに交互に接続した
構成としている。
Ｄ変換器のコンパレータ部分の回路図である。ここで
は、基準電圧Ｖｒn-2 , Ｖｒn-1 ，Ｖｒn ，Ｖｒn+1 ，
Ｖｒn+2 と、アナログ入力ＡＩＮ電圧とをそれぞれ比較
するためのコンパレータＣn-2，Ｃn-1 ，Ｃn ，
Ｃn+1 ，Ｃn+2 を備えた回路として構成されており、こ
こで電位差が最も少ない基準電圧、すなわち隣接する基
準電圧Ｖｒn-2 とＶｒn-1 ，Ｖｒn-1 とＶｒn ，Ｖｒn
とＶｒn+1 ，Ｖｒn+1 とＶｒn+2 が入力される隣接する
コンパレータＣn-2 とＣn-1 ，Ｃn-1 とＣn ，Ｃn とＣ
n+1 ，Ｃn+1 とＣn+1 のの各電圧／接地の配線をそれぞ
れＶｏ０とＶｏ１及びＧｏ０とＧｏ１に分離して、すな
わちここでは１つ置きのコンパレータに交互に接続した
構成としている。
【００２０】なお、基準電圧発生回路及びエンコーダに
関しては、図１及び図７で説明した基準電圧発生回路及
びエンコーダと信号の数のみが異なり、その機能は同様
であるため、ここでの説明は省略する。
関しては、図１及び図７で説明した基準電圧発生回路及
びエンコーダと信号の数のみが異なり、その機能は同様
であるため、ここでの説明は省略する。
【００２１】この第２の実施形態では、電位差が最も小
さい基準電圧が入力されたノイズの影響を受けやすくし
かもノイズを発生しやすい不安定な状態となるコンパレ
ータの電源／接地の各配線がそれぞれＶｏ０とＶｏ１及
びＧｏ０とＧｏ１に分離されているため、前述したよう
に電源／接地の各配線に乗ったノイズを介して不安定な
コンパレータ同志が相互干渉して誤ったディジタル出力
が出力されることはない。すなわち、Ｖｒn-1 ＜ＡＩＮ
＜Ｖｒn である場合、｜ＡＩＮ−Ｖｒn-1 ｜と｜ＡＩＮ
−Ｖｒn ｜の電位差が小さく、したがってコンパレータ
Ｃn-1 とＣn が不安定な状態となっているが、コンパレ
ータＣn-1 とＣn の電源／接地の配線はそれぞれＶｏ０
とＶｏ１及びＧｏ０とＧｏ１に分離されているため、前
述したように不安定な状態のコンパレータＣn-1 とＣn
が相互干渉し誤ったディジタル出力を出力することはな
い。
さい基準電圧が入力されたノイズの影響を受けやすくし
かもノイズを発生しやすい不安定な状態となるコンパレ
ータの電源／接地の各配線がそれぞれＶｏ０とＶｏ１及
びＧｏ０とＧｏ１に分離されているため、前述したよう
に電源／接地の各配線に乗ったノイズを介して不安定な
コンパレータ同志が相互干渉して誤ったディジタル出力
が出力されることはない。すなわち、Ｖｒn-1 ＜ＡＩＮ
＜Ｖｒn である場合、｜ＡＩＮ−Ｖｒn-1 ｜と｜ＡＩＮ
−Ｖｒn ｜の電位差が小さく、したがってコンパレータ
Ｃn-1 とＣn が不安定な状態となっているが、コンパレ
ータＣn-1 とＣn の電源／接地の配線はそれぞれＶｏ０
とＶｏ１及びＧｏ０とＧｏ１に分離されているため、前
述したように不安定な状態のコンパレータＣn-1 とＣn
が相互干渉し誤ったディジタル出力を出力することはな
い。
【００２２】このとき、コンパレータＣn-1 の電流Ｖｏ
０／接地Ｇｏ０はコンパレータＣn+1 の電源／接地と、
コンパレータＣn の電源Ｖｏ１／接地Ｇｏ１はコンパレ
ータＣn-2 ，Ｃn+2 の電源／接地と共通配線で接続され
ているが、コンパレータＣn-1 とＣn 以外のコンパレー
タに入力されている入力電位差は大きく、この状態では
コンパレータを構成するインバータの入力のバイアス電
圧はＶｔｈとは大きく異なる値となっている。したがっ
て、図８から分かるように多少のノイズが存在しても出
力電圧ＶＯＵＴが変動することも、電源から接地に流れ
る貫通電流ＩＤＤが急激に変化することもなく非常に安
定な状態にある。このように、安定な状態にあるコンパ
レータＣn-2 ，Ｃn+1 ，Ｃn+1 の電源／接地が共通配線
Ｖｏ０若しくはＶｏ１とＧｏ０若しくはＧｏ１で接続さ
れていても不安定なコンパレータＣn-1 とＣn が発生し
たノイズで誤った出力を出すことはなく、またノイズを
発生させることもない。
０／接地Ｇｏ０はコンパレータＣn+1 の電源／接地と、
コンパレータＣn の電源Ｖｏ１／接地Ｇｏ１はコンパレ
ータＣn-2 ，Ｃn+2 の電源／接地と共通配線で接続され
ているが、コンパレータＣn-1 とＣn 以外のコンパレー
タに入力されている入力電位差は大きく、この状態では
コンパレータを構成するインバータの入力のバイアス電
圧はＶｔｈとは大きく異なる値となっている。したがっ
て、図８から分かるように多少のノイズが存在しても出
力電圧ＶＯＵＴが変動することも、電源から接地に流れ
る貫通電流ＩＤＤが急激に変化することもなく非常に安
定な状態にある。このように、安定な状態にあるコンパ
レータＣn-2 ，Ｃn+1 ，Ｃn+1 の電源／接地が共通配線
Ｖｏ０若しくはＶｏ１とＧｏ０若しくはＧｏ１で接続さ
れていても不安定なコンパレータＣn-1 とＣn が発生し
たノイズで誤った出力を出すことはなく、またノイズを
発生させることもない。
【００２３】このように、本発明の第２の実施形態で
は、電源／接地の配線に乗ったノイズを介してコンパレ
ータが相互干渉し、誤ったディジタル出力が出力される
こともなく高精度なＡＤ変換器が構成できるという効果
が得られるとともに、複数のコンパレータが２組の電源
／接地の配線にのみ接続されているのにすぎないため、
より小さい面積で構成できるという効果も有する
は、電源／接地の配線に乗ったノイズを介してコンパレ
ータが相互干渉し、誤ったディジタル出力が出力される
こともなく高精度なＡＤ変換器が構成できるという効果
が得られるとともに、複数のコンパレータが２組の電源
／接地の配線にのみ接続されているのにすぎないため、
より小さい面積で構成できるという効果も有する
【００２４】なお、本発明の第２の実施形態では、電位
差が最も小さい基準電圧が入力されたコンパレータの電
源／接地を２組の電源／接地配線によって分離してある
が、例えば電位差が最も小さい基準電圧が入力されたコ
ンパレータ及び２番目に電位差が小さい基準電圧が入力
されたコンパレータの電源／接地を４組の電源／接地配
線によって分離することによっても同様の効果が得られ
ることは明らかである。
差が最も小さい基準電圧が入力されたコンパレータの電
源／接地を２組の電源／接地配線によって分離してある
が、例えば電位差が最も小さい基準電圧が入力されたコ
ンパレータ及び２番目に電位差が小さい基準電圧が入力
されたコンパレータの電源／接地を４組の電源／接地配
線によって分離することによっても同様の効果が得られ
ることは明らかである。
【００２５】
【発明の効果】以上説明したように、コンパレータを複
数有するフラッシュ型若しくはセミフラッシュ型の高速
ＡＤ変換器において、少なくとも電位差が最も小さい基
準電圧が入力されたコンパレータの各電源配線を他のコ
ンパレータの電源配線から分離したので、これらのコン
パレータ間の相互干渉が抑制されて誤ったディジタル出
力を出力されることもなく、高速かつ高精度なＡＤ変換
器を構成することが可能となるという効果を有する。
数有するフラッシュ型若しくはセミフラッシュ型の高速
ＡＤ変換器において、少なくとも電位差が最も小さい基
準電圧が入力されたコンパレータの各電源配線を他のコ
ンパレータの電源配線から分離したので、これらのコン
パレータ間の相互干渉が抑制されて誤ったディジタル出
力を出力されることもなく、高速かつ高精度なＡＤ変換
器を構成することが可能となるという効果を有する。
【図１】本発明のＡＤ変換器の第１の実施形態の回路図
である。
である。
【図２】図１の回路の動作を説明するためのタイミング
図である。
図である。
【図３】本発明の第２の実施形態の要部の回路図であ
る。
る。
【図４】従来のＡＤ変換器の一例の回路図である。
【図５】図４の回路の動作を説明するためのタイミング
図である。
図である。
【図６】コンパレータの回路とその動作タイミングを示
す図である。
す図である。
【図７】エンコーダの回路図とその動作の真理値表であ
る。
る。
【図８】コンパレータを構成するインバータの入出力特
性と貫通電流特性を示す図である。
性と貫通電流特性を示す図である。
１ 基準電圧発生回路 ２ エンコーダ Ｃ０〜Ｃ２ コンパレータ Ｖｒ０〜Ｖｒ２ 基準電圧 Ｖ０〜Ｖ２ 電源 Ｇ０〜Ｇ２ 接地（ＧＮＤ） ＡＩＮ アナログ入力 Ｄｏ０，Ｄｏ１ ディジタル出力
Claims (5)
- 【請求項１】 複数の基準電圧を出力する基準電圧発生
回路と、前記基準電圧とアナログ入力電圧を比較して比
較結果を出力する複数のコンパレータと、前記複数のコ
ンパレータの出力をエンコードしてディジタル出力とす
るためのエンコーダを備えたＡＤ変換器において、前記
複数のコンパレータのうち、第１のコンパレータに入力
された第１の基準電圧と、第２のコンパレータに入力さ
れた第２の基準電圧との電位差が、その他のコンパレー
タに入力される基準電圧の電位差よりも小さい場合に、
前記第１のコンパレータに接続される電源配線と、前記
第２のコンパレータに接続される電源配線とを互いに分
離することを特徴とするＡＤ変換器。 - 【請求項２】 前記複数個のコンパレータの各電源配線
が全て分離される請求項１に記載のＡＤ変換器。 - 【請求項３】 前記複数個のコンパレータは、少なくと
も２組以上の電源配線に選択的に接続される請求項１に
記載のＡＤ変換器。 - 【請求項４】 ２組の電源配線を有し、前記複数のコン
パレータを入力される基準電圧の順序に配列したとき
に、１つ置きのコンパレータがそれぞれ同じ電源配線に
接続される請求項３に記載のＡＤ変換器。 - 【請求項５】 前記コンパレータは、内部にインバータ
を有する回路構成である請求項１ないし４のいずれかに
記載のＡＤ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7228568A JP2814963B2 (ja) | 1995-08-14 | 1995-08-14 | Ａｄ変換器 |
| DE69630511T DE69630511T2 (de) | 1995-08-14 | 1996-08-14 | Hochgeschwindigkeits- und Hochgenauigkeits-Analog-Digital-Wandler |
| EP96113102A EP0792023B1 (en) | 1995-08-14 | 1996-08-14 | High speed and high accuracy A/D converter |
| KR1019960033722A KR0181338B1 (ko) | 1995-08-14 | 1996-08-14 | 고속과 고정확도의 에이/디이 컨버터 |
| US08/696,601 US5736951A (en) | 1995-08-14 | 1996-08-14 | High speed and high accuracy A/D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7228568A JP2814963B2 (ja) | 1995-08-14 | 1995-08-14 | Ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0955661A JPH0955661A (ja) | 1997-02-25 |
| JP2814963B2 true JP2814963B2 (ja) | 1998-10-27 |
Family
ID=16878409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7228568A Expired - Fee Related JP2814963B2 (ja) | 1995-08-14 | 1995-08-14 | Ａｄ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5736951A (ja) |
| EP (1) | EP0792023B1 (ja) |
| JP (1) | JP2814963B2 (ja) |
| KR (1) | KR0181338B1 (ja) |
| DE (1) | DE69630511T2 (ja) |
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|---|---|---|---|---|
| JP3819986B2 (ja) * | 1997-02-24 | 2006-09-13 | 株式会社ルネサステクノロジ | アナログ／ディジタル変換器制御方法 |
| JP4178702B2 (ja) * | 1999-12-28 | 2008-11-12 | ソニー株式会社 | 差動増幅器、コンパレータ、及びａ／ｄコンバータ |
| US6788240B2 (en) * | 2002-05-15 | 2004-09-07 | Justin Reyneri | Single-chip massively parallel analog-to-digital conversion |
| JP2005269400A (ja) * | 2004-03-19 | 2005-09-29 | Sanyo Electric Co Ltd | 比較装置及び方法、その比較方法を利用可能なアナログデジタル変換装置、及びその比較方法に利用可能な判定装置 |
| JP4803729B2 (ja) * | 2006-03-14 | 2011-10-26 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP4639162B2 (ja) * | 2006-04-04 | 2011-02-23 | Ｏｋｉセミコンダクタ株式会社 | アナログ・ディジタル変換器 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01296822A (ja) * | 1988-05-25 | 1989-11-30 | Toshiba Corp | アナログ・デジタル変換器 |
| FR2638037B1 (fr) * | 1988-10-14 | 1994-04-08 | Thomson Hybrides Microondes | Convertisseur analogique-numerique parallele, a circuit de correction d'erreur |
| JPH04132252A (ja) * | 1990-09-21 | 1992-05-06 | Hitachi Ltd | 半導体集積回路装置 |
| JP2930440B2 (ja) * | 1991-04-15 | 1999-08-03 | 沖電気工業株式会社 | 半導体集積回路 |
-
1995
- 1995-08-14 JP JP7228568A patent/JP2814963B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-14 US US08/696,601 patent/US5736951A/en not_active Expired - Lifetime
- 1996-08-14 KR KR1019960033722A patent/KR0181338B1/ko not_active IP Right Cessation
- 1996-08-14 EP EP96113102A patent/EP0792023B1/en not_active Expired - Lifetime
- 1996-08-14 DE DE69630511T patent/DE69630511T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69630511T2 (de) | 2004-08-19 |
| DE69630511D1 (de) | 2003-12-04 |
| KR970013783A (ko) | 1997-03-29 |
| KR0181338B1 (ko) | 1999-04-01 |
| EP0792023A3 (en) | 1999-12-08 |
| EP0792023B1 (en) | 2003-10-29 |
| JPH0955661A (ja) | 1997-02-25 |
| EP0792023A2 (en) | 1997-08-27 |
| US5736951A (en) | 1998-04-07 |
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