JPH0730423A

JPH0730423A - アナログ−デジタル変換器

Info

Publication number: JPH0730423A
Application number: JP17188593A
Authority: JP
Inventors: Saburoku Tsukamoto; 三六塚本
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1993-07-12
Filing date: 1993-07-12
Publication date: 1995-01-31

Abstract

(57)【要約】【目的】本発明は回路規模の飛躍的な増大をともなうこ
となく、分解能を向上させ得るアナログ−デジタル変換
器を提供することを目的とする。【構成】基準電圧Ｖref を複数の抵抗Ｒで分圧して複数
の比較基準電圧Ｖr1〜Ｖrnが生成され、複数の比較基準
電圧Ｖr1〜Ｖrnとアナログ入力信号Ｖinとが複数のコン
パレータで比較される。各コンパレータは、アナログ入
力信号Ｖinと各比較基準電圧Ｖr1〜Ｖrnとの電位差を増
幅する増幅器８ａ，８ｂと、増幅器８ａ，８ｂの出力信
号をラッチしてアナログ入力信号Ｖinと比較基準電圧Ｖ
r1〜Ｖrnとの比較値として出力するラッチ回路１０，１
３と、隣り合う増幅器８ａ，８ｂの出力信号に基づいて
各比較基準電圧Ｖr1〜Ｖrnの電位差を複数に等分した比
較基準電圧とアナログ入力信号Ｖinとの比較値をラッチ
して出力するラッチ回路１１とから構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、アナログ信号をデジ
タル信号に変換するアナログ−デジタル変換器に関する
ものである。

【０００２】アナログ−デジタル変換器ではその分解能
及び動作速度を向上させることが望ましいが、分解能を
向上させるためには回路規模の大型化、あるいは消費電
力の増大を招き、これらを解決するために種々の回路が
提案されている。

【０００３】

【従来の技術】従来、高速型アナログ−デジタル変換器
の一種類として図８に示すようなものがある。このアナ
ログ−デジタル変換器は全並列型の一種類でフラッシュ
型と呼ばれ、基準電圧Ｖref を多数の抵抗で分圧して得
られた比較基準電圧Ｖr1〜Ｖrnと、アナログ入力信号Ｖ
inとを多数のコンパレータ１で比較する。

【０００４】そして、各コンパレー１の出力信号をラッ
チ回路２を介してエンコーダ３に出力し、そのエンコー
ダ３で２進信号に変換して出力ラッチ回路４からデジタ
ル２値信号Ｄ０〜Ｄ７を出力する。

【０００５】なお、前記コンパレータ１、ラッチ回路２
及び出力ラッチ回路４は、クロックドライバー回路５か
ら出力されるクロック信号ＣＬＫに基づいて同期して動
作する。

【０００６】

【発明が解決しようとする課題】このようなアナログ−
デジタル変換器では、その分解能を向上させるために
は、コンパレータ１と比較基準電圧Ｖr1〜Ｖrnの数を増
やす必要がある。

【０００７】すなわち、ｎビットのデジタル信号Ｄ０〜
Ｄｎを得るためには、２ⁿ−１個のコンパレータ１と、
同数の比較基準電圧Ｖr1〜Ｖrnが必要となる。そして、
例えば８ビットのＤ０〜Ｄ７を得るためには２⁸−１
個、すなわち２５５個のコンパレータ１と、同数の比較
基準電圧Ｖr1〜Ｖr255が必要となり、１０ビットのＤ０
〜Ｄ９を得るためには２¹⁰−１個、すなわち１０２３個
のコンパレータ１と、同数の比較基準電圧Ｖr1〜Ｖr102
3 が必要となる。

【０００８】従って、分解能を向上させようとすると、
コンパレータ１の数と比較基準電圧Ｖr1〜Ｖrnを生成す
るための抵抗の数が飛躍的に増大して、回路規模が増大
するという問題点がある。

【０００９】また、比較基準電圧Ｖr1〜Ｖrnの数を増大
させるためには、抵抗値を精度よく揃えた多数の抵抗で
基準電圧Ｖref を分圧する必要がある。ところが、抵抗
の数が増大するにつれて、各抵抗の抵抗値を精度よく揃
えることが困難となり、この結果比較基準電圧Ｖr1〜Ｖ
rnの精度を充分に確保することが困難となっている。

【００１０】さらに、比較基準電圧Ｖr1〜Ｖrnの数を増
大させると、各比較基準電圧の１ステップ毎の電位差は
コンパレータ１の分解能より小さくなる。従って、正確
なアナログ−デジタル変換ができなくなるという問題点
がある。

【００１１】また、分解能の向上にともなう回路規模の
飛躍的な増大を防止するために、直並列型アナログ−デ
ジタル変換器も提案されている。すなわち、直並列型ア
ナログ−デジタル変換器は、アナログ入力信号Ｖinをｎ
ビットのデジタル信号に変換するために、ｎ／２ビット
構成の並列型アナログ−デジタル変換器を２個使用す
る。

【００１２】そして、まず一方のアナログ−デジタル変
換器で上位ｎ／２ビットの粗判定を行い、次いで他方の
アナログ−デジタル変換器で下位ｎ／２ビットの密判定
を行って、ｎビットのデジタル信号を出力する。

【００１３】また、ｎ／２ビット構成の並列型アナログ
−デジタル変換器の回路規模は、ｎビット構成の並列型
アナログ−デジタル変換器の回路規模の約１／√２ⁿと
なる。従って、ｎビット構成の直並列型アナログ−デジ
タル変換器の回路規模は、同じくｎビット構成の並列型
アナログ−デジタル変換器の回路規模の約１／√２とな
る。

【００１４】このような構成により、直並列型アナログ
−デジタル変換器では、同一分解能を備えた並列型アナ
ログ−デジタル変換器に比して回路規模を縮小すること
ができるとともに、分解能を向上させた場合における回
路規模の増大の度合いも、並列型アナログ−デジタル変
換器に比して抑制することができる。

【００１５】しかし、分解能の向上にともなってコンパ
レータの数及び比較基準電圧を生成するための抵抗数の
増大にともなう不具合は依然として存在するという問題
点がある。

【００１６】この発明の目的は、回路規模の飛躍的な増
大をともなうことなく、分解能を向上させ得るアナログ
−デジタル変換器を提供することにある。

【００１７】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、基準電圧Ｖref を複数の抵抗Ｒで
分圧して複数の比較基準電圧Ｖr1〜Ｖrnが生成され、前
記複数の比較基準電圧Ｖr1〜Ｖrnとアナログ入力信号Ｖ
inとが複数のコンパレータで比較される。前記各コンパ
レータは、前記アナログ入力信号Ｖinと前記各比較基準
電圧Ｖr1〜Ｖrnとの電位差を増幅する増幅器８ａ，８ｂ
と、前記増幅器８ａ，８ｂの出力信号をラッチして前記
アナログ入力信号Ｖinと前記比較基準電圧Ｖr1〜Ｖrnと
の比較値として出力するラッチ回路１０，１３と、隣り
合う増幅器８ａ，８ｂの出力信号に基づいて前記各比較
基準電圧Ｖr1〜Ｖrnの電位差を複数に等分した比較基準
電圧と前記アナログ入力信号Ｖinとの比較値をラッチし
て出力するラッチ回路１１とから構成される。

【００１８】また、前記ラッチ回路１０，１１，１３は
それぞれカレントミラー回路で構成される。

【００１９】

【作用】アナログ入力信号Ｖinと比較基準電圧Ｖr1〜Ｖ
rnとの電位差が増幅器８ａ，８ｂから出力されると、ラ
ッチ回路１０，１３ではアナログ入力信号Ｖinと前記比
較基準電圧Ｖr1〜Ｖrnとの比較値を出力し、ラッチ回路
１１では隣り合う増幅器８ａ，８ｂに入力される比較基
準電圧Ｖr1〜Ｖrnの電位差を複数に等分した比較基準電
圧と、前記アナログ入力信号Ｖinとの電位差をラッチし
て出力する。

【００２０】

【実施例】図２は本発明を具体化した第一の実施例であ
り、全並列型アナログ−デジタル変換器を構成する多数
のコンパレータの一部を示し、比較基準電圧Ｖr1，Ｖr2
が入力されるコンパレータについて説明する。

【００２１】前記各コンパレータは増幅部６と、ラッチ
部７とから構成される。比較基準電圧Ｖr1が入力される
コンパレータでは、アナログ入力信号Ｖinが増幅部６を
構成するスイッチ回路Ｓ１を介して容量Ｃ１の一方の端
子に接続される。前記容量Ｃ１の他方の端子から、増幅
部６を構成する増幅器８ａのプラス側入力端子に入力信
号Ｉが入力される。

【００２２】前記比較基準電圧Ｖr1はスイッチ回路Ｓ２
を介して前記容量Ｃ１の一方の端子に接続される。ま
た、前記比較基準電圧Ｖr1は並列に接続されたスイッチ
回路Ｓ３，Ｓ４を介して容量Ｃ２の一方の端子に接続さ
れ、同容量Ｃ２の他方の端子から前記増幅器８ａのマイ
ナス側入力端子に基準信号Ｒが入力される。

【００２３】前記増幅器８ａのプラス側入力端子はスイ
ッチ回路Ｓ５を介して同増幅器８ａの一方の出力端子に
接続され、マイナス側入力端子はスイッチ回路Ｓ６を介
して他方の出力端子に接続されている。そして、増幅器
８ａの一方の出力端子から出力信号ＯＵＴ１が出力さ
れ、他方の出力端子から出力信号ＯＵＴ１バーが出力さ
れる。

【００２４】前記スイッチ回路Ｓ１，Ｓ３，Ｓ５，Ｓ６
は制御信号φ１で制御され、同制御信号φ１がＨレベル
となると、各スイッチ回路Ｓ１，Ｓ３，Ｓ５，Ｓ６が閉
路される。また、前記スイッチ回路Ｓ２，Ｓ４は制御信
号φ２で制御され、同制御信号φ２がＨレベルとなる
と、各スイッチ回路Ｓ２，Ｓ４，Ｓ６が閉路される。

【００２５】前記増幅器８ａの具体的構成を図３に従っ
て説明すると、入力信号ＩはＮチャネルＭＯＳトランジ
スタＴr1のゲートに入力され、基準信号ＲはＮチャネル
ＭＯＳトランジスタＴr2のゲートに入力されている。

【００２６】前記トランジスタＴr1，Ｔr2のソースは電
流源９を介して電源Ｖssに接続されている。前記トラン
ジスタＴr1のドレインはＰチャネルＭＯＳトランジスタ
Ｔr3のドレイン及びゲートに接続され、同トランジスタ
Ｔr3のソースには電源Ｖccが供給されている。そして、
前記トランジスタＴr1，Ｔr3のドレインから出力信号Ｏ
ＵＴ１が出力される。

【００２７】前記トランジスタＴr2のドレインはＰチャ
ネルＭＯＳトランジスタＴr4のドレイン及びゲートに接
続され、同トランジスタＴr4のソースには電源Ｖccが供
給されている。そして、前記トランジスタＴr2，Ｔr4の
ドレインから出力信号ＯＵＴ１バーが出力される。

【００２８】このような増幅器８ａでは、その利得をＧ
とすれば、出力信号ＯＵＴ１はＧ（Ｉ−Ｒ）となり、出
力信号ＯＵＴ１バーはＧ（Ｉ−Ｒ）バーとなる。前記増
幅器８ａの出力信号ＯＵＴ１，ＯＵＴ１バーは第一のラ
ッチ回路１０と、第二のラッチ回路１１とに入力され
る。そして、第一のラッチ回路１０から出力信号Ｄ１，
Ｄ１バーが出力される。

【００２９】前記第一のラッチ回路１０は図４に示すカ
レントミラー回路で構成される。すなわち、前記入力信
号ＯＵＴ１はＰチャネルＭＯＳトランジスタＴr5のゲー
トに入力され、前記入力信号ＯＵＴ１バーはＰチャネル
ＭＯＳトランジスタＴr7のゲートに入力されている。

【００３０】前記トランジスタＴr5には同トランジスタ
Ｔr5と同サイズのＰチャネルＭＯＳトランジスタＴr6が
並列に接続され、両トランジスタＴr5，Ｔr6のソースは
電源Ｖccに接続される。

【００３１】前記トランジスタＴr7には同トランジスタ
Ｔr7と同サイズのＰチャネルＭＯＳトランジスタＴr8が
並列に接続され、両トランジスタＴr7，Ｔr8のソースは
電源Ｖccに接続される。

【００３２】前記トランジスタＴr5，Ｔr6のドレインは
ＮチャネルＭＯＳトランジスタＴr9のドレインに接続さ
れ、前記トランジスタＴr7，Ｔr8のドレインはＮチャネ
ルＭＯＳトランジスタＴr10 のドレインに接続されてい
る。

【００３３】前記トランジスタＴr9，Ｔr10 のソースは
インバータ回路１２ａの出力端子に接続され、同インバ
ータ回路１２ａには活性化信号φＳが入力される。前記
トランジスタＴr6，Ｔr9のゲートは前記トランジスタＴ
r7，Ｔr8，Ｔr10のドレインに接続され、前記トランジ
スタＴr8，Ｔr10 のゲートは前記トランジスタＴr5，Ｔ
r6，Ｔr9のドレインに接続されている。

【００３４】そして、前記トランジスタＴr5，Ｔr6，Ｔ
r9のドレインから出力信号Ｄ１が出力され、前記トラン
ジスタＴr7，Ｔr8，Ｔr10 のドレインから出力信号Ｄ１
バーが出力される。

【００３５】このように構成されたラッチ回路１０は、
Ｈレベルの活性化信号φＳがインバータ回路１２ａに入
力されると活性化され、入力信号ＯＵＴ１，ＯＵＴ１バ
ーに基づいて出力信号Ｄ１，Ｄ１バーを出力する。

【００３６】前記比較基準電圧Ｖr2が入力されるコンパ
レータも同様な増幅部６とラッチ部７とで構成される。
すなわち、増幅部６はスイッチ回路Ｓ１〜Ｓ６と、容量
Ｃ３，Ｃ４と、増幅器８ｂとから構成され、ラッチ部７
は前記第二のラッチ回路１１と、前記第一のラッチ回路
１０と同様な構成の第三のラッチ回路１３とから構成さ
れる。

【００３７】そして、増幅器８ｂから出力される出力信
号ＯＵＴ２，ＯＵＴ２バーが前記第三のラッチ回路１３
と、前記第二のラッチ回路１１に出力される。前記第二
のラッチ回路１１から出力信号Ｄ２，Ｄ２バーが出力さ
れ、前記第三のラッチ回路１３から出力信号Ｄ３，Ｄ３
バーが出力される。

【００３８】前記第二のラッチ回路１１は図５に示すカ
レントミラー回路で構成される。この第二のラッチ回路
１１のトランジスタＴr11 〜Ｔr16 及びインバータ回路
１２ｂは前記第一のラッチ回路１０と同様に構成されて
いる。

【００３９】前記トランジスタＴr11 ，Ｔr12 には同ト
ランジスタＴr11 ，Ｔr12 と同サイズのＰチャネルＭＯ
ＳトランジスタＴr17 が並列に接続され、前記トランジ
スタＴr13 ，Ｔr14 には同トランジスタＴr13 ，Ｔr14
と同サイズのＰチャネルＭＯＳトランジスタＴr18 が並
列に接続されている。

【００４０】そして、前記トランジスタＴr11 ，Ｔr13
のゲートに前記増幅器８ａの出力信号ＯＵＴ１，ＯＵＴ
１バーが入力され、前記トランジスタＴr17 ，Ｔr18 の
ゲートに前記増幅器８ｂの出力信号ＯＵＴ２，ＯＵＴ２
バーが入力されている。

【００４１】このように構成されたラッチ回路１１は、
Ｈレベルの活性化信号φＳに基づいて活性化され、出力
信号Ｄ２，Ｄ２バーを出力する。なお、他の比較基準電
圧Ｖr3〜Ｖrnが入力されるコンパレータも同様に構成さ
れる。

【００４２】次に、上記のように構成されたコンパレー
タの動作を図６に従って説明する。さて、活性化信号φ
ＳがＨレベルとなって各ラッチ回路１０，１１，１３が
活性化され、制御信号φ２がＬレベルに維持されている
状態で、まず制御信号φ１がＨレベルとなる。

【００４３】すると、スイッチ回路Ｓ５，Ｓ６が閉路さ
れて増幅器８ａ，８ｂの入出力端子が短絡され、増幅器
８ａ，８ｂの入出力端子レベルは同増幅器８ａ，８ｂの
しきい値にリセットされる。

【００４４】また、スイッチ回路Ｓ１，Ｓ３が閉路され
て、容量Ｃ１には増幅器８ａのしきい値とアナログ入力
信号Ｖinとの電位差分の電荷が充電され、容量Ｃ２には
増幅器８ａのしきい値と比較基準電圧Ｖr1との電位差分
の電荷が充電される。

【００４５】また、容量Ｃ３には増幅器８ｂのしきい値
とアナログ入力信号Ｖinとの電位差分の電荷が充電さ
れ、容量Ｃ４には増幅器８ｂのしきい値と比較基準電圧
Ｖr2との電位差分の電荷が充電される。

【００４６】次いで、活性化信号φＳがＬレベルとなっ
て各ラッチ回路１０，１１，１３が不活性化され、制御
信号φ１がＬレベルとなった後に、制御信号φ２がＨレ
ベルとなる。すると、スイッチ回路Ｓ１，Ｓ３，Ｓ５，
Ｓ６が開路された後、スイッチ回路Ｓ２，Ｓ４が閉路さ
れる。

【００４７】すると、容量Ｃ２には引き続いて比較基準
電圧Ｖr1が供給され、容量Ｃ４には引き続いて比較基準
電圧Ｖr2が供給される。また、容量Ｃ１には比較基準電
圧Ｖr1が供給され、容量Ｃ３には比較基準電圧Ｖr2が供
給される。

【００４８】すると、増幅器８ａのプラス側入力端子に
入力される入力信号Ｉはアナログ入力信号Ｖinと比較基
準電圧Ｖr1との電位差分変化する。また、増幅器８ｂの
プラス側入力端子に入力される入力信号Ｉはアナログ入
力信号Ｖinと比較基準電圧Ｖr2との電位差分変化する。

【００４９】この結果、増幅器８ａの出力信号ＯＵＴ１
は次式で表される。

【００５０】

【数１】

【００５１】また、増幅器８ａの出力信号ＯＵＴ１バー
は次式で表される。

【００５２】

【数２】

【００５３】また、増幅器８ｂの出力信号ＯＵＴ２は次
式で表される。

【００５４】

【数３】

【００５５】また、増幅器８ｂの出力信号ＯＵＴ２バー
は次式で表される。

【００５６】

【数４】

【００５７】増幅器８ａから上記出力信号ＯＵＴ１，Ｏ
ＵＴ１バーが出力される状態で、活性化信号φＳがＨレ
ベルとなると、各ラッチ回路１０，１１，１３が活性化
されて出力信号Ｄ１〜Ｄ３バーが出力される。すなわ
ち、第一のラッチ回路１０の出力信号Ｄ１は次式で表さ
れる。

【００５８】

【数５】

【００５９】また、第一のラッチ回路１０の出力信号Ｄ
１バーは次式で表される。

【００６０】

【数６】

【００６１】この結果、第一のラッチ回路１０の出力信
号Ｄ１，Ｄ１バーはアナログ入力信号Ｖinと、比較基準
電圧Ｖr1との比較結果を出力することになる。増幅器８
ａ，８ｂから上記出力信号ＯＵＴ１，ＯＵＴ１バー，Ｏ
ＵＴ２，ＯＵＴ２バーが出力されると、第二のラッチ回
路１１の出力信号Ｄ２は次式で表される。

【００６２】

【数７】

【００６３】また、第二のラッチ回路１１の出力信号Ｄ
２バーは次式で表される。

【００６４】

【数８】

【００６５】この結果、第二のラッチ回路１１の出力信
号Ｄ２，Ｄ２バーはアナログ入力信号Ｖinと、比較基準
電圧Ｖr1，Ｖr2の中間電位である（Ｖr1＋Ｖr2）／２と
の比較結果を出力することになる。

【００６６】増幅器８ｂから上記出力信号ＯＵＴ２，Ｏ
ＵＴ２バーが出力されると、第三のラッチ回路１３の出
力信号Ｄ３は次式で表される。

【００６７】

【数９】

【００６８】また、第三のラッチ回路１３の出力信号Ｄ
３バーは次式で表される。

【００６９】

【数１０】

【００７０】この結果、第三のラッチ回路１３の出力信
号Ｄ３，Ｄ３バーはアナログ入力信号Ｖinと、比較基準
電圧Ｖr2との比較結果を出力することになる。そして、
例えば第一〜第三のラッチ回路１０，１１，１３の出力
信号Ｄ１，Ｄ２，Ｄ３を後段のエンコーダに出力する。

【００７１】以上のように上記増幅部６及びラッチ部７
によれば、比較基準電圧Ｖr1，Ｖr2に基づいて、アナロ
グ入力信号Ｖinと比較基準電圧Ｖr1，Ｖr2との比較と、
比較基準電圧Ｖr1，Ｖr2の中間電位である（Ｖr1＋Ｖr
2）／２の比較とを行うことができる。

【００７２】従って、上記増幅部６及びラッチ部７を各
比較基準電圧Ｖr1〜Ｖrnに対して設けることにより、同
比較基準電圧Ｖr1〜Ｖrnの数を増加させることなく、実
質的に各比較基準電圧の間隔を１／２にして、Ａ／Ｄ変
換の分解能を向上させることができる。

【００７３】また、比較基準電圧Ｖr1〜Ｖrnの数を増加
させる必要はないので、基準電圧Ｖref を分圧するため
の抵抗の数の増大を防止して回路規模の増大を未然に防
止することができる。

【００７４】また、比較基準電圧の間隔を１／２にして
も、増幅器８ａ，８ｂの数を増加させる必要はなく、第
一〜第三のラッチ回路１０，１１，１３では、各相補出
力信号が切り換わるときに限り電流が流れるので、消費
電力の増大を防止することができる。

【００７５】次に、この発明を具体化した第二の実施例
を図７に従って説明する。この実施例は前記第一の実施
例に第四及び第五のラッチ回路１４，１５を加えた構成
である。前記第四及び第五のラッチ回路１４，１５の回
路構成は、図５に示す前記第二のラッチ回路１１の回路
構成と同一である。

【００７６】そして、第四のラッチ回路１４では同図に
示すトランジスタＴr13 ，Ｔr18 のゲートに前記増幅器
８ａの出力信号ＯＵＴ１バーが入力され、第五のラッチ
回路１５では同図に示すトランジスタＴr13 ，Ｔr18 の
ゲートに前記増幅器８ｂの出力信号ＯＵＴ２バーが入力
されている。

【００７７】このような構成により、第四のラッチ回路
１４の出力信号Ｄ４は次式で表される。

【００７８】

【数１１】

【００７９】また、第四のラッチ回路１４の出力信号Ｄ
４バーは次式で表される。

【００８０】

【数１２】

【００８１】この結果、第四のラッチ回路１４の出力信
号Ｄ４，Ｄ４バーはアナログ入力信号Ｖinと、比較基準
電圧（３Ｖr1＋Ｖr2）／４との比較結果を出力すること
になる。

【００８２】また、第五のラッチ回路１５の出力信号Ｄ
５は次式で表される。

【００８３】

【数１３】

【００８４】また、第五のラッチ回路１５の出力信号Ｄ
５バーは次式で表される。

【００８５】

【数１４】

【００８６】この結果、第五のラッチ回路１５の出力信
号Ｄ５，Ｄ５バーはアナログ入力信号Ｖinと、比較基準
電圧（Ｖr1＋３Ｖr2）／４との比較結果を出力すること
になる。

【００８７】以上のようにこの実施例では、比較基準電
圧Ｖr1，Ｖr2に基づいて、同比較基準電圧Ｖr1，Ｖr2の
電位差を４等分した比較基準電圧（３Ｖr1＋Ｖr2）／
４，（Ｖr1＋Ｖr2）／２，（Ｖr1＋３Ｖr2）／４につい
ての比較動作を行うことができる。

【００８８】従って、比較基準電圧Ｖr1〜Ｖrnの数を増
加させることなく、実質的に各比較基準電圧の間隔を１
／４にして、Ａ／Ｄ変換の分解能を向上させることがで
きる。

【００８９】また、分解能を向上させても、比較基準電
圧Ｖr1〜Ｖrnの数を増加させる必要はないので、基準電
圧Ｖref を分圧するための抵抗の数の増大を防止して、
回路規模の増大を未然に防止することができる。

【００９０】なお、前記実施例では並列に接続する同一
サイズのＰチャネルＭＯＳトランジスタの数を変更する
ことにより二種類のラッチ回路を構成したが、サイズの
重み付けを行ったＰチャネルＭＯＳトランジスタを並列
に接続して構成することもできる。

【００９１】さらに、前記第一及び第二の実施例では比
較基準電圧Ｖr1，Ｖr2間を２等分、及び４等分して比較
する構成を示したが、増幅器８ａ，８ｂに接続するラッ
チ回路の数を増大させることにより、比較基準電圧Ｖr
1，Ｖr2間をさらに細かく等分して、分解能を向上させ
ることもできる。

【００９２】

【発明の効果】以上詳述したように、この発明は回路規
模の飛躍的な増大をともなうことなく、分解能を向上さ
せ得るアナログ−デジタル変換器を提供することができ
る優れた効果を発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】第一の実施例のコンパレータを示すブロック図
である。

【図３】増幅器を示す回路図である。

【図４】第一及び第三のラッチ回路を示す回路図であ
る。

【図５】第二のラッチ回路を示す回路図である。

【図６】制御信号の動作を示す波形図である。

【図７】第二の実施例を示すブロック図である。

【図８】従来の並列型アナログ−デジタル変換器を示す
ブロック図である。

【符号の説明】

８ａ，８ｂ増幅器１０，１１，１３ラッチ回路Ｖref 基準電圧Ｖr1〜Ｖrn 比較基準電圧Ｖin アナログ入力信号

Claims

【特許請求の範囲】

【請求項１】基準電圧（Ｖref ）を複数の抵抗で分圧
して複数の比較基準電圧（Ｖr1〜Ｖrn）を生成し、前記
複数の比較基準電圧（Ｖr1〜Ｖrn）とアナログ入力信号
（Ｖin）とを複数のコンパレータで比較するアナログ−
デジタル変換器であって、前記各コンパレータは、前記アナログ入力信号（Ｖin）
と前記各比較基準電圧（Ｖr1〜Ｖrn）との電位差を増幅
する増幅器（８ａ，８ｂ）と、前記各増幅器（８ａ，８ｂ）の出力信号をラッチして前
記アナログ入力信号（Ｖin）と前記比較基準電圧（Ｖr1
〜Ｖrn）との比較値として出力するラッチ回路（１０，
１３）と、隣り合う増幅器（８ａ，８ｂ）の出力信号に基づいて前
記各比較基準電圧（Ｖr1〜Ｖrn）の電位差を複数に等分
した比較基準電圧と前記アナログ入力信号（Ｖin）との
比較値をラッチして出力するラッチ回路（１１）と、から構成したことを特徴とするアナログ−デジタル変換
器。
【請求項２】前記ラッチ回路（１０，１１，１３）は
それぞれカレントミラー回路で構成したことを特徴とす
る請求項１記載のアナログ−デジタル変換器。