KR100504109B1

KR100504109B1 - 아날로그-디지털변환기

Info

Publication number: KR100504109B1
Application number: KR1019980000312A
Authority: KR
Inventors: 이호영; 김재휘; 박재진
Original assignee: 삼성전자주식회사
Priority date: 1998-01-08
Filing date: 1998-01-08
Publication date: 2005-10-14
Also published as: KR19990065163A

Abstract

본 발명에 따른 아날로그-디지털 변환기는 다른 기준 전압들을 발생하는 기준 전압 발생 회로와; 상기 기준 전압들을 각각 제공받는 그리고 입력 신호를 공통으로 제공받는 프리-앰프들로 구성되는 프리-앰프 블럭과; 동작 주파수에 따라 상기 프리-앰프들의 출력들을 래치하기 위한 래치 블럭을 포함하되, 상기 각 프리-앰프는 제 1 클럭 신호에 응답해서 대응하는 기준 전압과 상기 입력 신호의 차를 샘플링하는 제 1 비교기 및; 제 2 클럭 신호에 응답해서 대응하는 기준 전압과 상기 입력 신호의 차를 샘플링하는 제 2 비교기로 구성되고, 상기 제 1 및 제 2 비교기들은 상기 제 1 및 제 2 클럭 신호들에 응답해서 일련의 자동 제로 구간 및 증폭 구간에 따라 번갈아 동작함과 아울러 상기 제 1 및 제 2 클럭 신호들은 상기 동작 주파수에 비해서 낮은 주파수를 갖는다.

Description

아날로그-디지털 변환기{ANALOG TO DIGITAL CONVERTER}

본 발명은 변환기에 관한 것으로서, 구체적으로는 고주파 (예컨대, 100MHz이상)에서 동작 가능한 아날로그-디지털 변환기에 관한 것이다.

아날로그-디지털 변환기 (analog to digital converter)는 아날로그 신호를 디지털 신호로 변환하기 위한 회로임은 자명하다. 점차적으로 혼성 시스템(mixed-mode system)의 증가와 함께 변환기의 필요성이 더욱 증대되고 있는 실정이다.

특히, DVD (Digital Video Disk) 플레이어, DBS(Direct Broadcasting Satellite) 수신기 등과 같이 차세대 가전 수요를 선도할 시스템에서는 저가격화를 위해 시모오스 (CMOS) 공정에서의 온-칩 (on-chip)화에 대한 연구가 활발히 진행 중에 있으며, 이를 위해 RF 신호를 직접 처리할 수 있는 기술이 최대 쟁점으로 부각되고 있다. 이러한 고속 신호를 처리하기 위해서는 100MHz 이상의 동작 주파수와 중간 해상도 (medium resolution)의 특성을 가지는 CMOS 아날로그-디지털 변환기의 구현이 시급한 실정이다.

도 1은 종래 기술에 따른 아날로그-디지털 변환기의 구성을 보여주는 블록도이다.

도 1을 참조하면, 종래 기술에 따른 변환기는 현재 상용화된 일반적인 형태의 풀-플래시(full-flash) ADC로서, 63개의 프리-앰프 (pre-amplifier) (amp1)-(amp63)과 래치들 (latch1)-(latch63)로 구성되어 있다. 상기 변환기는 6비트의 해상도의 구조를 갖는다.

6비트의 해상도를 얻기 위해서 프리-앰프가 가지고 있는 정적 옵셋 (static offset)을 제거해야 하며, 각 프리-앰프 (amp1)-(amp63)은 스위칭 동작으로 기준 전압들 (REF+) 및 (REF-)과 입력 신호들 (INP+) 및 (INN-)의 차이를 샘플링하는 동시에 프리-앰프의 옵셋을 샘플링하여 제거시키는 오토-제로 기능 (auto-zero function)을 수행한다.

그러한, 그러한 스위칭 동작은 스위치 및 샘플링 커패시터 (sampling capacitor)의 지연 시간과 프리-앰프 자체가 가지는 동작 속도 (f_-3dB)의 제한으로 인해 실질적으로 100MHz 이상의 동작을 구현하기 어렵다.

그러한 문제를 해결하기 위해서 활발한 연구가 진행 중에 있으나, 현재까지 상용화된 사례는 없다. 그러한 연구들 중 몇몇 방법들이 논문 상으로 발표되었다. 논문 상에서 제안된 방법들은 우선 프리-앰프의 자동-제로 기능을 수행하기 위한 주기를 따로 두어서 그 주기 동안에는 아날로그-디지털 변환기의 동작을 정지시키고 자동-제로 기능을 수행하는 방식이 "A 200 MSample/s 6b flash ADC in 0.6㎛ CMOS"라는 제목으로 J. Spalding and D. Dalton에 의해서 ISSCC Dig. Tech. Papers, Feb. 1996년, pp. 320-321에 게재되었다. 이러한 방식은 특수한 응용처에만 사용이 가능하다.

다른 방법으로는 하나의 더미 프리-앰프 (dummy pre-amplifier)를 추가로 만들어서 교대로 프리-앰프의 옵셋을 제거하는 방법이 IEEE J. Solid-State Circuits., Vol. 31, no. 11, pp.1831-1836, Nov. 1996에 "A CMOS 6-b, 200 MSample/s 3V supply A/D converter for a PRML read channel LSI"라는 제목으로 S. Tsukamoto et al.에 의해서 발표되었다. 이러한 방식은 복잡한 내부 클럭 타이밍 및 스위치 회로가 필요하므로 회로 구현의 복잡성이 증가하는 문제점이 유발될 수 있다.

또 다른 방법으로는 인터폴레이팅 (interpolating) 및 폴딩 (folding) 기법으로 구현하는 방법이 "A CMOS folding A/D converters with current-mode interpolation"라는 제목으로 M.P. Flynn AND D.J. Allstot에 의해서 IEEE J. Solid-State Circuits., Vol. 31, no 9, pp. 1248-1257, Sep. 1996에 그리고, "A 175Ms/s, 6b, 160mW 3.3V CMOS A/D converter"라는 제목으로 R.Roovers and S.J. Steyaert에 의해서 IEEE J. Solid-State Circuits., vol. 31, no.7, pp.938-944, July 1996에 각각 발표되었다. 하지만, 두 논문 모두 현재까지 만족할 만한 결과를 얻지 못하고 있다.

따라서 본 발명의 목적은 높은 동작 주파수에서 동작 가능한 프리-앰프를 구비한 아날로그-디지털 변환기를 제공하는 것이다.

(구성)

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 다른 기준 전압들을 발생하는 기준 전압 발생 회로와; 상기 기준 전압들을 각각 제공받는 그리고 입력 신호를 공통으로 제공받는 프리-앰프들로 구성되는 프리-앰프 블럭과; 동작 주파수에 따라 상기 프리-앰프들의 출력들을 래치하기 위한 래치 블럭을 포함하는 아날로그-디지털 변환기에 있어서: 상기 각 프리-앰프는, 제 1 클럭 신호에 응답해서 대응하는 기준 전압과 상기 입력 신호의 차를 샘플링하는 제 1 비교기 및; 제 2 클럭 신호에 응답해서 대응하는 기준 전압과 상기 입력 신호의 차를 샘플링하는 제 2 비교기로 구성되어 있되, 상기 제 1 및 제 2 비교기들은 상기 제 1 및 제 2 클럭 신호들에 응답해서 일련의 자동 제로 구간 및 증폭 구간에 따라 번갈아 동작되고, 상기 제 1 및 제 2 클럭 신호들은 상기 동작 주파수에 비해서 낮은 주파수를 갖는 것을 특징으로 한다.

이 실시예에 있어서, 상기 제 1 및 제 2 비교기들의 출력들은 중첩되는 제 3 및 제 4 클럭 신호들에 응답해서 번갈아 중첩되어서 상기 래치 블럭으로 전달되는 것을 특징으로 한다.

(작용)

이와같은 장치에 의해서, 프리-앰프의 자체 지연시간 및 샘플링 커패시터의 지연 시간에 관계없이 높은 동작 주파수 하에서 안정된 동작을 수행하는 아날로그-디지털 변환기를 구현할 수 있다.

(실시예)

이하 본 발명의 실시예에 따른 참조도면 도 2 내지 도 4에 의거하여 상세히 설명한다.

다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.

도 2는 본 발명에 따른 아나로그-디지털 변환기의 구성을 보여주는 블럭도이다.

도 2를 참조하면, 본 발명에 따른 아날로그-디지털 변환기는 기준 전압 발생 회로 (100), 프리-앰프 블럭 (120) 및 래치 블럭 (140)을 포함한다. 상기 기준 전압 발생 회로 (100)는 제 1 전원 (REFTOP)과 제 2 전원 (REFBOT) 사이에 직렬로 연결된 64 개의 저항들 (R1)-(R64)로 구성되어 있다. 상기 프리 앰프 블럭 (120)은 32 개의 프리-앰프들 (PA1)-(PA32)로 이루어져 있고, 상기 각 프리-앰프는 입력 신호 (Vin)을 공통으로 제공받고, 대응하는 기준 전압 (REFi) (i=1-32)을 제공받는다. 그리고, 래치 블럭 (140)은 63 개의 래치들 (latch1)-(latch63)로 이루어져 있고, 인터폴레이션 구조 (interpolation structure)를 갖는다. 인터폴레이션 요소 (interpolating factor)는 2이면, 추가적인 캐패시터 및 저항의 사용이 필요하지 않다. 그 결과, 직접 프리-앰프의 출력 단자의 조합으로 래치의 입력이 결정된다.

도 3은 본 발명의 바람직한 실시예에 따른 프리-앰프의 회로를 보여주는 회로도이다.

도 3을 참조하면, 본 발명에 따른 프리-앰프는 각각이 차동 입력 단자들 및 차동 출력 단자들을 갖는 2 개의 비교기들 (121) 및 (122)을 포함한다. 상기 비교기 (121)의 차동 입력 단자들은 샘플링 커패시터들의 일단에 각각 연결되어 있다. 상기 각 샘플링 커패시터의 타단에는 신호 (Q1)에 제어되는 스위치들을 통해서 각각 입력 신호들 (INP) 및 (INN)이 인가된다.

그리고, 상기 신호 (Q1)의 상보 신호 (Q1B)에 제어되는 스위치들을 통해서 각각 기준 전압들 (REF1P) 및 (REF1N)이 인가된다. 상기 신호들 (Q1) 및 (Q1B)은 이후 상세히 설명된다. 그리고, 상기 비교기 (121)의 차동 출력 단자들은 신호 (Q1P)에 제어되는 스위치들을 통해서 래치 블럭 (140)에 연결된다. 게다가, 상기 비교기 (121)의 차동 입력 단자들 및 차동 출력 단자들은 상기 상보 신호 (Q1B)에 제어되는 스위치들을 통해서 전기적으로 연결되거나 차단된다.

상기 비교기 (122)의 차동 입력 단자들은 샘플링 커패시터들의 일단에 각각 연결되어 있다. 상기 각 샘플링 커패시터의 타단에는 신호 (Q2)에 제어되는 스위치들을 통해서 각각 상기 입력 신호들 (INP) 및 (INN)이 인가된다. 그리고, 상기 신호 (Q2)의 상보 신호 (Q2B)에 제어되는 스위치들을 통해서 각각 상기 기준 전압들 (REF1P) 및 (REF1N)이 인가된다.

상기 신호들 (Q2) 및 (Q2B)은 이후 상세히 설명된다. 그리고, 상기 비교기 (122)의 차동 출력 단자들은 신호 (Q2P)에 제어되는 스위치들을 통해서 래치 블럭 (140)에 연결된다. 게다가, 상기 비교기 (122)의 차동 입력 단자들 및 차동 출력 단자들은 상기 상보 신호 (Q2B)에 제어되는 스위치들을 통해서 전기적으로 연결되거나 차단된다.

도 4는 도 3의 신호들의 파형을 보여주는 도면이다. 이하 도 2 내지 도 4를 참조하여 본 발명의 동작이 설명된다.

도 4를 참조하면, 기호 (QL)는 래치 블럭에 제공되는 클럭 신호 즉, 동작 주파수를 갖는 신호이고, 기호들 (Q1) 및 (Q2)은 도 3의 비교기들 (121) 및 (122) 각각에 관련된 스위치들을 제어하기 위한 신호로서, 일련의 오토-제어 구간 및 증폭 구간이 반복된다. 여기서, 오토-제어 구간 (A)에 해당하는 폭은 증폭 구간 (B)에 해당하는 폭에 비해서 좁다. 신호들 (Q1P) 및 (Q2P)은 비교기들 (121) 및 (122)의 차동 출력 단자들을 래치 블럭 (140)에 전기적으로 연결하거나 차단하는 스위치들을 제어하기 위한 신호들이다. 그리고 상기 신호들 (Q1P) 및 (Q2P)은 오버랩되어 있다.

먼저, 신호 (Q1)에 의해 비교기 (122)는 오토-제어 기능과 증폭 동작을 반복하며, 동일한 입력에 대해 비교기 (121)는 신호 (Q2)의 주기로 동작을 반복한다. 각 비교기 (121) 및 (122)의 출력들은 신호들 (Q1P) 및 (Q2P)에 의해 래치 블럭 (140)으로 전달된다. 신호들 (Q1P) 및 (Q2P)은 오버랩된 신호들로 래치가 모든 시간에서 증폭된 신호를 받을 수 있게 한다.

결국, 200MHz 출력 신호를 내기 위해 래치 블럭 (140)은 200MHz 클럭으로 동작하는 동안 프리-앰프 블럭은 수 MHz 이내에서 오토-제로 기능을 수행하면서 증폭된 입력 신호를 래치에 전달한다. 또한, 프리-앰프 블럭 (120)과 래치 블럭 (140)을 구동하는 신호들 (Q1), (Q2), (Q1P) 및 (Q2P)은 각각 독립적으로 비동기적으로 회로를 동작시켜서 고속으로 동작하는 회로의 설계시 심각하게 고려해야하는 동기 문제를 해결할 수 있다.

본 발명에 따른 아날로그-디지털 변환기의 구조는 실제 레이 아웃 했을 경우, 종래의 아날로그-디지털 변환기와 거의 동일한 크기와 모양을 가지며, 전력 소모 역시 비숫한 수준을 갖는다. 또한 본 발명의 변환기 구조는 고속 또는 저전력의 필요에 따라 인터폴레이션 요소 (interpolating factor)를 n으로 확장할 수 있으며, 그 경우 프리-앰프 블럭의 동작은 동일하다.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.

상기한 바와같이, 프리-앰프의 자체 지연시간 및 샘플링 커패시터의 지연 시간에 관계없이 높은 동작 주파수 하에서 안정된 동작을 수행하는 아날로그-디지털 변환기를 구현할 수 있다.

도 1은 종래 기술에 따른 아날로그-디지털 변환기의 회로 구성을 보여주는 블록도;

도 2는 본 발명에 따른 아날로그-디지털 변환기의 회로 구성을 보여주는 블록도;

도 3은 본 발명의 바람직한 실시예에 따른 프리-앰프의 회로를 보여주는 회로도; 그리고

도 4는 도 3의 각 신호의 파형을 보여주는 도면이다.

*도면의 주요 부분에 대한 부호 설명

100 : 기준 전압 발생 회로 120 : 프리-앰프 블럭

140 : 래치 블럭

Claims

다른 기준 전압들을 발생하는 기준 전압 발생 회로와; 상기 기준 전압들을 각각 제공받는 그리고 입력 신호를 공통으로 제공받는 프리-앰프들로 구성되는 프리-앰프 블럭과; 동작 주파수에 따라 상기 프리-앰프들의 출력들을 래치하기 위한 래치 블럭을 포함하는 아날로그-디지털 변환기에 있어서:

상기 각 프리-앰프는,

제 1 클럭 신호에 응답해서 대응하는 기준 전압과 상기 입력 신호의 차를 샘플링하는 제 1 비교기 및;

제 2 클럭 신호에 응답해서 대응하는 기준 전압과 상기 입력 신호의 차를 샘플링하는 제 2 비교기로 구성되어 있되,

상기 제 1 및 제 2 비교기들은 상기 제 1 및 제 2 클럭 신호들에 응답해서 일련의 자동 제로 구간 및 증폭 구간에 따라 번갈아 동작되고, 상기 제 1 및 제 2 클럭 신호들은 상기 동작 주파수에 비해서 낮은 주파수를 가지며, 상기 제 1 및 제 2 비교기들의 출력들은 중첩되는 제 3 및 제 4 클럭 신호들에 응답해서 번갈아 중첩되어서 상기 래치 블럭으로 전달되는 것을 특징으로 하는 아날로그-디지털 변환기.