JPH07336225A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
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- JPH07336225A JPH07336225A JP12607794A JP12607794A JPH07336225A JP H07336225 A JPH07336225 A JP H07336225A JP 12607794 A JP12607794 A JP 12607794A JP 12607794 A JP12607794 A JP 12607794A JP H07336225 A JPH07336225 A JP H07336225A
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- JP
- Japan
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- signal
- converter
- output
- circuit
- preamplifier
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Abstract
(57)【要約】 （修正有）
【目的】低電力でかつ設計が容易な広入力帯域の並列形
ＡＤＣを提供する。 【構成】１０はトラックホールド回路またはサンプルホ
ールド回路、２０は抵抗ラダー、３０は比較器、３１は
プリアンプ、３２はマスターコンパレータラッチ（ＭＣ
Ｌ）、３３はスレーブラッチ（ＳＬ）、４０はスイッ
チ、５０は容量、６０はエンコーダである。上記構成の
ように各比較器のプリアンプ出力電圧をサンプルホール
ドする機能を付加することにより達成される。本方式で
はプリアンプの出力電圧はＭＣＬ３２がデータを確定す
るまでホールドされるため比較器の動作バラツキに起因
するスパークルエラーを低減できる。さらに各プリアン
プの出力電圧をホールドするため大きな駆動能力は必要
ない。またプリアンプの出力電圧はＭＣＬ３２がデータ
を確定するのに必要な電圧レベルまである程度増幅して
おけば良く、整定の精度は考慮しなくてもよい。
ＡＤＣを提供する。 【構成】１０はトラックホールド回路またはサンプルホ
ールド回路、２０は抵抗ラダー、３０は比較器、３１は
プリアンプ、３２はマスターコンパレータラッチ（ＭＣ
Ｌ）、３３はスレーブラッチ（ＳＬ）、４０はスイッ
チ、５０は容量、６０はエンコーダである。上記構成の
ように各比較器のプリアンプ出力電圧をサンプルホール
ドする機能を付加することにより達成される。本方式で
はプリアンプの出力電圧はＭＣＬ３２がデータを確定す
るまでホールドされるため比較器の動作バラツキに起因
するスパークルエラーを低減できる。さらに各プリアン
プの出力電圧をホールドするため大きな駆動能力は必要
ない。またプリアンプの出力電圧はＭＣＬ３２がデータ
を確定するのに必要な電圧レベルまである程度増幅して
おけば良く、整定の精度は考慮しなくてもよい。
Description
【０００１】
【産業上の利用分野】本発明はＡＤ変換器（以下「ＡＤ
Ｃ」と記す。）に関し、特に高速変換でかつ広入力帯域
を有する並列形ＡＤＣに関する。
Ｃ」と記す。）に関し、特に高速変換でかつ広入力帯域
を有する並列形ＡＤＣに関する。
【０００２】
【従来の技術】高速変換として最も適した方式に並列形
方式がある。この方式は、例えば８ビットの場合、２＾
８個（２＾８は２の８乗の意、以下指数については＾を
用いる）の抵抗を直列接続して２＾８レベルの基準電圧
を生成し、あるレベルの入力信号に対して基準電圧と２
＾８個の比較器がクロックに同期して一斉に比較動作を
行う。例えば、フルスケール入力を８Ｖとし、入力に
５.０５Ｖのステップ電圧Ｖ が加わったとする。 Ｖ ＝
０の状態では、各比較器の出力は全て“Ｌｏｗ”レベル
となり、Ｖ ＝５.０５Ｖになると、基準電圧が５.０５
Ｖ 以下に対応する比較器の出力は全て“Ｈｉｇｈ”レ
ベルとなり、基準電圧がそれ以上の比較器出力は全て
“Ｌｏｗ”レベルとなる。この“Ｈｉｇｈ”レベルから
“Ｌｏｗ”レベルの変化点を検出し、エンコーダ回路を
用いて２進化符号に変換される。
方式がある。この方式は、例えば８ビットの場合、２＾
８個（２＾８は２の８乗の意、以下指数については＾を
用いる）の抵抗を直列接続して２＾８レベルの基準電圧
を生成し、あるレベルの入力信号に対して基準電圧と２
＾８個の比較器がクロックに同期して一斉に比較動作を
行う。例えば、フルスケール入力を８Ｖとし、入力に
５.０５Ｖのステップ電圧Ｖ が加わったとする。 Ｖ ＝
０の状態では、各比較器の出力は全て“Ｌｏｗ”レベル
となり、Ｖ ＝５.０５Ｖになると、基準電圧が５.０５
Ｖ 以下に対応する比較器の出力は全て“Ｈｉｇｈ”レ
ベルとなり、基準電圧がそれ以上の比較器出力は全て
“Ｌｏｗ”レベルとなる。この“Ｈｉｇｈ”レベルから
“Ｌｏｗ”レベルの変化点を検出し、エンコーダ回路を
用いて２進化符号に変換される。
【０００３】この方式の問題点としては入力信号の周波
数が高くなったとき、比較器の動作バラツキ（主に比較
器内における信号の伝搬遅延）に起因する変化点の２重
発生（スパークルエラー）が原因となり、ビット欠けが
生じることである。
数が高くなったとき、比較器の動作バラツキ（主に比較
器内における信号の伝搬遅延）に起因する変化点の２重
発生（スパークルエラー）が原因となり、ビット欠けが
生じることである。
【０００４】このような問題点を解決するため、従来Ａ
ＤＣでは図１に示すようにＡＤＣの入力にアナログ信号
を抽出保持するためのトラックホールド回路またはサン
プルホールド回路を設けたり、図１３に示す特開昭62-7
1336に記載のＡＤＣのように、個々の比較器の入力側に
入力信号のサンプル／ホールド機能を設ける等の手段が
採られている。これによりＡＤＣの変換時間中、入力信
号は変化しないため比較器の動作バラツキは無視でき
る。従ってスパークルエラーは生じることはない。
ＤＣでは図１に示すようにＡＤＣの入力にアナログ信号
を抽出保持するためのトラックホールド回路またはサン
プルホールド回路を設けたり、図１３に示す特開昭62-7
1336に記載のＡＤＣのように、個々の比較器の入力側に
入力信号のサンプル／ホールド機能を設ける等の手段が
採られている。これによりＡＤＣの変換時間中、入力信
号は変化しないため比較器の動作バラツキは無視でき
る。従ってスパークルエラーは生じることはない。
【０００５】
【発明が解決しようとする課題】上記従来技術は、ビッ
ト欠けの生じない変換特性を得るには大変優れた方法だ
が以下のような問題点が生じる。
ト欠けの生じない変換特性を得るには大変優れた方法だ
が以下のような問題点が生じる。
【０００６】ＡＤＣの入力にアナログ信号を抽出保持す
るためのトラックホールド回路またはサンプルホールド
回路には次のような高性能が要求される。
るためのトラックホールド回路またはサンプルホールド
回路には次のような高性能が要求される。
【０００７】（１）ＡＤＣの入力にアナログ信号の抽出
保持回路を設ける場合、また、個々の電圧比較器の入力
側にアナログ信号の抽出保持する回路を設ける場合にお
いても、これらの抽出保持回路の精度には、ＡＤＣの分
解能以上、少なくとも倍以上の精度を有する必要があ
る。（例えば、８ビットのＡＤＣならば整定精度０.２
％以下） （２）さらに、ＡＤＣの入力にアナログ信号の抽出保持
回路を設ける場合には、並列接続された比較器をドライ
ブするための十分な駆動能力が必要である。（例えば、
８ビットのＡＤＣならば２５５個の比較器をドライブす
る駆動能力） このような性能を満足する回路の設計は極めて難しく、
実現しようとすると大幅な電力増加を招くことは必須と
考えられる。
保持回路を設ける場合、また、個々の電圧比較器の入力
側にアナログ信号の抽出保持する回路を設ける場合にお
いても、これらの抽出保持回路の精度には、ＡＤＣの分
解能以上、少なくとも倍以上の精度を有する必要があ
る。（例えば、８ビットのＡＤＣならば整定精度０.２
％以下） （２）さらに、ＡＤＣの入力にアナログ信号の抽出保持
回路を設ける場合には、並列接続された比較器をドライ
ブするための十分な駆動能力が必要である。（例えば、
８ビットのＡＤＣならば２５５個の比較器をドライブす
る駆動能力） このような性能を満足する回路の設計は極めて難しく、
実現しようとすると大幅な電力増加を招くことは必須と
考えられる。
【０００８】本発明は上記事情に鑑みてなされたもの
で、その目的とするところは、従来の技術における記述
の如き問題を解決し、スパークルエラーの生じない広入
力帯域を有する並列形ＡＤＣを提供することにある。
で、その目的とするところは、従来の技術における記述
の如き問題を解決し、スパークルエラーの生じない広入
力帯域を有する並列形ＡＤＣを提供することにある。
【０００９】
【課題を解決するための手段】一般に高速の並列形ＡＤ
Ｃに採用される比較器は図２に示すようにプリアンプ、
マスター・コンパレータ・ラッチ、スレーブ・ラッチよ
り構成される。プリアンプはアナログ入力と参照電圧と
の差電圧を増幅して出力し、マスター・スレーブ構成を
とるラッチ回路により、１周期に渡るデジタルデータに
変換してエンコーダを駆動する。そこで比較器のプリア
ンプとマスター・コンパレータ・ラッチの間にプリアン
プの出力電圧を抽出保持（サンプルホールド）する機能
を設ける。これにより、上記目的は達成される。
Ｃに採用される比較器は図２に示すようにプリアンプ、
マスター・コンパレータ・ラッチ、スレーブ・ラッチよ
り構成される。プリアンプはアナログ入力と参照電圧と
の差電圧を増幅して出力し、マスター・スレーブ構成を
とるラッチ回路により、１周期に渡るデジタルデータに
変換してエンコーダを駆動する。そこで比較器のプリア
ンプとマスター・コンパレータ・ラッチの間にプリアン
プの出力電圧を抽出保持（サンプルホールド）する機能
を設ける。これにより、上記目的は達成される。
【００１０】
【作用】本発明に係るＡＤＣにおいては、各比較器のプ
リアンプの電圧出力をサンプルホールドするため整定の
精度はまったく必要なく、マスター・コンパレータ・ラ
ッチがデータを確定するために必要なレベルまで増幅し
た電圧が保持されれば良い。また駆動力については保持
するための容量さえをドライブすれば良くなり設計が極
めて容易になると共に、大幅な電力の増加はなくなる。
一方、比較器の動作バラツキについてはプリアンプ分の
みに軽減される。一般に高速ＡＤＣの比較器のプリアン
プは極めて広帯域に設計されるため、従来の並列形に比
べ広入力帯域化を図ることができる。
リアンプの電圧出力をサンプルホールドするため整定の
精度はまったく必要なく、マスター・コンパレータ・ラ
ッチがデータを確定するために必要なレベルまで増幅し
た電圧が保持されれば良い。また駆動力については保持
するための容量さえをドライブすれば良くなり設計が極
めて容易になると共に、大幅な電力の増加はなくなる。
一方、比較器の動作バラツキについてはプリアンプ分の
みに軽減される。一般に高速ＡＤＣの比較器のプリアン
プは極めて広帯域に設計されるため、従来の並列形に比
べ広入力帯域化を図ることができる。
【００１１】
【実施例】以下本発明の実施例を図面に基づいて詳細に
説明する。
説明する。
【００１２】図３は本発明の第１の実施例を示すブロッ
ク構成図である。図３において１０はトラックホールド
またはサンプルホールド回路、２０は抵抗ラダー、３０
は比較器、３１はプリアンプ、３２はマスターコンパレ
ータラッチ（ＭＣＬ）、３３はスレーブラッチ（Ｓ
Ｌ）、６０はエンコーダである。基本動作としては以下
の通りである。プリアンプ３１は入力電圧と各基準電圧
との差電圧を常に増幅して出力する。トラックホールド
またはサンプルホールド回路１０はある時間におけるプ
リアンプ３１の出力電圧をサンプルし、ホールドする。
このホールドされた電圧に対し、ＭＣＬ３２とＳＬ３３
により一周期に渡ってデジタルデータを確定する。エン
コーダでは比較器の出力データから変化点を検出し、２
進化符号に変換する。図４はトラックホールドまたはサ
ンプルホールド回路１０の具体的な構成を示したもの
で、４０はスイッチ、５０は容量である。スイッチ４０
はクロックにて制御され、先程と同様にある時間におけ
るプリアンプ３１の出力電圧をサンプルし、容量５０に
ホールドする。
ク構成図である。図３において１０はトラックホールド
またはサンプルホールド回路、２０は抵抗ラダー、３０
は比較器、３１はプリアンプ、３２はマスターコンパレ
ータラッチ（ＭＣＬ）、３３はスレーブラッチ（Ｓ
Ｌ）、６０はエンコーダである。基本動作としては以下
の通りである。プリアンプ３１は入力電圧と各基準電圧
との差電圧を常に増幅して出力する。トラックホールド
またはサンプルホールド回路１０はある時間におけるプ
リアンプ３１の出力電圧をサンプルし、ホールドする。
このホールドされた電圧に対し、ＭＣＬ３２とＳＬ３３
により一周期に渡ってデジタルデータを確定する。エン
コーダでは比較器の出力データから変化点を検出し、２
進化符号に変換する。図４はトラックホールドまたはサ
ンプルホールド回路１０の具体的な構成を示したもの
で、４０はスイッチ、５０は容量である。スイッチ４０
はクロックにて制御され、先程と同様にある時間におけ
るプリアンプ３１の出力電圧をサンプルし、容量５０に
ホールドする。
【００１３】本方式ではプリアンプ３１の出力電圧をＭ
ＣＬ３２がデータを確定するまでホールドされるため比
較器の動作バラツキに起因するスパークルエラーを低減
できる。さらに各プリアンプ出力電圧をホールドするた
め大きな駆動能力は必要ない。またプリアンプ３１の出
力電圧はＭＣＬ３２がデータを確定するのに必要な電圧
レベルまである程度増幅しておけば良く、整定の精度は
考慮しなくてもよい。
ＣＬ３２がデータを確定するまでホールドされるため比
較器の動作バラツキに起因するスパークルエラーを低減
できる。さらに各プリアンプ出力電圧をホールドするた
め大きな駆動能力は必要ない。またプリアンプ３１の出
力電圧はＭＣＬ３２がデータを確定するのに必要な電圧
レベルまである程度増幅しておけば良く、整定の精度は
考慮しなくてもよい。
【００１４】図５は第１の実施例のスイッチ４０の具体
例を示したものである。この図において、４１はＮＭＯ
Ｓトランジスタ、４２はＰＭＯＳトランジスタである。
ＣＭＯＳスイッチはアナログスイッチとしては最も簡単
に構成できるがフィードスルーなどのクロック雑音の漏
れ込みが懸念される。しかし本発明では前述したように
プリアンプ３１の出力電圧のレベルはＭＣＬ３２がデー
タを確定するのに必要な電圧レベルであればよいためま
ったく問題になることはない。
例を示したものである。この図において、４１はＮＭＯ
Ｓトランジスタ、４２はＰＭＯＳトランジスタである。
ＣＭＯＳスイッチはアナログスイッチとしては最も簡単
に構成できるがフィードスルーなどのクロック雑音の漏
れ込みが懸念される。しかし本発明では前述したように
プリアンプ３１の出力電圧のレベルはＭＣＬ３２がデー
タを確定するのに必要な電圧レベルであればよいためま
ったく問題になることはない。
【００１５】一方、プリアンプ３１の出力電圧をサンプ
ルホールドするための容量５０は図５のように設けても
よいが図６に示すようにＭＣＬ３２の入力トランジスタ
の寄生容量５１を用いてもよく、チップレイアウトの点
からみてもこの方が都合がよい。
ルホールドするための容量５０は図５のように設けても
よいが図６に示すようにＭＣＬ３２の入力トランジスタ
の寄生容量５１を用いてもよく、チップレイアウトの点
からみてもこの方が都合がよい。
【００１６】図７は別の実施例を示したもので対雑音性
や低電源電圧を考慮し、完全差動構成をとった場合のも
のである。この場合、容量５０はラッチ回路のそれぞれ
の入力端に設けてもよいが容量を信号線間に挿入しても
よい。その場合は容量５０の値が１／２になるためチッ
プレイアウトの点からも大変都合がよい。
や低電源電圧を考慮し、完全差動構成をとった場合のも
のである。この場合、容量５０はラッチ回路のそれぞれ
の入力端に設けてもよいが容量を信号線間に挿入しても
よい。その場合は容量５０の値が１／２になるためチッ
プレイアウトの点からも大変都合がよい。
【００１７】図８はプリアンプ３１およびスイッチ４０
の具体的な回路例を示したものである。同図において、
プリアンプ３１はＶinとＶrefの差を増幅して出力す
る。クロック端子ＣＬＫが“Ｈｉｇｈ”レベルのとき、
トランジスタＱ８、Ｑ１０がオン状態となり、Ｑ５、Ｑ
６に電流が流れてサンプルモードとなる。このときＱ
５、Ｑ６はエミッタホロワとして動作し、容量ＣＨに増
幅された差電圧をサンプルする。一方、クロック端子Ｃ
ＬＫが“Ｌｏｗ”レベルのとき、トランジスタＱ７、Ｑ
９がオン状態となり、負荷抵抗Ｒ１、Ｒ２に電流が流れ
る。このとき、
の具体的な回路例を示したものである。同図において、
プリアンプ３１はＶinとＶrefの差を増幅して出力す
る。クロック端子ＣＬＫが“Ｈｉｇｈ”レベルのとき、
トランジスタＱ８、Ｑ１０がオン状態となり、Ｑ５、Ｑ
６に電流が流れてサンプルモードとなる。このときＱ
５、Ｑ６はエミッタホロワとして動作し、容量ＣＨに増
幅された差電圧をサンプルする。一方、クロック端子Ｃ
ＬＫが“Ｌｏｗ”レベルのとき、トランジスタＱ７、Ｑ
９がオン状態となり、負荷抵抗Ｒ１、Ｒ２に電流が流れ
る。このとき、
【００１８】
【数１】
【００１９】
【数２】
【００２０】のような関係を満足するような定数を選ぶ
とＱ５、Ｑ６は逆バイアスされ、容量ＣＨの電圧は保持
される。この保持された電圧は、マスターコンパレータ
ラッチ３２により、さらに増幅されラッチ出力される。
とＱ５、Ｑ６は逆バイアスされ、容量ＣＨの電圧は保持
される。この保持された電圧は、マスターコンパレータ
ラッチ３２により、さらに増幅されラッチ出力される。
【００２１】図９及び図１０はマスターコンパレータラ
ッチの具体例を示したものである。図９は電流出力の場
合を、図１０は電圧出力の場合の具体例である。クロッ
クＣＬＫ２が“Ｌｏｗ”レベルの時の入力信号を増幅
し、“Ｈｉｇｈ”レベルでラッチして出力する。
ッチの具体例を示したものである。図９は電流出力の場
合を、図１０は電圧出力の場合の具体例である。クロッ
クＣＬＫ２が“Ｌｏｗ”レベルの時の入力信号を増幅
し、“Ｈｉｇｈ”レベルでラッチして出力する。
【００２２】図１１はマスターコンパレータラッチの出
力をラッチするスレーブラッチの具体例を示したもので
ある。（ａ）、（ｂ）は電圧入力、電流入力の場合をそ
れぞれ示したものである。（ｃ）にその動作タイミング
を示す。クロックＣＬＫ３が“Ｈｉｇｈ”レベルの時、
入力信号を増幅し、“Ｌｏｗ”レベルでラッチしてディ
ジタル出力する。
力をラッチするスレーブラッチの具体例を示したもので
ある。（ａ）、（ｂ）は電圧入力、電流入力の場合をそ
れぞれ示したものである。（ｃ）にその動作タイミング
を示す。クロックＣＬＫ３が“Ｈｉｇｈ”レベルの時、
入力信号を増幅し、“Ｌｏｗ”レベルでラッチしてディ
ジタル出力する。
【００２３】本ＡＤ変換方式は、次のようなPRML(Parti
al response maximum likelihood)方式のハードデイス
ク読み取り信号処理回路に用いることが、消費電力、チ
ップサイズの面で効果が大きい。図１２に本発明のＡＤ
Ｃを用いたＰＲＭＬ信号処理回路の実施例を示す。この
信号処理系は、デイスクからヘッドにより読みだしたア
ナログ信号を調整した後、ＡＤＣにより、デジタル信号
に直して、デジタルの等化フィルタを通し、ビタビ検出
回路で信号の”１”、”０”を判定するものである。図
１２に従って、信号処理を説明する。すなわちデイスク
からヘッド１０１により読みだした信号はリードライト
アンプ１０２で増幅され、アナログ読み取り信号として
AGCアンプ１０３に入力される。AGCにより都合の良い信
号振幅に調整された信号は、フィルタ１０４により周波
数特性を調整され、ＡＤＣ１０６に入力される。変換さ
れたデジタル信号は、等化フィルタ１０７により記録再
生時に受けた周波数特性のひずみを修正され、その信号
をもとに回路１０８によりビタビ検出を行う。
al response maximum likelihood)方式のハードデイス
ク読み取り信号処理回路に用いることが、消費電力、チ
ップサイズの面で効果が大きい。図１２に本発明のＡＤ
Ｃを用いたＰＲＭＬ信号処理回路の実施例を示す。この
信号処理系は、デイスクからヘッドにより読みだしたア
ナログ信号を調整した後、ＡＤＣにより、デジタル信号
に直して、デジタルの等化フィルタを通し、ビタビ検出
回路で信号の”１”、”０”を判定するものである。図
１２に従って、信号処理を説明する。すなわちデイスク
からヘッド１０１により読みだした信号はリードライト
アンプ１０２で増幅され、アナログ読み取り信号として
AGCアンプ１０３に入力される。AGCにより都合の良い信
号振幅に調整された信号は、フィルタ１０４により周波
数特性を調整され、ＡＤＣ１０６に入力される。変換さ
れたデジタル信号は、等化フィルタ１０７により記録再
生時に受けた周波数特性のひずみを修正され、その信号
をもとに回路１０８によりビタビ検出を行う。
【００２４】ビタビ検出は、数サンプル前からの信号判
定の状態を、現在のサンプルの”１”、”０”判定に用
いるもので、例えば、数サンプル前からの判定結果のパ
ターンにより現在の信号が”１”である確率が”０”で
ある確率よりも高い時、現在の信号を”１”と判定する
方式である。読み取り信号のS/Nが悪い場合でも正確な
判定が可能になる。
定の状態を、現在のサンプルの”１”、”０”判定に用
いるもので、例えば、数サンプル前からの判定結果のパ
ターンにより現在の信号が”１”である確率が”０”で
ある確率よりも高い時、現在の信号を”１”と判定する
方式である。読み取り信号のS/Nが悪い場合でも正確な
判定が可能になる。
【００２５】なお、図１２において、AGC回路１０３の
ゲインは、ＡＤＣ１０６の入力信号の振幅を振幅検出回
路１０５により検出して調整する。また、ＡＤＣの入力
信号はサーボ制御回路１０９にも入力され、トラッキン
グサーボ情報となる。さらにリードライトアンプ１０２
には信号の書き込み信号処理回路１１０から、書き込み
信号が供給されているのはもちろんである。
ゲインは、ＡＤＣ１０６の入力信号の振幅を振幅検出回
路１０５により検出して調整する。また、ＡＤＣの入力
信号はサーボ制御回路１０９にも入力され、トラッキン
グサーボ情報となる。さらにリードライトアンプ１０２
には信号の書き込み信号処理回路１１０から、書き込み
信号が供給されているのはもちろんである。
【００２６】PRML方式に用いるＡＤＣには、サンプリン
グレートと同じかその半分程度の高速な入力信号が入力
される。このため、入力信号の変化が大きくとも正確に
ＡＤ変換できるサンプルホールド機能付きの変換器が重
要である。また、上記のような回路ブロックを実現する
ため消費電力が大きくなりがちである。本ＡＤ変換方式
は、入力信号の変化を止めるサンプルホールド機能を、
超低電力で実現できるので、PRML方式用ＡＤＣとして最
適である。
グレートと同じかその半分程度の高速な入力信号が入力
される。このため、入力信号の変化が大きくとも正確に
ＡＤ変換できるサンプルホールド機能付きの変換器が重
要である。また、上記のような回路ブロックを実現する
ため消費電力が大きくなりがちである。本ＡＤ変換方式
は、入力信号の変化を止めるサンプルホールド機能を、
超低電力で実現できるので、PRML方式用ＡＤＣとして最
適である。
【００２７】
【発明の効果】以上本発明によれば、ＡＤＣの入力に設
計が難しくかつ電力増大の原因となるサンプルホールド
回路を必要としないで広入力帯域のＡＤＣが実現でき、
その経済性、性能向上効果は極めて大きい。
計が難しくかつ電力増大の原因となるサンプルホールド
回路を必要としないで広入力帯域のＡＤＣが実現でき、
その経済性、性能向上効果は極めて大きい。
【図１】従来の並列形ＡＤＣの構成図。
【図２】従来の並列形ＡＤＣの比較器の構成図。
【図３】本発明の一実施例を示す図。
【図４】Ｔ／ＨまたはＳ／Ｈの具体例を示す図。
【図５】スイッチの具体例を示す図。
【図６】サンプル容量実現の具体例を示す図。
【図７】サンプル容量実現の具体例を示す図。
【図８】プリアンプ、スイッチの具体的な回路構成及び
動作タイミングを示す図。
動作タイミングを示す図。
【図９】マスターコンパレータラッチの具体的回路構成
を示す図。
を示す図。
【図１０】マスターコンパレータラッチの具体的回路構
成を示す図。
成を示す図。
【図１１】スレーブラッチの具体的回路構成及び動作タ
イミングを示す図。
イミングを示す図。
【図１２】本ＡＤＣを用いたＰＲＭＬ信号処理回路の実
施例を示す図。
施例を示す図。
【図１３】従来技術のＡＤＣ及び電圧比較器を示す図。
１０：トラックホールド回路またはサンプルホールド回
路、２０：抵抗ラダー、３０：比較器、３１：プリアン
プ、３２：マスターコンパレータラッチ、３３：スレー
ブラッチ、３４：ＮＡＮＤゲート、３５：反転アンプ、
４０：スイッチ、４１：ＮＭＯＳ、４２：ＰＭＯＳ、４
３：バイポーラトランジスタ、４４：定電流源、５０：
容量、５１：トランジスタの寄生容量、６０：エンコー
ド、１０１：ヘッド、１０２：リードライトアンプ、１
０３：ゲイン調整回路、１０４：フィルタ、１０５：振
幅検出回路１０６：本発明のＡ／Ｄ変換器、１０７：等
化フィルタ、１０８：ビタビ検出回路、１０９：サーボ
制御回路、１１０：書込信号処理回路。
路、２０：抵抗ラダー、３０：比較器、３１：プリアン
プ、３２：マスターコンパレータラッチ、３３：スレー
ブラッチ、３４：ＮＡＮＤゲート、３５：反転アンプ、
４０：スイッチ、４１：ＮＭＯＳ、４２：ＰＭＯＳ、４
３：バイポーラトランジスタ、４４：定電流源、５０：
容量、５１：トランジスタの寄生容量、６０：エンコー
ド、１０１：ヘッド、１０２：リードライトアンプ、１
０３：ゲイン調整回路、１０４：フィルタ、１０５：振
幅検出回路１０６：本発明のＡ／Ｄ変換器、１０７：等
化フィルタ、１０８：ビタビ検出回路、１０９：サーボ
制御回路、１１０：書込信号処理回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今泉 栄亀 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 松浦 達治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 堀田 正生 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内
Claims (12)
- 【請求項１】入力信号と分解能に応じたレベルを発生す
る参照信号とを比較し、入力信号と各参照信号との大小
関係を判定する比較器のデジタル信号出力より所望のデ
ジタル出力を得るＡＤ変換器において、該比較器が入力
信号と参照信号の差を増幅し、増幅信号を所期の時刻に
抽出保持する回路と、ホールド信号を入力とするラッチ
回路を含んだことを特徴とするＡＤ変換器。 - 【請求項２】請求項１記載の該比較器において、増幅信
号を抽出保持する回路をサンプル／ホールド回路とした
ことを特徴とするＡＤ変換器 - 【請求項３】請求項１記載の該比較器において、増幅信
号を抽出保持する回路をトラック／ホールド回路とした
ことを特徴とするＡＤ変換器 - 【請求項４】請求項１記載の構成において、該比較器は
参照信号と入力信号との差電圧を増幅するプリアンプ
と、その電圧を抽出保持するためのスイッチと容量、そ
して保持された電圧をラッチするラッチ回路から構成さ
れ、プリアンプの出力電圧をサンプルするモードとホー
ルドするモードとに切り換える手段を有することを特徴
とするＡＤ変換器。 - 【請求項５】請求項４記載の構成において、スイッチは
ＭＯＳトランジスタから成るアナログスイッチで構成さ
れ、クロック信号により制御されることを特徴とするＡ
Ｄ変換器。 - 【請求項６】請求項１から５記載の構成において、ラッ
チ回路の入力はＭＯＳトランジスタから成り、入力信号
と参照信号の差電圧の増幅出力を抽出保持するための容
量がＭＯＳトランジスタの寄生容量としたことを特徴と
するＡＤ変換器。 - 【請求項７】請求項４から６記載の構成において、プリ
アンプの出力は差動出力であり、プリアンプの出力電圧
を抽出保持するための容量をラッチ回路の入力信号線間
に挿入することを特徴とするＡＤ変換器。 - 【請求項８】請求項４から６記載の比較器において、プ
リアンプの負荷は抵抗、出力はエッミタを相互に接続し
た１組または２組のトランジスタペアで、一方のコレク
タがプリアンプの負荷抵抗に接続し、他方にはプリアン
プで増幅した信号を入力信号とするコレクタ接地トラン
ジスタのエミッタが接続されており、上記コレクタ接地
トランジスタに電流が流れるモードと上記プリアンプの
負荷抵抗に電流を流し、その電圧降下により上記コレク
タ接地トランジスタを逆バイアスするモードとに切り換
える手段を有することを特徴とするＡＤ変換器。 - 【請求項９】請求項７記載の構成において、エッミタを
相互に接続した１組または２組のトランジスタペアは定
電流源でバイアスされており、その電流値とプリアンプ
の負荷抵抗との積がトランジスタをカットオフするのに
必要な電圧またはそれ以上であることを特徴とするＡＤ
変換器 - 【請求項１０】請求項１から９記載の構成において、入
力信号と参照信号の差の増幅率が概ね１０倍程度である
ことを特徴とするＡＤ変換器。 - 【請求項１１】ディスクからの信号読み出しとディスク
への信号書込を行うヘッドとヘッドから信号を増幅しア
ナログ読み取り信号として出力するリードライトアンプ
と該出力を入力とするゲイン調整回路と該ゲイン調整回
路の出力信号の周波数特性を調整し出力するフィルタと
該フィルタの出力から信号振幅を検出し該ゲイン調整回
路のゲインを制御する信号振幅検出回路と該フィルタ出
力を入力とするＡＤ変換器と該ＡＤ変換器のディジタル
出力信号の記録再生時に生じた周波数特性の歪みを補正
する等化フィルタと該等化フィルタの出力よりビタビ検
出を行うビタビ検出回路と該フィルタの出力からトラッ
キングサーボ情報を出力するサーボ制御回路と書込信号
処理回路を含んだＰＲＭＬ（Partial Response Maximum
Likelihood）信号処理回路において、該ＡＤ変換器を
請求項１から８記載のＡＤ変換器としたことを特徴とす
るＰＲＭＬ信号処理回路。 - 【請求項１２】本ＡＤ変換器を採用した信号処理システ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12607794A JPH07336225A (ja) | 1994-06-08 | 1994-06-08 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12607794A JPH07336225A (ja) | 1994-06-08 | 1994-06-08 | Ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07336225A true JPH07336225A (ja) | 1995-12-22 |
Family
ID=14926049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12607794A Pending JPH07336225A (ja) | 1994-06-08 | 1994-06-08 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07336225A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6229472B1 (en) | 1998-07-17 | 2001-05-08 | Nec Corporation | A/D converter |
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| CN112630520A (zh) * | 2020-12-30 | 2021-04-09 | 东南大学 | 一种基于微纳间隙二极管阵列的电压采样电路 |
-
1994
- 1994-06-08 JP JP12607794A patent/JPH07336225A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031111 |