JP2008199682A - 並列型ａｄ変換器、これを用いた信号処理回路およびこれを搭載した記録再生装置 - Google Patents

Abstract

【課題】従来の並列型ＡＤ変換器では、ビット数が増大すると、比較器の数が指数関数的に増し、消費電力およびチップ面積の増大を招き、またエンコード回路の動作速度が低下するとともにプリチャージ動作時の電力も増大する。
【解決手段】抵抗Ｒ１〜Ｒ１６による分圧によって得られる複数の基準電圧Ｖｒ１〜Ｖｒ１５のうちの２つずつを第１，第２の参照電圧とし、アナログ入力信号が第１，第２の参照電圧内にあるときにのみ判定結果を出力する２値の判定機能を有する比較器１１-1〜１１-8を用い、奇数番目の比較器１１-1，１１-3，１１-5，１１-7の各出力の論理和をＯＲ回路１２で、偶数番目の比較器１１-2，１１-6の各出力の論理和をＯＲ回路１３でとる。これにより、ＯＲ回路１２，１３の各出力および比較器１１-4，１１-8の各出力がグレイコードとなり、これをコード変換回路１４でバイナリコードに変換してデジタル信号とする。
【選択図】図７

Description

本発明は、並列型ＡＤ変換器、これを用いた信号処理回路およびこれを搭載した記録再生装置に関する。

最近のハードディスク装置、デジタルＶＴＲ、光ディスク装置などの記録再生装置では、ＰＲＭＬ(Partial Responce Maximum Likelihood) と呼ばれる信号処理方式が注目を集めている。この信号処理方式は、既存の記録再生系を大幅に変更することなく、信号処理によって記録密度を１．２〜１．５倍に高めることができる技術である。

このＰＲＭＬ信号処理にはＡＤ変換器が用いられるが、その信号処理をより高速化する一つの方策として、ＡＤ変換器の変換速度の高速化を挙げることができる。一般的に、ＡＤ変換器の変換速度を高速化する方式として、最も適した変換方式に並列型ＡＤ変換方式が知られている（例えば、特許文献１参照）。

図２１に、４ビット並列型ＡＤ変換器の構成の一例を示す。アナログ入力信号を４ビットのデジタル信号に変換する場合、並列型ＡＤ変換器では、低電位側電源（ＶＲＢ）と高電位側電源（ＶＲＴ）との間に１６個の抵抗Ｒ１０１〜Ｒ１１６を直列に接続して１５レベルの基準電圧を生成し、アナログ入力電圧ＶＩＮとこれらの基準電圧とをプリアンプ１０１-1〜１０１-15 を介して比較器１０２-1〜１０２-15 で制御クロックによって一斉に比較する構成となっている。

比較器１０２-1〜１０２-15 での比較において、基準電圧がアナログ入力電圧ＶＩＮ以下に対応する比較器出力は全て高レベル（以下、“Ｈ”レベルと記す）となり、基準電圧がそれ以上の比較器出力は全て低レベル（以下、“Ｌ”レベルと記す）となる。この“Ｈ”レベルから“Ｌ”レベルへの変化点を１６個の排他的（Ｅｘ）−ＯＲ回路１０３-0〜１０３-15 によって検出する。Ｅｘ−ＯＲ回路１０３-0〜１０３-15 の出力は、ＲＯＭで構成されるエンコード回路１０４のワード線１０５に与えられる。この例では、エンコード回路１０４には４ビットのデジタル出力に対応して４本のビット線１０６が配設されている。

図２２に、エンコード回路１０４の構成の一例を示す。このエンコード回路１０４は、分解能に応じたワード線１０５とビット線１０６、そしてＲＯＭセル１０７で構成されている。かかる構成のエンコード回路１０４は、プリチャージとデータ生成との２つのモードで動作する。

プリチャージモードでは、制御クロックＣＫＥＮＣが“Ｌ”レベルとなり、Ｅｘ−ＯＲ回路１０３-0〜１０３-15 からの信号は全て禁止される。このとき、ビット線１０６は“Ｈ”レベルにチャージアップされる。その後、制御クロックＣＫＥＮＣが“Ｈ”レベルのときにただ一つのＲＯＭセルのみが“Ｈ”レベルとなる。これにより、そのＲＯＭセルが接続されているビット線１０６が“Ｌ”レベルとなってバイナリデータが生成される。

特開平９−９３１３０号公報

しかしながら、上述した従来の並列型ＡＤ変換器では、ビット数が増大したときに、以下の２つの問題点が発生する。
(1) ビット数が増大することにより、比較器の数が指数関数的に増し、消費電力およびチップ面積が増大する。
(2) ビット数が増大することにより、エンコード回路のＲＯＭセルの数が増し、これに伴って各ビット線の寄生容量が増大するため、ワード線の負荷が増大し、エンコード回路の動作速度が低下するとともに、プリチャージ動作時の電力も増大する。

本発明は、上記課題に鑑みてなされたものであり、比較器の数を約半分に削減し、かつエンコード回路を不要とすることで、低消費電力化、小チップ面積化および変換速度の高速化を可能とした並列型ＡＤ変換器およびこれを用いた記録再生装置を提供することにある。

本発明による並列型ＡＤ変換器は、それぞれ異なる電圧値の複数の基準電圧を生成する基準電圧生成回路と、複数の基準電圧のうち２つずつを第１，第２の参照電圧とし、アナログ入力信号が第１，第２の参照電圧内にあるときにのみ判定結果を出力する複数の比較器と、複数の基準電圧ごとにこれらを増幅して複数の比較器に第１，第２の参照電圧として与える複数のプリアンプと、複数の比較器の出力に基づいてグレイコードを生成するグレイコード生成回路と、このグレイコードをコード変換してデジタル信号として出力するコード変換回路とを備えた構成となっている。そして、この並列型ＡＤ変換器は、ＡＤ変換器を回路内に有する信号処理回路に当該ＡＤ変換器として用いられる。また、この信号処理回路は記録再生装置の信号処理系として搭載される。

上記構成の並列型ＡＤ変換器、これを用いた信号処理回路およびこれを搭載した記録再生装置において、複数の比較器の各々は、２値の判定機能を有し、複数の基準電圧のうちの２つずつを第１，第２の参照電圧（基準電圧）とし、アナログ入力信号が第１，第２の参照電圧内にあるときにのみ判定結果を出力する。複数のプリアンプは、複数の基準電圧の各々を増幅して複数の比較器に第１，第２の参照電圧として与える。グレイコード生成回路は、これら２値の判定機能を有する比較器の各出力の論理和をとることでグレイコードを生成する。このグレイコードは、最終的にコード変換回路でコード変換されてデジタル信号となる。

本発明によれば、複数の基準電圧とアナログ入力信号との大小関係を判定する複数の比較器として２値の判定機能を持つ比較器を用い、これら比較器の出力に基づいてグレイコードを生成し、このグレイコードのコード変換によってデジタル信号に変換するようにしたことにより、比較器の数を従来の半分にできるため、低電力化および小チップ面積化に有効となる。また、高速化を制限しているプリチャージ等の機能を有するエンコード回路を用いる必要がないため、ＡＤ変換速度の高速化が図れる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の第１実施形態に係る並列型ＡＤ変換器の構成を示すブロック図である。ここでは、アナログ入力信号を例えば４ビットのデジタル信号に変換する４ビット並列型ＡＤ変換器を例に採って示している。

図１から明らかなように、第１実施形態に係る並列型ＡＤ変換器は、低電位側電源（ＶＲＢ）と高電位側電源（ＶＲＴ）との間に直列に接続された１６個の抵抗Ｒ１〜Ｒ１６、２値の判定機能を有する８個の比較器１１-1〜１１-8、２つＯＲ回路１２，１３およびコード変換回路１４を有する構成となっている。

１６個の抵抗Ｒ１〜Ｒ１６は同じ抵抗値を有し、低電位側基準電圧ＶＲＢと高電位側基準電圧ＶＲＴの電位差を分圧することによってそれぞれの接続点（分圧点）に１５レベルの基準電圧Ｖｒ１〜Ｖｒ１５を得る基準電圧生成回路を構成している。これら基準電圧Ｖｒ１〜Ｖｒ１５のうち、奇数番目の基準電圧の２つずつが奇数番目の比較器１１-1，１１-3，１１-5，１１-7の各第１，第２の参照電圧となる。

すなわち、基準電圧Ｖｒ１，Ｖｒ３が比較器１１-1に与えられ、基準電圧Ｖｒ５，Ｖｒ７が比較器１１-3に与えられ、基準電圧Ｖｒ９，Ｖｒ１１が比較器１１-5に与えられ、基準電圧Ｖｒ１３，Ｖｒ１５が比較器１１-7に与えられる。そして、奇数番目の比較器１１-1，１１-3，１１-5，１１-7の各比較出力Ｃ１，Ｃ３，Ｃ５，Ｃ７がＯＲ回路１２の４入力となる。

一方、偶数番目の基準電圧については、基準電圧Ｖｒ２，Ｖｒ６が比較器１１-2に与えられ、基準電圧Ｖｒ４，Ｖｒ１２が比較器１１-4に与えられ、基準電圧Ｖｒ１０，Ｖｒ１４が比較器-6に与えられ、基準電圧Ｖｒ８が回路電源電圧ＶＤＤと共に比較器１１-8に与えられる。そして、２，６番目の比較器１１-2，１１-6の各比較出力Ｃ２，Ｃ６がＯＲ回路１３の２入力となる。また、４，８番目の比較器１１-4，１１-8の各比較出力Ｃ４，Ｃ８は、直接コード変換回路１４に入力される。

ここで、２値の判定機能を有する比較器１１-1〜１１-8について説明する。図２に、２値の判定機能を有する比較器の入出力特性を示す。例えば、比較器１１-1は２つの参照電圧Ｖｒ１，Ｖｒ２（Ｖｒ１＜Ｖｒ２）およびアナログ入力信号Ｖｉｎをそれぞれ取り込む３つの入力端子を持っており、参照電圧Ｖｒ１，Ｖｒ２とアナログ入力信号Ｖｉｎの大小関係として、Ｖｒ１＜Ｖｉｎ＜Ｖｒ２の関係が成立するときにのみ、“Ｈ”レベルの比較結果を出力する機能を有する。比較器１１-2〜１１-8も、比較器１１-1と全く同じ機能を持っている。

これら比較器１１-1〜１１-8を用いて並列型比較器を構成した場合において、比較器１１-1〜１１-8の各比較出力Ｃ１〜Ｃ８を、入力電圧を横軸にして示すと図３の波形図のようになる。そして、比較器１１-1，１１-3，１１-5，１１-7の各比較出力Ｃ１，Ｃ３，Ｃ５，Ｃ７がＯＲ回路１２で論理和（Ｃ１＋Ｃ３＋Ｃ５＋Ｃ７）がとられ、比較器１１-2，１１-6の各比較出力Ｃ２，Ｃ６がＯＲ回路１３で論理和（Ｃ２＋Ｃ６）がとられる。

この論理演算により、ＯＲ回路１２，１３の各論理和出力（Ｃ１＋Ｃ３＋Ｃ５＋Ｃ７），（Ｃ２＋Ｃ６）および比較器１１-4，１１-8の各比較出力Ｃ４，Ｃ８は、図４の波形図に示すように、４ビットのグレイ（Ｇｒａｙ）コードとなる。ここに、グレイコードとは、図４の波形図から明らかなように、隣り同士の２つのコードが常に１ビットだけ異なっているコードである。このグレイコードは、コード変換回路１４においてバイナリ（Ｂｉｎａｒｙ）コードに変換されて４ビットのデジタル信号Ｄ０〜Ｄ３として出力される。

上述したように、第１実施形態に係る並列型ＡＤ変換器では、２つの参照電圧間にアナログ入力信号があるときにのみ判定結果を出力する２値の判定機能を持つ比較器をデジタル信号のビット数に応じた数だけ用い、これら比較器の比較出力の論理和をとることによってグレイコードを生成するようにしたことにより、４ビット並列型ＡＤ変換器の場合を例に採ると、従来は１６個の比較器が必要であったのに対して８個の比較器で済むため、従来に比べて半分の比較器の数で並列型ＡＤ変換器を実現でき、しかも低消費電力化および小チップ面積化に極めて有利となる。

また、従来の並列型ＡＤ変換器では必要であったプリチャージ方式のエンコード回路が不要となり、比較器１１-1〜１１-8の比較出力に対して論理和演算を行うことで直接グレイコードを生成することができるため、プリチャージに変換時間を制限されることがない。したがって、第１実施形態に係る並列型ＡＤ変換器によれば、変換速度の高速化を図ることができる利点もある。

図５は、第１実施形態に係る並列型ＡＤ変換器に用いられる２値の判定機能を有する比較器の回路構成の一例を示す回路図である。本例に係る比較器では、差動対トランジスタを積み上げることで、一つの電流源で図２に示すような入出力特性を得るようにしている。

具体的には、図５において、ソースが共通に接続されたＰＭＯＳの差動対トランジスタＭ１，Ｍ２と、一方のトランジスタＭ１のドレインにソースが共通に接続されたＰＭＯＳの差動対トランジスタＭ３，Ｍ４との２組の差動対が設けられている。差動対トランジスタＭ１，Ｍ２のソース共通接続点と電源ＶＤＤとの間には、定電流源Ｉｏが接続されている。

他方のトランジスタＭ２のドレインにはＰＭＯＳのトランジスタＭ６のソースが接続され、当該トランジスタＭ６のドレインはトランジスタＭ３のドレインと共通に接続されている。トランジスタＭ４のドレインとグランドＧＮＤ（又は負電源ＶＳＳ、以下同様とする）との間には、ダイオード接続構成のＮＭＯＳのトランジスタＭ７が、トランジスタＭ３，Ｍ６の各ドレインとＧＮＤとの間には、ダイオード接続構成のＮＭＯＳのトランジスタＭ８がそれぞれ負荷として接続されている。

上記の回路構成において、トランジスタＭ１とＭ３の各ゲートがアナログ入力信号Ｖｉｎを取り込む入力端子１５に共通に接続されている。トランジスタＭ４とＭ６の各ゲートが一方の参照電圧Ｖｒ１を取り込む入力端子１６に共通に接続されている。トランジスタＭ２のゲートが他方の参照電圧Ｖｒ２を取り込む入力端子１７に接続されている。そして、トランジスタＭ４のドレインとトランジスタＭ７のゲート・ドレインの共通接続点が出力電圧Ｖｏを導出する出力端子１８に接続されている。

Ｖｒ１＜Ｖｒ２において、Ｖｉｎ＜Ｖｒ１のとき、定電流源Ｉｏの電流はトランジスタＭ１，Ｍ３を通ってダイオード負荷Ｍ８に流れる。このため、出力電圧Ｖｏは“Ｌ”レベルとなる。Ｖｒ１＜Ｖｉｎ＜Ｖｒ２のとき、定電流源Ｉｏの電流はトランジスタＭ１，Ｍ４を通ってダイオード負荷Ｍ７に流れる。このため、出力電圧Ｖｏは“Ｈ”レベルとなる。Ｖｒ２＜Ｖｉｎのとき、定電流源Ｉｏの電流はトランジスタＭ１，Ｍ６を通ってダイオード負荷Ｍ８に流れる。このため、出力電圧Ｖｏは“Ｌ”レベルとなる。その結果、回路特性としては、図２に示した入出力特性を実現できる。

ところで、ＡＤ変換器の分解能が上がると、比較器の参照電圧間の電位差が小さくなり、差動対トランジスタの切り替わり特性が低下する。これは比較器の２値の判定に誤差が生じ、比較器自身のオフセットとしてみえてくる。すなわち、図５の回路例において、例えばＶｉｎ＝Ｖｒ１のときを考える。Ｖｒ１とＶｒ２の参照電圧間の電位差が小さいと、差動対トランジスタＭ１−Ｍ２が完全に電流ステアリングすることができず、トランジスタＭ１とトランジスタＭ２に電流が振り分けられる。

ここで、Ｉｏ＝１００μＡで、トランジスタＭ１，Ｍ２にそれぞれ８０μＡ，２０μＡという具合に振り分けられたとすると、トランジスタＭ３，Ｍ４ではそれぞ４０μＡ流れ、ダイオード負荷Ｍ７，Ｍ８にはそれぞれ４０μＡ，６０μＡが流れることになり、その差２０μＡが誤差となって比較器のオフセット電圧として生じる。

かかる問題を回避すべくなされた比較器の他の回路例を図６に示す。図６において、図５と同等部分には同一符号を付し、その説明については繰り返しになるので省略する。この他の例に係る比較器では、ギルバートセルタイプ構成となっている。すなわち、ＰＭＯＳのトランジスタＭ５，Ｍ６が、トランジスタＭ２のドレインにソースが共通に接続されて差動対を構成している。そして、トランジスタＭ５のゲートがトランジスタＭ１，Ｍ３の各ゲートと共にアナログ入力電圧を取り込む入力端子１５に接続されている。

このように、比較器をギルバートセルタイプにすることにより、図５の回路構成における問題を回避することができる。すなわち、ギルバートセルタイプの回路構成において、図５の回路構成の場合と同様の条件、即ちＩｏ＝１００μＡで、トランジスタＭ１，Ｍ２にそれぞれ８０μＡ，２０μＡという具合に振り分けられたとすると、トランジスタＭ５，Ｍ６にはそれぞれ１０μＡの電流が流れるため、トランジスタＭ７，Ｍ８にはそれぞれ５０μＡ，５０μＡが流れることにより、誤差が生じることはない。

図７は、本発明の第２実施形態に係る並列型ＡＤ変換器の構成を示すブロック図であり、図中、図１と同等部分には同一符号を付し、その説明については繰り返しになるので省略する。本実施形態でも、第１実施形態の場合と同様に、アナログ入力信号を例えば４ビットのデジタル信号に変換する４ビット並列型ＡＤ変換器を例に採って示している。

本実施形態に係る４ビット並列型ＡＤ変換器では、比較器１１-1〜１１-8の前段に、１５個のプリアンプ１９-1〜１９-15 を基準電圧Ｖｒ１〜Ｖｒ１５に対応して配置した構成を採っている。このように、比較器１１-1〜１１-8の前にプリアンプ１９-1〜１９-15 を置くことにより、比較器１１-1〜１１-8の比較動作をより高速にすることができる。

プリアンプ１９-1〜１９-15 は各々アナログ入力信号Ｖｉｎと各基準電圧Ｖｒ１〜Ｖｒ１５を入力とすることから、２入力、２出力の構成となっている。この場合、比較器１１-1〜１１-8は４入力の回路構成となる。図８は、４入力の比較器１１-1〜１１-8の回路構成を示す回路図であり、図中、図６と同等部分には同一符号を付し、その説明については繰り返しになるので省略する。

基本的には、図６と同じ回路構成となっている。そして、アナログ入力信号Ｖｉｎを取り込む２つの入力端子１５-1，１５-2と、２つの基準電圧を取り込む２つの入力端子１６，１７の計４つの入力端子を持つとともに、２つの出力端子１８-1，１８-2を持っている。入力端子１５-1にはトランジスタＭ１のゲートが、入力端子１５-2にはトランジスタＭ３，Ｍ５の各ゲートがそれぞれ接続されている。そして、入力端子１６には下位側のプリアンプを経た基準電圧が、入力端子１７には上位側のプリアンプを経た基準電圧がそれぞれ印加される。

上述した構成の第２実施形態に係る並列型ＡＤ変換器においても、基本的には第１実施形態に係る並列型ＡＤ変換器と同様に動作により、グレイコードの生成が行われるため、第１実施形態の場合と同様の作用効果が得られる。これに加えて、第２実施形態に係る並列型ＡＤ変換器では、比較器１１-1〜１１-8の前にプリアンプ１９-1〜１９-15 を置く構成を採ったことにより、比較器１１-1〜１１-8の比較動作をより高速にすることができるため、変換速度をより高速化できる利点がある。

ところで、プリアンプの出力は常にダイナミックな応答が要求され、特に並列型のＡＤ変換器ではプリアンプ間で応答がばらつくと変換エラーの原因となる。したがって、プリアンプ１９-1〜１９-15 間で応答がばらつかない方が都合が良い。このような観点から案出されたのが第３実施形態に係る並列型ＡＤ変換器である。

図９は、本発明の第３実施形態に係る並列型ＡＤ変換器の構成を示すブロック図であり、図中、図７と同等部分には同一符号を付し、その説明については繰り返しになるので省略する。本実施形態でも、第１，第２実施形態の場合と同様に、アナログ入力信号を例えば４ビットのデジタル信号に変換する４ビット並列型ＡＤ変換器を例に採って示している。

本実施形態に係る４ビット並列型ＡＤ変換器では、図７の回路構成に対して、１個多い１９個のプリアンプ１９-1〜１９-16 を用意し、これらプリアンプ１９-1〜１９-16 の各２つの出力端子から比較器１１-1〜１１-8の各４つの入力端子に至る信号線の長さが最短になるようにプリアンプ１９-1〜１９-16 の配列を並び変えた構成を採っている。

すなわち、図７の回路構成の場合には、基準電圧Ｖｒ１〜Ｖｒ１５に対応したプリアンプ１９-1〜１９-15 が下位側から順に配置されているのに対して、本実施形態に係る回路構成では、プリアンプ１９-1〜１９-16 の各出力が比較器１１-1〜１１-8の各４つの入力端子に入力される順にプリアンプ１９-1〜１９-16 が配置されている。

具体的には、基準電圧Ｖｒ１，Ｖｒ３，Ｖｒ２，Ｖｒ６，Ｖｒ５，Ｖｒ７，Ｖｒ４，Ｖｒ１２，Ｖｒ９，Ｖｒ１１，Ｖｒ１０，Ｖｒ１４，Ｖｒ１３，Ｖｒ１５，Ｖｒ８をそれぞれ入力するプリアンプ１９-1，１９-3，１９-2，１９-6，１９-5，１９-7，１９-4，１９-12 ，１９-9，１９-11 ，１９-10 ，１９-14 ，１９-13 ，１９-15 ，１９-8が、下位側から順に配置されている。そして、最上位が電源電圧ＶＤＤを入力とするプリアンプ１９-16 となる。

上述したように、第３実施形態に係る並列型ＡＤ変換器では、プリアンプ１９-1〜１９-16 の各２つの出力端子から比較器１１-1〜１１-8の各４つの入力端子に至る信号線の長さが最短になるようにプリアンプ１９-1〜１９-16 を配置したことで、図９の配線パターンから明らかなように、各信号線をレイアウト上等間隔等距離に配線でき、負荷を同じにすることができるため、プリアンプ１９-1〜１９-16 間で応答がばらつくことがなくなる。これにより、プリアンプ１９-1〜１９-16 間での応答のばらつきに起因する変換エラーを抑制できる。

なお、図９の配線パターンから明らかなように、プリアンプ出力の信号線の長さが最短になるようにプリアンプ１９-1〜１９-16 を並び変えたことに伴い、プリアンプ１９-1〜１９-16 の入力側は基準電圧Ｖｒ１〜Ｖｒ１５の電位によってプリアンプまでの配線の距離がそれぞれのプリアンプで異なることになる。しかしながら、これらの配線はＤＣ電圧を扱うため、高速動作に影響を及ぼすことは一切ない。

図１０は、本発明の第４実施形態に係る並列型ＡＤ変換器の構成を示すブロック図であり、図中、図９と同等部分には同一符号を付し、その説明については繰り返しになるので省略する。本実施形態でも、第１，第２，第３実施形態の場合と同様に、アナログ入力信号を例えば４ビットのデジタル信号に変換する４ビット並列型ＡＤ変換器を例に採って示している。

本実施形態に係る４ビット並列型ＡＤ変換器では、図９の回路構成に対して、比較器部分を２系統にインターリーブ動作させる回路構成を採っている。すなわち、８個の比較器１１-1〜１１-8に対して同じ数の比較器２１-1〜２１-8を別系統として用意し、さらに比較器１１-1〜１１-8の系統と同様に、比較器２１-1〜２１-8に対して２つのＯＲ回路２２，２３およびコード変換回路２４を設けた構成となっている。

上記の回路構成において、奇数番目の比較器２１-1，２１-3，２１-5，２１-7の各比較出力Ｃ１′，Ｃ３′，Ｃ５′，Ｃ７′がＯＲ回路２２の４入力となる。一方、偶数番目の比較器については、２，６番目の比較器２１-2，２１-6の各比較出力Ｃ２′，Ｃ６′がＯＲ回路２３の２入力となる。また、４，８番目の比較器２１-4，２１-8の各比較出力Ｃ４′，Ｃ８′は、直接コード変換回路２４に入力される。

上述したように、第４実施形態に係る並列型ＡＤ変換器では、比較器部分を２系統にインターリーブ動作させる構成を採ったことにより、第３実施形態に係る並列型ＡＤ変換器に比べて動作速度がほぼ半分になるため、より高速な変換動作が可能となる。この場合、図９の回路構成に比べて比較器の数が２倍になるが、追加する比較器２１-1〜２１-8を比較器１１-1〜１１-8の相互間に生じるスペース（デッドスペース）に配置するようにすれば、回路面積（チップ面積）が増大することはない。

また、並列型ＡＤ変換器において、通常、インターリーブ動作させる構成を採ると、４ビットの場合で３０個の比較器が必要となるが、本実施形態では、２値の判定機能を有する比較器を用いているため、ほぼ半分の１６個で済むことになる。

なお、本実施形態においては、図９の回路構成に対して比較器部分を２系統にインターリーブ動作させる構成を採るとしたが、図１および図７の回路構成に対しても同様の構成を採ることが可能であることは勿論である。

ところで、図５、図６および図８の回路例の比較器では、ダイオード負荷Ｍ７（Ｍ８）に電流を流すことで、アナログ入力電圧Ｖｉｎに応じた出力電圧Ｖｏを比較結果（判定結果）として導出する構成を採っていたが、比較器としては、ロジックレベルの判定結果を導出できる構成のものが望ましい。

図１１は、ロジックレベルの判定結果を導出できる比較器の回路構成の一例を示す回路図である。本例に係る比較器は、入力段３１、フリップ・フロップ回路３２およびラッチ機能を有する出力段３３からなる構成となっている。

入力段３１は、基本的に、図８に示した比較器と同じ回路構成となっている。したがって、図中、図８と同等部分には同一符号を付し、その説明については繰り返しになるので省略する。異なるのは、図８の回路構成では、ダイオード負荷Ｍ７，Ｍ８に電流を流すことで、アナログ入力電圧Ｖｉｎに応じた出力電圧Ｖｏを出力しているのに対して、入力段３１では、アナログ入力電圧Ｖｉｎに応じた電流をフリップ・フロップ回路３２に供給するようにしている点だけである。

フリップ・フロップ回路３２は、一方のゲートが他方のドレインに、他方のゲートが一方のドレインにそれぞれ接続されてフリップ・フロップを構成するＧＮＤ側の一対のＮＭＯＳトランジスタＭ１１，Ｍ１２と、同様の接続関係によってフリップ・フロップを構成するＶＤＤ側の一対のＮＭＯＳトランジスタＭ１３，Ｍ１４と、トランジスタＭ１１，Ｍ１３の各ドレイン間とトランジスタＭ１２，Ｍ１４の各ドレイン間にそれぞれ接続されたＮＭＯＳトランジスタＭ１５，Ｍ１６と、トランジスタＭ１３，Ｍ１４にそれぞれ並列に接続されたＰＭＯＳトランジスタＭ１７，Ｍ１８と、トランジスタＭ１１，Ｍ１２の各ドレイン間に接続されたＮＭＯＳトランジスタＭ１９とから構成されている。

上記の回路構成において、ＮＭＯＳトランジスタＭ１５，Ｍ１６はトランスファゲートとして機能し、ＰＭＯＳトランジスタＭ１７，Ｍ１８はりセットスイッチとして機能する。これらトランジスタＭ１５〜Ｍ１８の各ゲートには、クロックパルスＣＫＬが印加される。また、ＮＭＯＳトランジスタＭ１９はリセットスイッチとして機能する。このＮＭＯＳトランジスタＭ１９のゲートには、クロックパルスＣＫＲが印加される。

かかる構成のフリップ・フロップ回路３２は、入力段３１から供給される電流の差電流をセンスし、ＭＯＳロジックレベル（“Ｈ”レベルがＶＤＤレベルで、“Ｌ”レベルがＧＮＤレベル）まで増幅する機能を持っている。これにより、僅かな差電流でも２つの参照電圧に対するアナログ入力信号の比較結果を、ＭＯＳロジックレベルの判定結果として導出できる。この判定結果は、出力段３３でラッチされる。

出力段３３は、互いに直列に接続されたＮＭＯＳトランジスタＭ２１，Ｍ２２および互いに並列接続されたＰＭＯＳトランジスタＭ２３，Ｍ２４からなるＮＯＲ回路３３１と、互いに直列に接続されたＮＭＯＳトランジスタＭ２５，Ｍ２６および互いに並列接続されたＰＭＯＳトランジスタＭ２７，Ｍ２８からなるＮＯＲ回路３３２とが互いに並列に接続されてなるＲ−Ｓフリップ・フロップ構成のラッチ回路によって構成されている。この出力段３３では、１つ前のサンプルデータ（判定結果）がラッチされることになる。

図１２は、ロジックレベルの判定結果を導出できる比較器の回路構成の他の例を示す回路図であり、図中、図１１と同等部分には同一符号を付し、その説明については繰り返しになるので省略する。

本例に係る比較器は、基本的に、図１１に示した比較器と同様の回路構成となっている。異なるのは、差電流をセンスする部分に流す電流が、定電流源の電流との差になっている点だけである。すなわち、入力段３１′において、トランジスタＭ４，Ｍ６の各ドレイン（電流出力端）とＧＮＤとの間に定電流源Ｉｏがそれぞれ接続された構成となっている。このとき、差動対トランジスタＭ１．Ｍ２のエミッタ共通接続点に接続された定電流源には４Ｉｏの電流が流れる。

ところで、比較器において、差動対トランジスタの電流ステアリングのレスポンスは、相互コンダクタンスｇｍの大きさに依存するためバイアス電流を大きな値に設計する傾向がある。電流値が大きくなると、差電流をセンスする部分に発生する電圧も大きくなり、２値判定を決定する入力段に必要な動作電圧が少なくなる。

これに対して、本例に係る比較器においては、上述したように、入力段３１′の電流出力端とＧＮＤとの間に定電流源をそれぞれ接続し、差電流をセンスする部分に定電流源の電流Ｉｏとの差電流を流すようにしているので、不必要にセンス部分の電圧を大きくすることなく、差動対トランジスタに大きなバイアス電流を流すことができる。これにより、回路電源ＶＤＤの低電圧化を図る上で有利な比較器となる。

なお、第１〜第４実施形態では、比較器として、図５、図６、図８、図１１および図１２に示した差動対トランジスタを積み上げた回路構成のものを用いることを前提として説明したが、これらの回路構成の比較器に限定されるものではなく、例えばチョッパタイプの回路構成の比較器でも良く、要は、２値の判定機能を持つ構成の比較器であれば良い。

通常、ＣＭＯＳコンバータ（ＡＤ変換器）には、オフセットキャンセル機能を有するチョッパタイプのプリアンプを用いた比較器が使用される場合が多い。図１３は、オフセットキャンセル機能を有するチョッパタイプのプリアンプの構成の一例を示す回路図である。図１４に、その動作タイミングを示す。

その動作は、先ず、入力電圧ｉｎに対してオートゼロ（ＡＺ）を行う。このオートゼロモードでは、ショートスイッチＳＷ１１，ＳＷ１２がオンすることによってアンプ１９の入出力端間がショートされ、利得が最も高くなる電位に自動バイアスされ、またこの電位に対して入力電圧をサンプルする。次のフェイズでアンプのショートスイッチＳＷ１１，ＳＷ１２がオフし、入力側は参照電圧ｒｅｆにスイッチＳＷ２１，ＳＷ２２を切り替えてアンプ（ＡＭＰ）モードとなり、入力電圧ｉｎと参照電圧ｒｅｆの差電圧を増幅する。

このチョッパタイプの優れた点は、アンプ動作の前に必ずオートゼロを行うため高精度の増幅が行え、また入力電圧ｉｎに対してオートゼロを行うことによってサンプルホールド機能を実現するので、入力帯域を高くできることである。しかしその反面、クロックｃｋ１，ｃｋ２の周波数が高くなった場合、毎回オートゼロを行うことによってクロックｃｋ１，ｃｋ２のキックバックノイズがアンプ動作に悪影響を与えてしまう。また、図１４のタイミングチャートから明らかなように、クロックｃｋ１，ｃｋ２の一周期の半分がオートゼロ期間に費やされてしまうため、十分な増幅動作を行うことができなくなる。

一方、オートゼロは必ず毎回行う必要はなく、容量Ｃ１１，Ｃ１２の電荷の漏れが増幅動作の精度に影響を与えない程度ならば、数クロックの間は連続動作をさせることが可能である。この場合の動作タイミングを図１５に示す。オートゼロは参照電圧ｒｅｆに対して行い、その後しばらくはアンプ動作モードとなる。この期間では、アンプ１９は連続系のアンプと全く同じになる。このタイミングを選ぶことにより、上述したキックバックノイズを大幅に低減できるとともに、増幅時間がクロックｃｋ１，ｃｋ２の周波数に制限されることはない。

図１６は、上述したチョッパタイプのプリアンプを有する比較器を用いた場合の本発明の第５実施形態に係る並列型ＡＤ変換器の構成例を示すブロック図であり、図中、図９と同等部分には同一符号を付し、その説明については繰り返しになるので省略する。図９に示す実施形態の場合、変換動作に必要な比較器は８個であるが、本実施形態では少なくとも１個多い９個の比較器３４-0〜３４-8を配置する。

図１６において、比較器３４-0〜３４-8の各々を、チョッパタイプのプリアンプ２個と２値の判定機能を有する比較器１個の構成と定義する。各プリアンプの参照電圧は先述した各実施形態の場合と同じであるが、ここでは完全差動形式で図示している（なお、結線については、図が複雑になるため図では数値で記述している）。また、図中、Ｈ，Ｌは最高電位と最低電位の意味である。

本実施形態に係る並列型ＡＤ変換器では、比較器３４-0〜３４-8のチョッパタイプのプリアンプを、図１５の動作タイミングで動作させる態様を採っている。しかし、最初のオートゼロ後、ずっとアンプ動作を続けることはできないため、変換動作として必ずどこかでオートゼロを行う必要がある。したがって、オートゼロ動作を変換動作から独立させる必要がある。そこで、本来必要となる比較器の数を少なくとも１個多く配置し、変換動作に関係ないプリアンプをオートゼロさせることで、オートゼロ動作と変換動作を独立させるようにしている。

図１６において、比較器３４-0〜３４-8の後段には、選択回路３５が設けられている。この選択回路３５は、変換動作に必要な比較器３４-0〜３４-8の各出力Ｃ０〜Ｃ８を選択し、ＯＲ回路１２，１３を介して、あるいは直接にコード変換回路１４に供給する。比較器３４-0〜３４-8のプリアンプのオートゼロ動作およびアンプ動作のタイミング制御、ならびに選択回路３５の切り替え制御は、外部クロックＥＸＴＣＬＫに基づいて動作するクロックコントローラ３６によって行われる。

図１７は、比較器３４-0〜３４-8の各々におけるプリアンプの構成を示す回路図である。比較器３４-0〜３４-8の各々において、プリアンプは制御クロックｃｋ１〜ｃｋ４により、図１８のタイミングチャートに示すような動作タイミングで、オートゼロ（ＡＺ）モードとアンプ（ＡＭＰ）モードの各動作を行う。入力端子として、アナログ入力電圧（ｉｎ＋，ｉｎ−）の入力端子２個と、参照電圧（ｒｅｆＡ＋，ｒｅｆＡ−，ｒｅｆＢ＋，ｒｅｆＢ−）の入力端子４個の計６個の入力端子が設けられている。

アンプモードでの動作は前述した通りであるが、参照電圧ｒｅｆ＋，ｒｅｆ−への接続の制御が多少異なる。参照電圧ｒｅｆ＋，ｒｅｆ−への接続は、オートゼロコントロール信号ＡＺ＿ｃｏｎによって制御される。このオートゼロコントロール信号ＡＺ＿ｃｏｎが“Ｈ”レベルであれば参照電圧ｒｅｆＡ＋，ｒｅｆＡ−が選択され、“Ｌ”レベルであれば参照電圧ｒｅｆＢ＋，ｒｅｆＢ−が選択される。

図１９は、変換動作のタイミング関係を示したタイミングチャートである。この例では、内部クロックＥＣＬＫの周波数が外部クロックＥＸＴＣＬＫと同じ、即ち分周比を１としたが、１／ｎ（ｎ＞１）に設定することも可能である。

先ず最初に期間ｔ０においてＲＥＳ＝１（“Ｈ”レベル）となり、変換動作に先立ち初期化動作に入り、全プリアンプはオートゼロモードになる。このとき、ＡＺ＿ｃｏｎが“Ｈ”レベルであるので、プリアンプの参照電圧としてｒｅｆＡ＋，ｒｅｆＡ−側が選択される。つまり、プリアンプ０はＬとＨ、プリアンプ１はＬとＨ、プリアンプ２は１と１５、プリアンプ３は３と１３、という具合に参照電圧が選択されてオートゼロモードとなる。

期間ｔ１でＲＥＳ＝０（“Ｌ”レベル）として変換動作に入る。このとき、ＡＺ＿ｃｏｎが“Ｌ”レベルとなり、次のオートゼロからは参照電圧としてｒｅｆＢ＋，ｒｅｆＢ−側が選択される。比較器３４-0のプリアンプはＬとＨの参照電圧でオートゼロモードにあったため比較器３４-0の出力Ｃ０は無効であり、選択回路３５では選択されずＯＲ回路１２まで伝達されない。このため、比較器３４-1〜３４-8の各出力Ｃ１〜Ｃ８を用いてグレイコードが生成される。

期間ｔ２では、比較器３４-0のプリアンプは１と１５、３と１３の参照電圧に対してオートゼロを行い、この期間中も比較器３４-1〜３４-8の各出力Ｃ１〜Ｃ８を用いてグレイコードが生成される。期間ｔ３では、比較器３４-1のプリアンプは２と１４、６と１０の参照電圧に対してオートゼロを行い、この期間は比較器３４-0の出力Ｃ０と比較器３４-2〜３４-8の各出力Ｃ２〜Ｃ８を用いてグレイコードが生成される。

期間ｔ１０で比較器３４-8がオートゼロ後にＡＺ＿ｃｏｎが“Ｈ”レベルに切り替わり、これ以後のオートゼロでは参照電圧としてｒｅｆＡ＋，ｒｅｆＡ−側が選択される。期間ｔ１３では比較器３４-8のプリアンプは８と８、ＨとＬに対してオートゼロを行い、この期間は比較器３４-0〜３４-7の各出力Ｃ０〜Ｃ７を用いてクレイコードが生成される。そして、期間ｔ２１で比較器３４-0がオートゼロ後にＡＺ＿ｃｏｎが“Ｌ”レベルに切り替わる。以降、この一連の動作が繰り返して実効される。

上述した一連の動作により、オートゼロは初期化期間を除き、２個のプリアンプだけがクロックに同期して順次に行われるため、クロックのキックバックノイズは大幅に低減される。また、外部クロックＥＸＴＣＬＫと内部クロックＥＣＬＫの周波数とで１／ｎに分周することにより、オートゼロ期間を十分に長くできるため、変換スピードに独立してオフセットキャンセルが可能になる。

なお、本実施形態においては、比較器３４-0〜３４-8として、チョッパタイプのプリアンプ２個と２値の判定機能を有する比較器１個の構成のものを用いるとしたが、２値の判定機能を有する比較器そのものがチョッパタイプの比較器であっても良いことは勿論である。

上述した第１〜第５実施形態に係る並列型ＡＤ変換器は、例えば、ＰＲＭＬ(Partial Responce Maximum Likelihood) 信号処理回路およびこれを搭載した記録再生装置に用いられる。図２０に、ＰＲＭＬ信号処理回路を搭載した記録再生装置の構成の一例を示す。

この記録再生装置は、例えば、ハードディスクコントローラ（ＨＤＣ）４１、ＰＲＭＬ信号処理回路４２およびハードディスク装置４３を有する構成となっている。ＰＲＭＬ信号処理回路４２は、ＨＤＣ４１からの入力情報系列から、記録符号化器４２１、プリコーダ４２２および書込み補償回路４２３を介してハードディスク装置４３の記録媒体への書き込み信号を生成し、また当該記録媒体からの読み出し信号から、自動利得制御回路（ＡＧＣ）４２４、低域通過フィルタ４２５、ＡＤ変換器４２６、ＰＲ等化器４２７、ビタビ復号回路４２８および記録復号化器４２９を介してＨＤＣ４１への出力情報系列を再生する。

上記のＰＲＭＬ信号処理回路４２において、低域通過フィルタ４２５はＡＤ変換器４２６の出力の高周波ノイズを除去する作用をなす。ＰＲ等化器４２７は、ビタビ復号回路４２８に好都合となる如く隣接信号間に意図的に信号干渉を生じさせる。ビタビ復号回路４２８は、この干渉信号を元に戻すように動作する。なお、図１９において、トラッキングのためのサーボ信号の復号回路とＡＤ変換器のタイミング制御回路等については省略している。

ところで、ＰＲＭＬ信号処理回路４２を搭載した記録再生装置において、ＰＲＭＬ信号処理をより高速化する方策の一つとして、ＡＤ変換器４２６の変換速度の高速化を挙げることができる。一般的に、ＡＤ変換器の変換速度の高速化する方式として、最も適した変換方式に並列型ＡＤ変換方式が知られている。このＡＤ変換器４２６として、先述した第１〜第４実施形態に係る並列型ＡＤ変換器が用いられる。

このように、ＰＲＭＬ信号処理回路４２において、ＡＤ変換器４２６として第１〜第４実施形態に係る並列型ＡＤ変換器を用いることにより、これら並列型ＡＤ変換器は少ない比較器数で構成できるため、本信号処理回路４２の低消費電力化および本信号処理回路４２をＩＣ化した際の小チップ面積化に極めて有利となる。しかも、これら並列型ＡＤ変換器は変換速度が非常に速いため、本信号処理回路４２の性能向上にも寄与できる。したがって、このＰＲＭＬ信号処理回路４２を搭載することにより、記録再生装置の低消費電力化や性能の向上を図ることができる。

なお、本適用例に係る記録再生装置では、記録媒体が磁気ディスクの場合を例に採ったが、磁気ディスクに限られるものではなく、光ディスクなどの他の記録媒体であっても良い。

本発明の第１実施形態に係る並列型ＡＤ変換器の構成例を示すブロック図である。 ２値の判定機能を有する比較器の入出力特性を示す図である。 ２値の判定機能を有する比較器の出力の波形図である。 グレイコードを示す波形図である。 第１実施形態に係る並列型ＡＤ変換器に用いられる２値の判定機能を有する比較器の回路構成の一例を示す回路図である。 第１実施形態に係る並列型ＡＤ変換器に用いられる２値の判定機能を有する比較器の回路構成の他の例を示す回路図である。 本発明の第２実施形態に係る並列型ＡＤ変換器の構成例を示すブロック図である。 第２実施形態に係る並列型ＡＤ変換器に用いられる２値の判定機能を有する比較器の回路構成の一例を示す回路図である。 本発明の第３実施形態に係る並列型ＡＤ変換器の構成例を示すブロック図である。 本発明の第４実施形態に係る並列型ＡＤ変換器の構成例を示すブロック図である。 ＭＯＳロジックレベルの判定結果を導出できる比較器の回路構成の一例を示す回路図である。 ＭＯＳロジックレベルの判定結果を導出できる比較器の回路構成の他の例を示す回路図である。 オフセットキャンセル機能を有するチョッパタイプのプリアンプの構成の一例を示す回路図である。 チョッパタイプのプリアンプの動作タイミングの一例を示すタイミングチャートである。 チョッパタイプのプリアンプの動作タイミングの他の例を示すタイミングチャートである。 チョッパタイプのプリアンプを有する比較器を用いた場合の本発明の第５実施形態に係る並列型ＡＤ変換器の構成例を示すブロック図である。 第５実施形態に係る並列型ＡＤ変換器におけるプリアンプの構成を示す回路図である。 第５実施形態に係る並列型ＡＤ変換器におけるプリアンプの動作タイミングを示すタイミングチャートである。 第５実施形態に係る並列型ＡＤ変換器の変換動作タイミングを示すタイミングチャートである。 本発明に係る記録再生装置の構成の一例を示すブロック図である。 ４ビット並列型ＡＤ変換器の従来例を示すブロック図である。 エンコード回路の構成の一例を示す回路図である。

符号の説明

１１-1〜１１-8，２１-1〜２１-8…比較器、１２，１３，２１，２３…ＯＲ回路、１４，２４…コード変換回路、１９-1〜１９-16 …プリアンプ、４１…ハードディスクコントローラ（ＨＤＣ）、４２…ＰＲＭＬ信号処理回路、４３…ハードディスク装置

Claims (8)

1. それぞれ異なる電圧値の複数の基準電圧を生成する基準電圧生成回路と、
   前記複数の基準電圧のうちの２つずつを第１，第２の参照電圧とし、アナログ入力信号が前記第１，第２の参照電圧内にあるときにのみ判定結果を出力する複数の比較器と、
   前記複数の基準電圧ごとにこれらを増幅して前記複数の比較器に第１，第２の参照電圧として与える複数のプリアンプと、
   前記複数の比較器の出力に基づいてグレイコードを生成するグレイコード生成回路と、
   前記グレイコード生成回路で生成されたグレイコードをコード変換してデジタル信号として出力するコード変換回路と
   を備えた並列型ＡＤ変換器。
2. 前記複数の比較器は、前記複数の基準電圧のうちの低電圧側から奇数番目の２つずつを第１，第２の参照電圧とする第１の比較器群と、前記複数の基準電圧のうちの低電圧側から偶数番目の２つずつを第１，第２の参照電圧とする第２の比較器群とからなる
   請求項１記載の並列型ＡＤ変換器。
3. 前記グレイコード生成回路は、前記第１の比較器群の各比較器出力の論理和をとる第１のＯＲ回路と、前記第２の比較器群の所定の比較器出力の論理和をとる第２のＯＲ回路とを有し、前記第１，第２のＯＲ回路の各出力および前記第２の比較器群の各比較器出力のうち前記第２のＯＲ回路で論理和をとられる以外の比較器出力をグレイコードとして出力する
   請求項２記載の並列型ＡＤ変換器。
4. 前記複数のプリアンプの各々の出力端子から前記複数の比較器の入力端子に至る信号線の長さが最短になる配列で前記複数のプリアンプが配置されている
   請求項１記載の並列型ＡＤ変換器。
5. 前記複数の比較器を２系統有し、これら２系統の比較器をインターリーブ動作させる
   請求項１記載の並列型ＡＤ変換器。
6. 前記複数の比較器は、チョッパタイプの比較器であって、前記デジタル信号のビット数に対応した数よりも少なくとも１個多く配置され、少なくとも１個の比較器ずつ順に前記入力信号に対してオートゼロ動作を行うとともに、残りの比較器の各出力を用いて変換動作を行う
   請求項１記載の並列型ＡＤ変換器。
7. それぞれ異なる電圧値の複数の基準電圧を生成する基準電圧生成回路と、
   前記複数の基準電圧のうちの２つずつを第１，第２の参照電圧とし、アナログ入力信号が前記第１，第２の参照電圧内にあるときにのみ判定結果を出力する複数の比較器と、
   前記複数の基準電圧ごとにこれらを増幅して前記複数の比較器に第１，第２の参照電圧として与える複数のプリアンプと、
   前記複数の比較器の出力に基づいてグレイコードを生成するグレイコード生成回路と、
   前記グレイコード生成回路で生成されたグレイコードをコード変換してデジタル信号として出力するコード変換回路と
   を備えた並列型ＡＤ変換器を回路内に有し、この並列型ＡＤ変換器を用いてアナログ信号をデジタル信号に変換する
   信号処理回路。
8. それぞれ異なる電圧値の複数の基準電圧を生成する基準電圧生成回路と、
   前記複数の基準電圧のうちの２つずつを第１，第２の参照電圧とし、アナログ入力信号が前記第１，第２の参照電圧内にあるときにのみ判定結果を出力する複数の比較器と、
   前記複数の基準電圧ごとにこれらを増幅して前記複数の比較器に第１，第２の参照電圧として与える複数のプリアンプと、
   前記複数の比較器の出力に基づいてグレイコードを生成するグレイコード生成回路と、
   前記グレイコード生成回路で生成されたグレイコードをコード変換してデジタル信号として出力するコード変換回路と
   を備えた並列型ＡＤ変換器を回路内に有する信号処理回路を搭載し、記録媒体から読み出した信号を処理する
   記録再生装置。

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