JPH01243724A - 並列形ａｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号変換回路に関し、特に並列形高速ＡＤ変換
器として使用するに適した信号変換回路に関する。

〔従来の技術〕

一般に、並列形ＡＤ変換器は、第６図に示す如く、出力
ビツト数をｎとすれば、（２”−１）レベルに分圧され
た参照電圧ＶＪのそれぞれと、アナログ入力電圧ＶＸｓ
を比較する（２”−１）個（オーバーフローを含む場合
は２″個）の比較器１０と、これら比較器１０からの出
力を２進化符号に変換する符号変換回路（エンコーダ）
２から構成される。

上述の如き構成を有する並列形ＡＤ変換器においては、
比較器１０として、第７図に示す如きラッチングコンパ
レータが使用される。このラッチングコンパレータは、
サンプルとホールドの２つのモードを持ち、サンプルモ
ードでは増幅器として動作するものである。

並列形ＡＤ変換器の変換周波数は、上記ラッチングコン
パレータ１０が、サンプルモードになってから、比較結
果を決定できるまでの時間（これを「リカバリータイム
」という）ｔｒによって決定される。従って、並列形Ａ
Ｄ変換器を高速化する場合、上記リカバリータイムｔｒ
　を短縮することが、必要である。

従来の装置では、ラッチングコンパレータの前段に、前
置増幅器を設け、ラッチングコンパレータに供給する入
力信号を増幅することによって、上記リカバリータイム
ｔｒの短縮を行い、並列形ＡＤ変換器の高速化を図って
いる。これに関連する技術については１例えば、掘田、
麻殖生他によるｒ１５０ｍＷ、８ビツトビデオ用Ａ／Ｄ
変換器」）テレビジョン学会技術報告Ｅ　Ｄ　９１５．
１９８５）等がある。

また、更に高い変換周波数を必要とする場合には、二つ
の並列形ＡＤ変換器の参照電圧端子およびアナログ入力
端子を並列につなぎ、二つのｉ列形ＡＤ変換器のクロッ
ク信号の位相をずらして動作させ、実効的に変換周波数
を、並列形ＡＤ変換器が一つの場合の二倍にする方法が
採用されている。

しかし、上記第１の技術では、前置増幅器の増幅率を上
げるに伴い、リカバリータイムｔｒ　を短縮できるが、
その効果は、増幅率を高くするに従って鈍化してくる。

また、前置増幅器の増幅率を高くしようとすると、前置
増幅器の入力応答特性が悪化し、そのため、並列形ＡＤ
変換器の入力帯域を狭めてしまうという問題がある。従
って、並列形ＡＤ変換器の性能を劣化させずに高速化を
図ろうとした場合、前置増幅器の増幅率はある程度まで
しか上げられず、従って、リカバリータイムｔ「の短縮
にも限界があった。

また、前記第２の技術である二つのＡＤ変換器を並列接
続して使用する場合には、二つのＡＤ変換器中の同じレ
ベルを受持つ比較器に入力される参照レベルが、同一に
なるようなオフセット調節が必要であるという問題があ
った。

このような問題を解決するため、特願昭６２−１７２５
０２においては、第５図に示す如く、２つの並列形ＡＤ
変換器（エンコーダ）２１．２２のラッチングコンパレ
ータ１０より前の部分、即ち、参照電圧発生用ラダー抵
抗回路と前置増幅器列１１を１両ＡＤ変換器２１．２２
で共用した構成とし、両ＡＤ変換器２１．２２のクロッ
ク信号φｌとφ２の位相をずらして動作させる並列形Ａ
Ｄ変換器が提案されている。これによれば、前記第１の
従来例と同様、前置増幅器による比較器のりカバリ−タ
イム短縮の効果が得られると同時に、前記第２の従来例
で必要とされたオフセット調節なしで、実効的な変換周
波数が向上するような並列形ＡＤ変換器を実現できる。

〔発明が解決しようとする課題〕

上記第３の従来技術で提案された構成の並列形ＡＤ変換
器を実現しようとした場合、一つの前置増幅器を共用す
る二つのラッチングコンパレータは、入力オフセット電
圧や入力応答特性が同じであることが望まれる。モノリ
シックＩＣ上でこの条件を満たすためには、二つのラッ
チングコンパレータを互いに近づけて配置するなどの、
チップレイアウト上の工夫が必要とされる。しかし、上
記第３の従来技術では、このようなモノリシックＩＣ化
のための、チップレイアウトについての配慮がなされて
いなかった。

本発明の目的は、ラダー抵抗と前置増幅器列とを共用し
た二つのＡＤ変換器から成る並列形ＡＤ変換器を、モノ
リシックＩＣ上で実現するためのチップレイアウト構成
を与えることにある。

〔課題を解決するための手段〕

上記目的は、入力を共通にした二つのラッチングコンパ
レータを有し、それらが互いに逆位相で動作するように
接続した、ツインコンパレータ回路と、前置増幅器と、
抵抗器とから成るブロックを、繰り返し並べて配置する
ことにより、達成される。

〔作用〕

抵抗器は隣接する抵抗器と接続されラダー抵抗回路を形
成し、参照電圧発生回路として用いられる。前置増幅器
は、ラダー抵抗回路の発生する参照電圧と入力アナログ
電圧との差電圧を増幅してツインコンパレータに与える
。ツインコンパレータは、その内部の２つのラッチング
コンパレータが互いに逆位相で動作し、ラッチングコン
パレータが１つの場合の倍のレートで、前置増幅器の出
力の比較動作を行う、ツインコンパレータは、二つのラ
ッチングコンパレータを一つにまとめて配置した構成と
なるので、モノリシックＩＣ上にこれを形成した場合、
同じツインコンパレータ内の二つのラッチングコンパレ
ータは、その使用素子特性が同じになる可能性が高く、
入力オフセットや入力応答特性が同じになる可能性が高
い。

〔実施例〕

以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は本発明の一実施例を示すＡＤ変換器の回路配置
図の一部である０図において、ツインコンパレータ３０
は、第２図に示す回路を含むブロックで、その中の素子
の配置は任意である。抵抗器４は、隣接して配置される
抵抗器と互いに接続され、ラダー抵抗回路を形成し、各
レベルに対応した参照電圧を発生する。

前置増幅器１１は、第３図に示す差動増幅器回路を含む
ブロックで、その中の素子の配置は任意である。前置増
幅器１１は参照電圧と入力アナログ電圧の差を増幅して
ツインコンパレータ３０に与える。ツインコンパレータ
３０内の二つのラッチングコンパレータは、前置増幅器
１１の出力を受けとり、互いに逆位相で比較動作を行う
。すべてのブロックのツインコンパレータの２つの出力
は、各々エンコーダ回路Ａ及びＢに入力され、ディジタ
ル符号化される。

第４図は本発明の第２の実施例を示すＡＤ変換器の回路
配置図の一部である。上記第１の実施例と異なる点は、
ツインコンパレータを縦長にレイアウトしている点であ
る。本実施例によれば、ブロックの横方向の長さが短か
くなり、エンコーダ回路を２つ並べることによって生じ
る。チップの横方向の長さの増大を押さえることができ
る、という効果がある。

〔発明の効果〕

本発明によれば、二つのラッチングコンパレータを、ツ
インコンパレータとして同一ブロック内にレイアウトし
ているので、モノリシックＩＣでこれを実現した場合、
二つのラッチングコンパレータに使用する素子特性が一
致しやすくなるため、それらの入力オフセット電圧や入
力応答が一致しやすくなるという効果がある。

また、互いに逆位相で動く二つのラッチングコンパレー
タを、ツインコンパレータとして同一ブロック内にレイ
アウトし、逆位相動作をするようにブロック内で配線す
ることが可能なので、クロック信号配線を複雑に交差さ
せたり、二つのラッチングコンパレータに各々配線した
りする必要がない、という効果がある。

以上の説明において、同一の前置増幅器に接続されるラ
ッチングコンパレータは２つとし、それをまとめた回路
をツインコンビレータと呼んだが、このラッチングコン
パレータの数は３つ以上でもよく、レイアウトにおいて
も同様の方法を用いることができることは明白である。

【図面の簡単な説明】

第１図は本発明の第１の実施例になるＡＤ変換器の回路
配置図を示す要部平面図、第２図はツインコンパレータ
の回路図、第３図は前置増幅器の回路図、第４図は本発
明の第２の実施例になるＡＤ変換器の回路配置図を示す
要部平面図、第５図は並列形ＡＤ変換器の回路図、第６
図は従来例の並列形ＡＤ変換器のブロック図、第７図は
ラッチングコンパレータの回路図である。 ２．２１．２２・・・エンコーダ、４・・・抵抗器、１
゜・・・ラッチングコンパレータ、１１・・・前置増幅
器、３０・・・ツインコンパレータ。 躬　ｌ　凹 デにジタル　出力ｌ　、出力２ ＣＬＫ　　（ＬＫ ／／ｍｌｚ曽’４ｋ　　３０・ツインコンパレータ粥４
凹 ２／ニジコータ゛ 第　５　口 テ一ジクル出力ｌ、出力２

Claims (1)

【特許請求の範囲】
1. １、複数の並列型ＡＤ変換器のラダー抵抗と前置増幅器
   群を共用し、両ＡＤ変換器のクロック信号の位相をずら
   して動作される並列型ＡＤ変換器において、複数の比較
   器１つにまとめたブロックと前置増幅器を含むブロック
   と抵抗器を含むブロックとから成るブロック単位とし、
   それを繰り返し並べて配置したことを特徴とする並列Ａ
   Ｄ変換器。