JP2675706B2 - 抵抗ストリング回路 - Google Patents
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
- H03M1/362—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider
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- H03M1/76—Simultaneous conversion using switching tree
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、例えば高精度のＡ／
Ｄ変換器、あるいはＤ／Ａ変換器に適用される抵抗スト
リング回路に関する。
Ｄ変換器、あるいはＤ／Ａ変換器に適用される抵抗スト
リング回路に関する。
【０００２】
【従来の技術】この種の抵抗ストリング回路としては、
「抵抗ストリング型Ａ／Ｄ変換器の非線型誤差解析と評
価」（電子通信学会論文誌、Vol.J67-C,No.12,PP.941〜
948,1984-12 ）が知られている。
「抵抗ストリング型Ａ／Ｄ変換器の非線型誤差解析と評
価」（電子通信学会論文誌、Vol.J67-C,No.12,PP.941〜
948,1984-12 ）が知られている。
【０００３】抵抗ストリング型Ｄ／Ａ変換器は、Ｄ／Ａ
変換器またはＡ／Ｄ変換器の内部回路としてよく用いら
れる。この抵抗ストリング型Ｄ／Ａ変換器の精度は、抵
抗素子の製造誤差に依存している。すなわち、抵抗素子
の抵抗値が製造誤差により異なると、抵抗ストリングに
非線型誤差が生じる。このため、従来の抵抗ストリング
型Ｄ／Ａ変換器の精度は、せいぜい８〜９ビットであ
り、このＤ／Ａ変換器を使用して、１０ビット以上の高
精度なＤ／Ａ変換器およびＡ／Ｄ変換器を実現すること
が困難であった。
変換器またはＡ／Ｄ変換器の内部回路としてよく用いら
れる。この抵抗ストリング型Ｄ／Ａ変換器の精度は、抵
抗素子の製造誤差に依存している。すなわち、抵抗素子
の抵抗値が製造誤差により異なると、抵抗ストリングに
非線型誤差が生じる。このため、従来の抵抗ストリング
型Ｄ／Ａ変換器の精度は、せいぜい８〜９ビットであ
り、このＤ／Ａ変換器を使用して、１０ビット以上の高
精度なＤ／Ａ変換器およびＡ／Ｄ変換器を実現すること
が困難であった。
【０００４】図１は、従来の３ビット抵抗ストリング回
路の一例を示す等価回路図である。同図において、接地
電位ＶSSと基準電位Ｖref の相互間には、抵抗素子Ｒ1
〜Ｒ8 が直列接続されている。
路の一例を示す等価回路図である。同図において、接地
電位ＶSSと基準電位Ｖref の相互間には、抵抗素子Ｒ1
〜Ｒ8 が直列接続されている。
【０００５】図２は、図１に示す回路のパターンの一例
を示すものである。この抵抗セグメント回路は、Ｘ方向
の長さを小さくするため、各抵抗素子Ｒ1 〜Ｒ8 がＹ方
向に並べて配置される。これら各抵抗素子Ｒ1 〜Ｒ8 は
Ｘ方向に設けられた金属配線例えばアルミニウム配線Ａ
ｌによって接続されている。
を示すものである。この抵抗セグメント回路は、Ｘ方向
の長さを小さくするため、各抵抗素子Ｒ1 〜Ｒ8 がＹ方
向に並べて配置される。これら各抵抗素子Ｒ1 〜Ｒ8 は
Ｘ方向に設けられた金属配線例えばアルミニウム配線Ａ
ｌによって接続されている。
【０００６】図３は、図２に示すパターンにおいて、製
造誤差により生じたＸ方向の単位長さ当りの抵抗値のプ
レーナばらつきを示すものであり、横軸は抵抗の位置、
縦軸は単位長さ当たりの抵抗値ρ（Ω／μｍ）である。
造誤差により生じたＸ方向の単位長さ当りの抵抗値のプ
レーナばらつきを示すものであり、横軸は抵抗の位置、
縦軸は単位長さ当たりの抵抗値ρ（Ω／μｍ）である。
【０００７】図４は、図２に示すパターンにおいて、Ｙ
方向のプレーナばらつき成分を無視し、図３に示すよう
なＸ方向の抵抗のばらつきを有する場合の非線型誤差ε
を示すものである。同図において、横軸は抵抗分割され
た電位を示し、縦軸は非線型誤差εを示している。この
場合、最大誤差はε0 となる。図５、図６は、抵抗スト
リング回路の他の従来例を示すものであり、図５は等価
回路、図６はそのパターン平面図である。この抵抗スト
リング回路は、抵抗素子Ｒ4 とＲ5 の相互間で折り返さ
れ、接地電位ＶSSと基準電位Ｖref が隣接して配置され
ている。
方向のプレーナばらつき成分を無視し、図３に示すよう
なＸ方向の抵抗のばらつきを有する場合の非線型誤差ε
を示すものである。同図において、横軸は抵抗分割され
た電位を示し、縦軸は非線型誤差εを示している。この
場合、最大誤差はε0 となる。図５、図６は、抵抗スト
リング回路の他の従来例を示すものであり、図５は等価
回路、図６はそのパターン平面図である。この抵抗スト
リング回路は、抵抗素子Ｒ4 とＲ5 の相互間で折り返さ
れ、接地電位ＶSSと基準電位Ｖref が隣接して配置され
ている。
【０００８】このようなパターン構造とした場合、図７
に示すように、Ｘ方向の単位長さ当たりの抵抗値のプレ
ーナばらつきは、図１、図２に示す構成の場合と変わら
ないが、図８に示すように、非線型誤差の最大値ε1 を
図１、図２に示す構成の場合より小さくすることができ
る（ε1 ＜ε0 ）。しかし、非線型誤差の最大値ε1を
小さくできるものの、１／２ε0 程度までしか小さくす
ることができない。したがって、この構成としても、１
０ビット以上の高精度なＡ／Ｄ変換器、Ｄ／Ａ変換器を
構成することは困難である。
に示すように、Ｘ方向の単位長さ当たりの抵抗値のプレ
ーナばらつきは、図１、図２に示す構成の場合と変わら
ないが、図８に示すように、非線型誤差の最大値ε1 を
図１、図２に示す構成の場合より小さくすることができ
る（ε1 ＜ε0 ）。しかし、非線型誤差の最大値ε1を
小さくできるものの、１／２ε0 程度までしか小さくす
ることができない。したがって、この構成としても、１
０ビット以上の高精度なＡ／Ｄ変換器、Ｄ／Ａ変換器を
構成することは困難である。
【０００９】
【発明が解決しようとする課題】上記従来の抵抗ストリ
ング回路は、製造誤差によって生じる非線型誤差を十分
小さく抑えることが困難なものであり、この抵抗ストリ
ング回路を使用したＤ／Ａ変換器を用いて高精度なＡ／
Ｄ変換器あるいはＤ／Ａ変換器を構成することが困難で
あった。
ング回路は、製造誤差によって生じる非線型誤差を十分
小さく抑えることが困難なものであり、この抵抗ストリ
ング回路を使用したＤ／Ａ変換器を用いて高精度なＡ／
Ｄ変換器あるいはＤ／Ａ変換器を構成することが困難で
あった。
【００１０】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、製造誤差
によって生じる非線型誤差を十分小さく抑えることがで
き、１０ビット以上の高精度なＤ／Ａ変換器あるいはＡ
／Ｄ変換器を実現することが可能な抵抗ストリング回路
を提供しようとするものである。
されたものであり、その目的とするところは、製造誤差
によって生じる非線型誤差を十分小さく抑えることがで
き、１０ビット以上の高精度なＤ／Ａ変換器あるいはＡ
／Ｄ変換器を実現することが可能な抵抗ストリング回路
を提供しようとするものである。
【００１１】
【課題を解決するための手段】この発明は、上記課題を
解決するため、複数の第１の抵抗素子の長手部を互いに
平行として配置し、これら第１の抵抗素子の長手方向端
部を順次接続することにより、第１の電源と第２の電源
の間に前記複数の第１の抵抗素子を直列接続した第１の
抵抗ストリングと、複数の第２の抵抗素子の長手部を互
いに平行として前記第１の抵抗ストリングを構成する第
１の抵抗素子と交互に配置し、これら第２の抵抗素子の
長手方向端部を順次接続するとともに、前記第１、第２
の電源が前記第１の抵抗ストリングと逆に接続された第
２の抵抗ストリングと、前記第１、第２の抵抗ストリン
グにおいて、抵抗分割した電位が同一の複数の対称位置
をそれぞれ接続する配線とを具備している。
解決するため、複数の第１の抵抗素子の長手部を互いに
平行として配置し、これら第１の抵抗素子の長手方向端
部を順次接続することにより、第１の電源と第２の電源
の間に前記複数の第１の抵抗素子を直列接続した第１の
抵抗ストリングと、複数の第２の抵抗素子の長手部を互
いに平行として前記第１の抵抗ストリングを構成する第
１の抵抗素子と交互に配置し、これら第２の抵抗素子の
長手方向端部を順次接続するとともに、前記第１、第２
の電源が前記第１の抵抗ストリングと逆に接続された第
２の抵抗ストリングと、前記第１、第２の抵抗ストリン
グにおいて、抵抗分割した電位が同一の複数の対称位置
をそれぞれ接続する配線とを具備している。
【００１２】
【００１３】
【作用】すなわち、この発明は、第１の電源と第２の電
源の間に接続された第１の抵抗ストリングと、その第１
の抵抗ストリングと同様のパターン形状を有し、且つ、
第１と第２の電源が第１の抵抗ストリングと逆に接続さ
れた第２の抵抗ストリングとを隣接して配置し、さら
に、第１、第２の抵抗ストリングにおいて抵抗分割さ
れ、同電位とされた複数の点を接続している。しかも、
第１、第２の抵抗ストリングその長手部を互いに平行と
して交互に配置している。したがって、抵抗素子の製造
ばらつきの影響を減少でき、第１の電源から第２の電源
方向に生じる非線形誤差を小さくすることができる。
源の間に接続された第１の抵抗ストリングと、その第１
の抵抗ストリングと同様のパターン形状を有し、且つ、
第１と第２の電源が第１の抵抗ストリングと逆に接続さ
れた第２の抵抗ストリングとを隣接して配置し、さら
に、第１、第２の抵抗ストリングにおいて抵抗分割さ
れ、同電位とされた複数の点を接続している。しかも、
第１、第２の抵抗ストリングその長手部を互いに平行と
して交互に配置している。したがって、抵抗素子の製造
ばらつきの影響を減少でき、第１の電源から第２の電源
方向に生じる非線形誤差を小さくすることができる。
【００１４】
【００１５】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図９は３ビットの抵抗ストリング回路
を示すものである。
照して説明する。図９は３ビットの抵抗ストリング回路
を示すものである。
【００１６】図９に示すように、この抵抗ストリング回
路は、第１、第２の抵抗ストリング１１、１２によって
構成されている。第１の抵抗ストリング１１において、
接地電位ＶSSと基準電位Ｖref の相互間には、抵抗素子
Ｒ11〜Ｒ18が直列接続されている。第２の抵抗ストリン
グ１２は第１の抵抗ストリング１１と逆向きに配列され
ている。すなわち、第２の抵抗ストリング１２の接地電
位ＶSSは第１の抵抗ストリング１１の基準電位Ｖref の
近傍に配設され、第２の抵抗ストリング１２の基準電位
Ｖref は第１の抵抗ストリング１１の接地電位ＶSSの近
傍に配設されている。そして、これら接地電位ＶSSと基
準電位Ｖref の相互間には、抵抗素子Ｒ21〜Ｒ28が直列
接続されている。
路は、第１、第２の抵抗ストリング１１、１２によって
構成されている。第１の抵抗ストリング１１において、
接地電位ＶSSと基準電位Ｖref の相互間には、抵抗素子
Ｒ11〜Ｒ18が直列接続されている。第２の抵抗ストリン
グ１２は第１の抵抗ストリング１１と逆向きに配列され
ている。すなわち、第２の抵抗ストリング１２の接地電
位ＶSSは第１の抵抗ストリング１１の基準電位Ｖref の
近傍に配設され、第２の抵抗ストリング１２の基準電位
Ｖref は第１の抵抗ストリング１１の接地電位ＶSSの近
傍に配設されている。そして、これら接地電位ＶSSと基
準電位Ｖref の相互間には、抵抗素子Ｒ21〜Ｒ28が直列
接続されている。
【００１７】前記第１、第２の抵抗ストリング１１、１
２は、抵抗素子によって分圧した電位が同一な接続点同
志が接続される。すなわち、前記抵抗素子Ｒ12、Ｒ13の
接続点１３(1/4Ｖref ) は、配線１４を介して前記抵抗
素子Ｒ22、Ｒ23の接続点１５(1/4Ｖref ) に接続され、
前記抵抗素子Ｒ14、Ｒ15の接続点１６(1/2Ｖref ) は、
配線１７を介して前記抵抗素子Ｒ24、Ｒ25の接続点１８
(1/2Ｖref ) に接続されている。また、前記抵抗素子Ｒ
16、Ｒ17の接続点１９(3/4Ｖref ) は、配線２０を介し
て前記抵抗素子Ｒ26、Ｒ27の接続点２１(3/4Ｖref ) に
接続されている。したがって、第１、第２の抵抗ストリ
ング１１、１２は互いに対称に配設されることとなる。
図１０は図９のパターン図を示すものであり、図９と同
一部分には、同一符号を付す。
２は、抵抗素子によって分圧した電位が同一な接続点同
志が接続される。すなわち、前記抵抗素子Ｒ12、Ｒ13の
接続点１３(1/4Ｖref ) は、配線１４を介して前記抵抗
素子Ｒ22、Ｒ23の接続点１５(1/4Ｖref ) に接続され、
前記抵抗素子Ｒ14、Ｒ15の接続点１６(1/2Ｖref ) は、
配線１７を介して前記抵抗素子Ｒ24、Ｒ25の接続点１８
(1/2Ｖref ) に接続されている。また、前記抵抗素子Ｒ
16、Ｒ17の接続点１９(3/4Ｖref ) は、配線２０を介し
て前記抵抗素子Ｒ26、Ｒ27の接続点２１(3/4Ｖref ) に
接続されている。したがって、第１、第２の抵抗ストリ
ング１１、１２は互いに対称に配設されることとなる。
図１０は図９のパターン図を示すものであり、図９と同
一部分には、同一符号を付す。
【００１８】第１、第２の抵抗ストリング１１、１２の
抵抗素子Ｒ11〜Ｒ18、Ｒ28〜Ｒ21は、Ｘ軸方向に交互に
配列され、各抵抗素子Ｒ11〜Ｒ18、Ｒ28〜Ｒ21は、その
長さ方向がＹ軸方向に配列されている。各抵抗素子Ｒ11
〜Ｒ18の相互間はそれぞれ配線２２によって接続され、
各抵抗素子Ｒ28〜Ｒ21の相互間はそれぞれ配線２３によ
って接続されている。さらに、第１の抵抗ストリング１
１の接続点１３と第２の抵抗ストリング１２の接続点１
５は配線１４によって接続され、接続点１６と接続点１
８は配線１７によって接続され、接続点１９と接続点２
１は配線２０によって接続されている。前記抵抗素子Ｒ
11〜Ｒ18、Ｒ28〜Ｒ21は例えば、拡散抵抗あるいは多結
晶シリコン抵抗によって構成されている。
抵抗素子Ｒ11〜Ｒ18、Ｒ28〜Ｒ21は、Ｘ軸方向に交互に
配列され、各抵抗素子Ｒ11〜Ｒ18、Ｒ28〜Ｒ21は、その
長さ方向がＹ軸方向に配列されている。各抵抗素子Ｒ11
〜Ｒ18の相互間はそれぞれ配線２２によって接続され、
各抵抗素子Ｒ28〜Ｒ21の相互間はそれぞれ配線２３によ
って接続されている。さらに、第１の抵抗ストリング１
１の接続点１３と第２の抵抗ストリング１２の接続点１
５は配線１４によって接続され、接続点１６と接続点１
８は配線１７によって接続され、接続点１９と接続点２
１は配線２０によって接続されている。前記抵抗素子Ｒ
11〜Ｒ18、Ｒ28〜Ｒ21は例えば、拡散抵抗あるいは多結
晶シリコン抵抗によって構成されている。
【００１９】上記抵抗ストリング回路をＤ／Ａ変換器に
適用する場合、例えば第１の抵抗ストリング１１の各抵
抗の相互間にディジタル信号によって制御されるスイッ
チが接続される。
適用する場合、例えば第１の抵抗ストリング１１の各抵
抗の相互間にディジタル信号によって制御されるスイッ
チが接続される。
【００２０】図１１は、図９、図１０に示す回路のＸ軸
方向の位置に対する単位長さ当りの抵抗値ρ（Ω／ｍ）
を示しており、図１２は、Ｘ軸方向にこのような製造ば
らつきを持った場合の非線型誤差εを示すものである。
同図において、横軸は抵抗分割された電位を示してい
る。
方向の位置に対する単位長さ当りの抵抗値ρ（Ω／ｍ）
を示しており、図１２は、Ｘ軸方向にこのような製造ば
らつきを持った場合の非線型誤差εを示すものである。
同図において、横軸は抵抗分割された電位を示してい
る。
【００２１】上記実施例は、第１、第２の抵抗ストリン
グ１１、１２を対称に接続している。したがって、Ｘ軸
方向に製造のばらつきがあった場合においても、配線１
４、１７、２０によって接続した１／４Ｖref 、１／２
Ｖref 、３／４Ｖref の電位の点での非線型誤差εは、
図１２より明らかなようにほぼ０となる。しかも、最大
非線型誤差ε2 は図４、図８に示す従来の最大非線型誤
差ε0 、ε1 に比べて小さくなる。よって、最大非線型
誤差を従来に比べて大幅に改善できる。
グ１１、１２を対称に接続している。したがって、Ｘ軸
方向に製造のばらつきがあった場合においても、配線１
４、１７、２０によって接続した１／４Ｖref 、１／２
Ｖref 、３／４Ｖref の電位の点での非線型誤差εは、
図１２より明らかなようにほぼ０となる。しかも、最大
非線型誤差ε2 は図４、図８に示す従来の最大非線型誤
差ε0 、ε1 に比べて小さくなる。よって、最大非線型
誤差を従来に比べて大幅に改善できる。
【００２２】図１３は、図１、図５、図９に示す各回路
構成における、Ｘ軸方向の抵抗値のばらつきが１％と仮
定した場合の最大非線型誤差εを計算した結果を示すも
のである。
構成における、Ｘ軸方向の抵抗値のばらつきが１％と仮
定した場合の最大非線型誤差εを計算した結果を示すも
のである。
【００２３】この発明のように、同電位同志の３点を接
続した場合、従来例に比べて最大非線型誤差εが、ε2
／ε0 ＝１／１６あるいは、ε0 ／ε1 ＝１／９となり
精度が大幅に改善される。
続した場合、従来例に比べて最大非線型誤差εが、ε2
／ε0 ＝１／１６あるいは、ε0 ／ε1 ＝１／９となり
精度が大幅に改善される。
【００２４】図１４は、図１、図５、図９に示す各抵抗
ストリング回路を用いてＡ／Ｄ変換器を構成し、非線型
誤差による全高調波歪（ＴＨＤ）を計算した結果を示す
ものである。これはＸ軸方向の抵抗のばらつきを１％と
し、図４、図８、図１２に示したような非線型誤差を有
するＡ／Ｄ変換特性を示している。
ストリング回路を用いてＡ／Ｄ変換器を構成し、非線型
誤差による全高調波歪（ＴＨＤ）を計算した結果を示す
ものである。これはＸ軸方向の抵抗のばらつきを１％と
し、図４、図８、図１２に示したような非線型誤差を有
するＡ／Ｄ変換特性を示している。
【００２５】この実施例の場合、全高調波歪は−８４．
２dBであり、図１に示す構成の場合に比べて２６．１dB
改善され、図５に示す構成の場合に比べて２５．３dB改
善されていることがわかる。
２dBであり、図１に示す構成の場合に比べて２６．１dB
改善され、図５に示す構成の場合に比べて２５．３dB改
善されていることがわかる。
【００２６】また、従来の抵抗ストリング回路を用いて
Ｄ／Ａ、Ａ／Ｄ変換器を構成した場合、製造上の問題に
よる抵抗値のばらつきのため、９ビット程度の精度が限
界であった。しかし、上記実施例の抵抗ストリング回路
を採用した場合、Ｘ軸方向の抵抗値のばらつきを１％と
すると、最大非線型誤差ε2 ＝０．００９（％）、全高
周波歪（ＴＨＤ）−８０dB以上となるため、従来例に比
べて−６５dB改善される。したがって、１０ビット以上
の高精度なＡ／Ｄ、Ｄ／Ａ変換器を実現することができ
る。しかも、この実施例の場合、回路構成が簡単である
ため、パターン設計が容易であるという利点を有してい
る。
Ｄ／Ａ、Ａ／Ｄ変換器を構成した場合、製造上の問題に
よる抵抗値のばらつきのため、９ビット程度の精度が限
界であった。しかし、上記実施例の抵抗ストリング回路
を採用した場合、Ｘ軸方向の抵抗値のばらつきを１％と
すると、最大非線型誤差ε2 ＝０．００９（％）、全高
周波歪（ＴＨＤ）−８０dB以上となるため、従来例に比
べて−６５dB改善される。したがって、１０ビット以上
の高精度なＡ／Ｄ、Ｄ／Ａ変換器を実現することができ
る。しかも、この実施例の場合、回路構成が簡単である
ため、パターン設計が容易であるという利点を有してい
る。
【００２７】尚、上記実施例においては、第１、第２の
抵抗ストリング１１、１２を３点の同電位同士で接続し
た。しかし、接続点の数は、第１、第２の抵抗ストリン
グ１１、１２が対象となる構成であれば、３点以上とし
てもよい。
抵抗ストリング１１、１２を３点の同電位同士で接続し
た。しかし、接続点の数は、第１、第２の抵抗ストリン
グ１１、１２が対象となる構成であれば、３点以上とし
てもよい。
【００２８】この実施例において、多ビットのうち、上
位３ビットに対応した電位を発生するための抵抗ストリ
ング３１は、図９に示す実施例と同様の構成であるた
め、同一部分には同一符号を付す。
位３ビットに対応した電位を発生するための抵抗ストリ
ング３１は、図９に示す実施例と同様の構成であるた
め、同一部分には同一符号を付す。
【００２９】一方、下位２ビットに対応した電位を発生
するための抵抗ストリング３２は、前記上位ビット用の
抵抗ストリング３１を構成する抵抗素子Ｒ21〜Ｒ28に、
それぞれ一系列の抵抗ストリング４１〜４８を並列接続
して構成される。これら抵抗ストリング４１〜４８は、
それぞれ４つの抵抗素子Ｒ41〜Ｒ44によって構成されて
いる。また、例えば各抵抗素子Ｒ11〜Ｒ18、Ｒ41〜Ｒ44
の相互間には、ディジタル信号によって制御される例え
ばスイッチが接続される。
するための抵抗ストリング３２は、前記上位ビット用の
抵抗ストリング３１を構成する抵抗素子Ｒ21〜Ｒ28に、
それぞれ一系列の抵抗ストリング４１〜４８を並列接続
して構成される。これら抵抗ストリング４１〜４８は、
それぞれ４つの抵抗素子Ｒ41〜Ｒ44によって構成されて
いる。また、例えば各抵抗素子Ｒ11〜Ｒ18、Ｒ41〜Ｒ44
の相互間には、ディジタル信号によって制御される例え
ばスイッチが接続される。
【００３０】この実施例によれば、ビット数が多い場合
においても、上位ビットの非線型誤差を低減できる。し
たがって、図９に示す実施例と同様の精度を得ることが
でき、Ｄ／Ａ変換器全体の精度を向上できる。
においても、上位ビットの非線型誤差を低減できる。し
たがって、図９に示す実施例と同様の精度を得ることが
でき、Ｄ／Ａ変換器全体の精度を向上できる。
【００３１】尚、この実施例の場合、上位ビット用の抵
抗ストリングにのみ、抵抗ストリングを追加したが、上
位、下位ともに抵抗ストリングを追加してもよい。さら
に、接続する対称点の数も任意でよい。その他、この発
明の要旨を変えない範囲において、種々変形実施可能な
ことは勿論である。
抗ストリングにのみ、抵抗ストリングを追加したが、上
位、下位ともに抵抗ストリングを追加してもよい。さら
に、接続する対称点の数も任意でよい。その他、この発
明の要旨を変えない範囲において、種々変形実施可能な
ことは勿論である。
【００３２】
【発明の効果】以上、詳述したようにこの発明によれ
ば、製造誤差によって生じる非線型誤差を十分小さく抑
えることができ、１０ビット以上の高精度なＤ／Ａ変換
器あるいはＡ／Ｄ変換器を実現することが可能な抵抗ス
トリング回路を提供できる。
ば、製造誤差によって生じる非線型誤差を十分小さく抑
えることができ、１０ビット以上の高精度なＤ／Ａ変換
器あるいはＡ／Ｄ変換器を実現することが可能な抵抗ス
トリング回路を提供できる。
【図１】従来例の抵抗ストリング回路の一例を示す回路
図。
図。
【図２】図１に示す回路のパターンの一例を示す平面
図。
図。
【図３】図２に示す回路の特性を示す図。
【図４】図２に示す回路の特性を示す図。
【図５】抵抗ストリング回路の他の従来例を示す回路
図。
図。
【図６】図５に示す回路のパターンの一例を示す平面
図。
図。
【図７】図５に示す回路の特性を示す図。
【図８】図５に示す回路の特性を示す図。
【図９】この発明の一実施例を示す回路図。
【図１０】図９に示す回路のパターンの一例を示す平面
図。
図。
【図１１】図９に示す回路の特性を示す図。
【図１２】図９に示す回路の特性を示す図。
【図１３】従来例と本発明の最大非線型誤差（ε）を示
す図。
す図。
【図１４】従来例と本発明の全高調波歪（ＴＨＤ）を示
す図。
す図。
【図１５】この発明の他の実施例を示す回路図。
１１、１２…第１、第２の抵抗ストリング、ＶSS…接地
電位、Ｖref …基準電位、Ｒ11〜Ｒ18、Ｒ21〜Ｒ28…抵
抗素子、１４、１７、２０…配線、３１…上位ビット用
の抵抗ストリング、３２…下位ビット用の抵抗ストリン
グ、４１〜４８…抵抗ストリング、Ｒ41〜Ｒ44…抵抗素
子。
電位、Ｖref …基準電位、Ｒ11〜Ｒ18、Ｒ21〜Ｒ28…抵
抗素子、１４、１７、２０…配線、３１…上位ビット用
の抵抗ストリング、３２…下位ビット用の抵抗ストリン
グ、４１〜４８…抵抗ストリング、Ｒ41〜Ｒ44…抵抗素
子。
Claims (1)
- 【請求項１】 複数の第１の抵抗素子の長手部を互いに
平行として配置し、これら第１の抵抗素子の長手方向端
部を順次接続することにより、第１の電源と第２の電源
の間に前記複数の第１の抵抗素子を直列接続した第１の
抵抗ストリングと、 複数の第２の抵抗素子の長手部を互いに平行として前記
第１の抵抗ストリングを構成する第１の抵抗素子と交互
に配置し、これら第２の抵抗素子の長手方向端部を順次
接続するとともに、前記第１、第２の電源が前記第１の
抵抗ストリングと逆に接続された第２の抵抗ストリング
と、 前記第１、第２の抵抗ストリングにおいて、抵抗分割し
た電位が同一の複数の対称位置をそれぞれ接続する配線
とを具備したことを特徴とする抵抗ストリング回路。
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|---|---|---|---|
| JP4013906A JP2675706B2 (ja) | 1992-01-29 | 1992-01-29 | 抵抗ストリング回路 |
| US08/010,200 US5343199A (en) | 1992-01-29 | 1993-01-28 | Resistor string circuit for use in D/A converter or A/D converter |
| KR1019930001105A KR930017311A (ko) | 1992-01-29 | 1993-01-29 | 저항 스트링회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4013906A JP2675706B2 (ja) | 1992-01-29 | 1992-01-29 | 抵抗ストリング回路 |
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|---|---|
| JPH05206861A JPH05206861A (ja) | 1993-08-13 |
| JP2675706B2 true JP2675706B2 (ja) | 1997-11-12 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4013906A Expired - Fee Related JP2675706B2 (ja) | 1992-01-29 | 1992-01-29 | 抵抗ストリング回路 |
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| JPS58138122A (ja) * | 1982-02-12 | 1983-08-16 | Matsushita Electric Ind Co Ltd | 並列型アナログ・デイジタル変換器 |
| JPS58198922A (ja) * | 1982-05-17 | 1983-11-19 | Hitachi Ltd | 半導体集積回路によるｄ／ａ変換回路 |
| JPS6096925A (ja) * | 1983-11-01 | 1985-05-30 | Matsushita Electronics Corp | 信号変換回路 |
| JPS6126330A (ja) * | 1984-07-16 | 1986-02-05 | Toshiba Corp | 抵抗分圧回路 |
| US4814767A (en) * | 1987-10-08 | 1989-03-21 | Analog Devices, Inc. | Sub-ranging A/D converter with flash converter having balanced input |
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| US4983973A (en) * | 1989-05-22 | 1991-01-08 | Brooktree Corporation | Non-linear analog-to-digital converter |
-
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- 1992-01-29 JP JP4013906A patent/JP2675706B2/ja not_active Expired - Fee Related
-
1993
- 1993-01-28 US US08/010,200 patent/US5343199A/en not_active Expired - Lifetime
- 1993-01-29 KR KR1019930001105A patent/KR930017311A/ko not_active Abandoned
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| Publication number | Publication date |
|---|---|
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| KR930017311A (ko) | 1993-08-30 |
| US5343199A (en) | 1994-08-30 |
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