JP2638814B2 - 並列形ａｄ変換器 - Google Patents
並列形ａｄ変換器Info
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- JP2638814B2 JP2638814B2 JP62172505A JP17250587A JP2638814B2 JP 2638814 B2 JP2638814 B2 JP 2638814B2 JP 62172505 A JP62172505 A JP 62172505A JP 17250587 A JP17250587 A JP 17250587A JP 2638814 B2 JP2638814 B2 JP 2638814B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号変換回路に関し、特に並列形高速AD変換
器として使用するに適した信号変換回路に関するもので
ある。
器として使用するに適した信号変換回路に関するもので
ある。
一般に、並列形AD変換器は、第６図に示す如く、ｎを
出力ビット数とすれば（2n−１）レベルに分圧された参
照電圧Vjのそれぞれと、アナログ入力電圧VINを比較す
る（2n−１）個（オーバーフローを含む場合は2n個の）
比較器10と、これら比較器10からの出力を２進化符号等
に変換する符号変換回路２から構成される。
出力ビット数とすれば（2n−１）レベルに分圧された参
照電圧Vjのそれぞれと、アナログ入力電圧VINを比較す
る（2n−１）個（オーバーフローを含む場合は2n個の）
比較器10と、これら比較器10からの出力を２進化符号等
に変換する符号変換回路２から構成される。
上述の如き構成を有する並列形AD変換器においては、
比較器10として、第７図に示す如きラッチングコンパレ
ータが使用される。このラッチングコンパレータは、サ
ンプルとホールドの二つのモードを持ち、サンプルモー
ドでは増幅器として動作するものである。
比較器10として、第７図に示す如きラッチングコンパレ
ータが使用される。このラッチングコンパレータは、サ
ンプルとホールドの二つのモードを持ち、サンプルモー
ドでは増幅器として動作するものである。
並列形AD変換器の変換周波数は、上記ラッチングコン
パレータが、サンプルモードになってから、比較結果を
決定できるまでの時間（これを「リカバリ・タイム」と
いう）trによって決定される。従って、並列形AD変換器
を高速化する場合、上記リカバリ・タイムtrを短縮する
ことが、是非とも必要である。
パレータが、サンプルモードになってから、比較結果を
決定できるまでの時間（これを「リカバリ・タイム」と
いう）trによって決定される。従って、並列形AD変換器
を高速化する場合、上記リカバリ・タイムtrを短縮する
ことが、是非とも必要である。
従来の装置では、第８図に示す如く、ラッチングコン
パレータの前段に、前置増幅器11を設け、ラッチングコ
ンパレータに供給する入力信号を増幅することによっ
て、上記リカバリ・タイムtrの短縮を行い、並列形AD変
換器の高速化を図っている。これについては、例えば、
堀田，麻殖生地による「150mW,8ビットビデオ用A/D変換
器」（テレビジョン学会技術報告ED915,1985）を参照さ
れたい。
パレータの前段に、前置増幅器11を設け、ラッチングコ
ンパレータに供給する入力信号を増幅することによっ
て、上記リカバリ・タイムtrの短縮を行い、並列形AD変
換器の高速化を図っている。これについては、例えば、
堀田，麻殖生地による「150mW,8ビットビデオ用A/D変換
器」（テレビジョン学会技術報告ED915,1985）を参照さ
れたい。
また、更に高い変換周波数を必要とする場合には、第
５図に示す如く、二つの並列形AD変換器の１の参照電圧
端子およびアナログ入力端子を並列につなぎ、二つの並
列形AD変換器のあクロック信号の位相をずらして動作さ
せ、実効的な変換周波数を、並列形AD変換が一つの場合
の二倍にする方法が採用されている。
５図に示す如く、二つの並列形AD変換器の１の参照電圧
端子およびアナログ入力端子を並列につなぎ、二つの並
列形AD変換器のあクロック信号の位相をずらして動作さ
せ、実効的な変換周波数を、並列形AD変換が一つの場合
の二倍にする方法が採用されている。
上記第一の従来技術は、前置増幅器の増幅率を上げる
に伴ない、リカバリ・タイムtrを短縮することができる
が、その効果は、増幅率を高くするに従って鈍化して繰
る。また、前置増派幅器の増幅率を高くしようとする
と、前置増幅器の入力応答特性が悪化し、そのため、並
列形AD変換器の入力帯域を狭めてしまうという問題があ
る。
に伴ない、リカバリ・タイムtrを短縮することができる
が、その効果は、増幅率を高くするに従って鈍化して繰
る。また、前置増派幅器の増幅率を高くしようとする
と、前置増幅器の入力応答特性が悪化し、そのため、並
列形AD変換器の入力帯域を狭めてしまうという問題があ
る。
従って、並列形AD変換器の性能を劣化させずに高速化
を図ろうとした場合、前置増幅器の増幅率はある程度ま
でしか上げられず、従って、リカバリ・タイムtrの短縮
にも限界があった。
を図ろうとした場合、前置増幅器の増幅率はある程度ま
でしか上げられず、従って、リカバリ・タイムtrの短縮
にも限界があった。
また、前記第二の従来例の如く、二つのAD変換器を並
列接続して使用する場合には、二つのAD変換器中の同じ
レベルを受持つ比較器に入力される参照入力レベルが、
同じになるようなオフセット調節が必要であるという問
題があった。
列接続して使用する場合には、二つのAD変換器中の同じ
レベルを受持つ比較器に入力される参照入力レベルが、
同じになるようなオフセット調節が必要であるという問
題があった。
本発明は上記事情に鑑みてなされたもので、その目的
とするところは、従来のAD変換器における上述の如き問
題を解消し、前置増幅器による比較器のリカバリ・タイ
ム短縮の効果を維持したまま、前述のオフセット調節を
必要とせずに、実効的な変換周波数が向上するような並
列形AD変換器（以下、単に「AD変換器」ともいう）を提
供することにある。
とするところは、従来のAD変換器における上述の如き問
題を解消し、前置増幅器による比較器のリカバリ・タイ
ム短縮の効果を維持したまま、前述のオフセット調節を
必要とせずに、実効的な変換周波数が向上するような並
列形AD変換器（以下、単に「AD変換器」ともいう）を提
供することにある。
本発明の上記目的は、一方の入力にアナログ入力（V
IN）が共通に印加され他方の入力にレベルの異なった参
照電圧（Vj）が印加される複数個の前置増幅器（11）
と、入力に上記複数個の前記増幅器（11）のうちの対応
する前置増幅器の出力に接続された一群の複数個の比較
器（10）と、入力に上記複数個の前置増幅器（11）のう
ちの対応する前置増幅器の出力に接続された二群の複数
個の比較器（10′）と、上記一群の複数個の比較器（1
0）の出力と上記二群の複数個の比較器（10′）の出力
とから２進化符号出力を得る符号変換回路（21,22）と
を具備してなり、上記一群の複数個の比較器（10）のサ
ンプルとホールドとを制御する第１クロック信号
（φ１）が上記一群の複数個の比較器（10）に共通に印
加され、上記二群の複数個の比較器（10′）のサンプル
とホールドとを制御する第２クロック信号（φ２）が上
記二群の複数個の比較器（10′）に共通に印加され、上
記第１クロック信号（φ１）と上記第２クロック信号
（φ２）との位相が互いに異なることによって、上記一
群の複数個の比較器（10）のサンプルとホールドのタイ
ミングと上記二群の複数個の比較器（10′）のサンプル
とホールドのタイミングが互いに異なることを特徴とす
る並列形AD変換器によって達成される。
IN）が共通に印加され他方の入力にレベルの異なった参
照電圧（Vj）が印加される複数個の前置増幅器（11）
と、入力に上記複数個の前記増幅器（11）のうちの対応
する前置増幅器の出力に接続された一群の複数個の比較
器（10）と、入力に上記複数個の前置増幅器（11）のう
ちの対応する前置増幅器の出力に接続された二群の複数
個の比較器（10′）と、上記一群の複数個の比較器（1
0）の出力と上記二群の複数個の比較器（10′）の出力
とから２進化符号出力を得る符号変換回路（21,22）と
を具備してなり、上記一群の複数個の比較器（10）のサ
ンプルとホールドとを制御する第１クロック信号
（φ１）が上記一群の複数個の比較器（10）に共通に印
加され、上記二群の複数個の比較器（10′）のサンプル
とホールドとを制御する第２クロック信号（φ２）が上
記二群の複数個の比較器（10′）に共通に印加され、上
記第１クロック信号（φ１）と上記第２クロック信号
（φ２）との位相が互いに異なることによって、上記一
群の複数個の比較器（10）のサンプルとホールドのタイ
ミングと上記二群の複数個の比較器（10′）のサンプル
とホールドのタイミングが互いに異なることを特徴とす
る並列形AD変換器によって達成される。
本発明においては、同一の前置増幅器に接続されたｍ
（ｍ＝2,3,……）個の比較器、すなわち、前記ラッチン
グコンパレータが、一つの比較器がサンプルおよびホー
ルドに要する時間Ｔの1/mの時間、すなわち、T/mずつず
れたタイミングで動作するように構成したことにより、
ディジタル出力はT/m毎に得られるようになり、実効的
な変換周波数はm/Tとなる。これは、前置増幅器に接続
される比較器が一つである場合の変換周波数1/Tのｍ倍
である。
（ｍ＝2,3,……）個の比較器、すなわち、前記ラッチン
グコンパレータが、一つの比較器がサンプルおよびホー
ルドに要する時間Ｔの1/mの時間、すなわち、T/mずつず
れたタイミングで動作するように構成したことにより、
ディジタル出力はT/m毎に得られるようになり、実効的
な変換周波数はm/Tとなる。これは、前置増幅器に接続
される比較器が一つである場合の変換周波数1/Tのｍ倍
である。
以下、本発明の実施例を図面に基づいて詳細に説明す
る。
る。
第１図は本発明の一実施例を示すAD変換器の構成図で
ある。図において、出力ビット数ｎに応じて用意された
（2n−１）個の前置増幅器11は、（2n−１）レベルに分
圧された参照電圧Vjのそれぞれとアナログ入力電圧VIN
とを受取り、増幅して出力する。各前置増幅器11には、
それぞれ、二つの比較器10、10′（ラッチングコンパレ
ータ）が接続されている。この二つの比較器10、10′
は、φ1,φ２なるクロック信号によって、サンプルとホ
ールドの二つのモードが切換えられる。ここで、φ1,φ
２は、第２図に示す如き、互いに位相が180゜ずれたク
ロック信号である。
ある。図において、出力ビット数ｎに応じて用意された
（2n−１）個の前置増幅器11は、（2n−１）レベルに分
圧された参照電圧Vjのそれぞれとアナログ入力電圧VIN
とを受取り、増幅して出力する。各前置増幅器11には、
それぞれ、二つの比較器10、10′（ラッチングコンパレ
ータ）が接続されている。この二つの比較器10、10′
は、φ1,φ２なるクロック信号によって、サンプルとホ
ールドの二つのモードが切換えられる。ここで、φ1,φ
２は、第２図に示す如き、互いに位相が180゜ずれたク
ロック信号である。
クロック信号φ１によってモード切替えが行われる第
一系統の比較器（10）群の出力は、符号変換回路21に、
また、クロック信号φ２によって、モード切換えが行わ
れる第二系統の比較器（10′）群の出力は、符号変換回
路22に、それぞれ接続され、ディジタル出力に変換され
る。第２図には、各信号のタイミングチャートを示す。
一系統の比較器（10）群の出力は、符号変換回路21に、
また、クロック信号φ２によって、モード切換えが行わ
れる第二系統の比較器（10′）群の出力は、符号変換回
路22に、それぞれ接続され、ディジタル出力に変換され
る。第２図には、各信号のタイミングチャートを示す。
本実施例によれば、前置増幅器11による比較器10、1
0′のリカバリ・タイムtr短縮の効果を維持しながら、
前置増幅器11に続く比較器群が一系統であった従来の場
合に比べ、実効的に二倍の変換周波数でAD変換が行える
ようになる。
0′のリカバリ・タイムtr短縮の効果を維持しながら、
前置増幅器11に続く比較器群が一系統であった従来の場
合に比べ、実効的に二倍の変換周波数でAD変換が行える
ようになる。
上記実施例では、前置増幅器11に続く比較器群が二系
統の場合を示したが、前置増幅器11に続く比較群の数を
ｍ（ｍ＝3,4,5……）個とし、符号変換回路をｍ系統分
用意すれば、実効的な変換周波数をｍ倍にすることも可
能である。
統の場合を示したが、前置増幅器11に続く比較群の数を
ｍ（ｍ＝3,4,5……）個とし、符号変換回路をｍ系統分
用意すれば、実効的な変換周波数をｍ倍にすることも可
能である。
次に、本発明の第二の実施例を、第３図により説明す
る。前述の実施例との相違点は、二系統の比較器群力を
スイッチで切換えて、符号変換回路を二系統で共用して
いる点である。スイッチを切換える信号φ３と他の信号
とのタイミングは、第４図に示すように選ぶ。
る。前述の実施例との相違点は、二系統の比較器群力を
スイッチで切換えて、符号変換回路を二系統で共用して
いる点である。スイッチを切換える信号φ３と他の信号
とのタイミングは、第４図に示すように選ぶ。
本実施例では、各比較器出力を符号変換回路へ接続す
る部分に高速のスイッチを必要とするが、符号変換回路
が一系統分でよく、前述の実施例よりも回路規模を小さ
くすることができる。
る部分に高速のスイッチを必要とするが、符号変換回路
が一系統分でよく、前述の実施例よりも回路規模を小さ
くすることができる。
上述の二つの実施例では、前述の第二の従来例で必要
とされたオフセット調節は不要である。また、参照電圧
を作るラダー抵抗と前置増幅器が、全系統で共用されて
いるので、全体としての回路規模は、その系統の数と同
数のAD変換器を並列に接続する場合よりも小さくなり、
モノリシックIC化に向いている。
とされたオフセット調節は不要である。また、参照電圧
を作るラダー抵抗と前置増幅器が、全系統で共用されて
いるので、全体としての回路規模は、その系統の数と同
数のAD変換器を並列に接続する場合よりも小さくなり、
モノリシックIC化に向いている。
なお、上記実施例においては、同一の前置増幅器に接
続された比較器が２個の場合を示したが、比較器の数は
ｍ（ｍ＝2,3,……）個とすることができ、この場合、一
つの比較器がサンプルおよびホールドに要する時間Ｔの
1/m時間、すなわち、T/mずつずれたタイミングで動作す
るように構成したことにより、ディジタル出力はT/m毎
に得られるようになり、実効的な変換周波数はm/Tとな
ることは、前述の通りである。
続された比較器が２個の場合を示したが、比較器の数は
ｍ（ｍ＝2,3,……）個とすることができ、この場合、一
つの比較器がサンプルおよびホールドに要する時間Ｔの
1/m時間、すなわち、T/mずつずれたタイミングで動作す
るように構成したことにより、ディジタル出力はT/m毎
に得られるようになり、実効的な変換周波数はm/Tとな
ることは、前述の通りである。
以上詳細に述べた如く、本発明によれば、入力信号と
分解能に応じたレベルの参照信号とを比較し、入力信号
が参照信号より大となる変化点に対応する比較器の出力
が他の比較器と異なる出力を発生する比較器群を有し、
該比較器群の出力から２進化符号出力を得る並列形AD変
換器において、前記入力信号と分解能に応じたレベルの
参照信号との差信号を発生させる増幅器から成る一群の
前置増幅器列に、該前置増幅器列を構成する増幅器の数
と同数の比較器から成る比較器列を複数列、並列に接続
して構成したので、前置増幅器による比較器のリカバリ
・タイム短縮の効果を維持したまま、前述のオフセット
調節を必要とせずに、実効的な変換周波数が向上するよ
うな並列形AD変換器を実現できるという顕著な効果を奏
するものである。
分解能に応じたレベルの参照信号とを比較し、入力信号
が参照信号より大となる変化点に対応する比較器の出力
が他の比較器と異なる出力を発生する比較器群を有し、
該比較器群の出力から２進化符号出力を得る並列形AD変
換器において、前記入力信号と分解能に応じたレベルの
参照信号との差信号を発生させる増幅器から成る一群の
前置増幅器列に、該前置増幅器列を構成する増幅器の数
と同数の比較器から成る比較器列を複数列、並列に接続
して構成したので、前置増幅器による比較器のリカバリ
・タイム短縮の効果を維持したまま、前述のオフセット
調節を必要とせずに、実効的な変換周波数が向上するよ
うな並列形AD変換器を実現できるという顕著な効果を奏
するものである。
第１図は本発明の一実施例を示すAD変換器の構成図、第
２図は第１図のAD変換器の動作タイミング図、第３図は
本発明の他の実施例を示すAD変換器の構成図、第４図は
第３図のAD変換器の動作タイミング図、第５図は従来の
AD変換器の並列使用例を示す図、第６図は従来の並列形
AD変換器の構成図、第７図はラッチングコンパレータの
回路図、第８図は前段に前置増幅器を設けたラッチング
コンパレータの回路図である。 10,10′：比較器（ラッチングコンパレータ）、11:前段
増幅器、12:スイッチ、1:並列形AD変換器、2,21,22:符
号変換回路。
２図は第１図のAD変換器の動作タイミング図、第３図は
本発明の他の実施例を示すAD変換器の構成図、第４図は
第３図のAD変換器の動作タイミング図、第５図は従来の
AD変換器の並列使用例を示す図、第６図は従来の並列形
AD変換器の構成図、第７図はラッチングコンパレータの
回路図、第８図は前段に前置増幅器を設けたラッチング
コンパレータの回路図である。 10,10′：比較器（ラッチングコンパレータ）、11:前段
増幅器、12:スイッチ、1:並列形AD変換器、2,21,22:符
号変換回路。
Claims (3)
- 【請求項１】一方の入力にアナログ入力が共通に印加さ
れ他方の入力にレベルの異なった参照電圧が印加される
複数個の前置増幅器と、 入力に上記複数個の前記増幅器のうちの対応する前置増
幅器の出力に接続された一群の複数個の比較器と、 入力に上記複数個の前置増幅器のうちの対応する前置増
幅器の出力に接続された二群の複数個の比較器と、 上記一群の複数個の比較器の出力と上記二群の複数個の
比較器の出力とから２進化符号出力を得る符号変換回路
とを具備してなり、 上記一群の複数個の比較器のサンプルとホールドとを制
御する第１クロック信号が上記一群の複数個の比較器に
共通に印加され、 上記二群の複数個の比較器のサンプルとホールドとを制
御す第２クロック信号が上記二群の複数個の比較器に共
通に印加され、 上記第１クロック信号と上記第２クロック信号との位相
が互いに異なることによって、上記一群の複数個の比較
器のサンプルとホールドのタイミングと上記二群の複数
個の比較器のサンプルとホールドのタイミングが互いに
異なることを特徴とする並列形AD変換器。 - 【請求項２】上記第１クロック信号と上記第２クロック
信号との位相差はほぼ180度であることを特徴とする特
許請求の範囲第１項に記載の並列形AD変換器。 - 【請求項３】複数個の前置増幅器の配置個数と上記一群
の複数個の比較器の配置個数と上記二群の複数個の比較
器の配置個数とは互いに等しいことを特徴とする特許請
求の範囲第１項または第２項に記載の並列形AD変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62172505A JP2638814B2 (ja) | 1987-07-10 | 1987-07-10 | 並列形ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62172505A JP2638814B2 (ja) | 1987-07-10 | 1987-07-10 | 並列形ａｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6416123A JPS6416123A (en) | 1989-01-19 |
| JP2638814B2 true JP2638814B2 (ja) | 1997-08-06 |
Family
ID=15943211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62172505A Expired - Fee Related JP2638814B2 (ja) | 1987-07-10 | 1987-07-10 | 並列形ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638814B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5450085A (en) * | 1993-08-31 | 1995-09-12 | Advanced Micro Devices, Inc. | Method and apparatus for high speed analog to digital conversion using multiplexed flash sections |
| JP2008199682A (ja) * | 2008-05-23 | 2008-08-28 | Sony Corp | 並列型ａｄ変換器、これを用いた信号処理回路およびこれを搭載した記録再生装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605091B2 (ja) * | 1976-12-03 | 1985-02-08 | 日本電気株式会社 | 高速比較回路 |
| JPH0761017B2 (ja) * | 1985-09-25 | 1995-06-28 | 株式会社日立製作所 | Ａ／ｄ変換器 |
-
1987
- 1987-07-10 JP JP62172505A patent/JP2638814B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6416123A (en) | 1989-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |