JP2674332B2 - 直並列型アナログ／デジタル変換器 - Google Patents
直並列型アナログ／デジタル変換器Info
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Description
【０００１】
【産業上の利用分野】本発明は直並列型アナログ／デジ
タル（以下Ａ／Ｄ）変換器に関する。
タル（以下Ａ／Ｄ）変換器に関する。
【０００２】
【従来の技術】従来の直並列型Ａ／Ｄ変換器として、例
えば図４に示すような直並列型Ａ／Ｄ変換器が知られて
いる（電子情報通信学会技術研究報告Ｖｏ１．８９，Ｎ
ｏ．２０５，Ｐ．２５，ＩＣＤ８９−１１５）。
えば図４に示すような直並列型Ａ／Ｄ変換器が知られて
いる（電子情報通信学会技術研究報告Ｖｏ１．８９，Ｎ
ｏ．２０５，Ｐ．２５，ＩＣＤ８９−１１５）。
【０００３】図４に示す従来の直並列型Ａ／Ｄ変換器
は、バッファ・アンプ３１と、入力信号をサンプル・ホ
ールドするサンプル・ホールド回路（以下Ｓ／Ｈ）３２
と、Ｓ／Ｈ３２の出力をＡ／Ｄ変換する並列型Ａ／Ｄ変
換器（以下Ａ／Ｄ）３３と、Ｓ／Ｈ３２の出力を入力と
するＳ／Ｈ３４と、Ａ／Ｄ３３の出力をアナログ信号に
変換するＤ／Ａ変換回路（以下Ｄ／Ａ）３５と、Ｓ／Ｈ
３４の出力からＤ／Ａ３５の出力を減算する減算回路３
６と、減算回路３６の出力をＡ／Ｄ変換する並列型Ａ／
Ｄ変換器３７と、エンコーダ３８，３９と、これらエン
コーダ３８，３９を介した並列型Ａ／Ｄ変換器３３，３
７の出力を加算する加算器４０とで構成されている。
は、バッファ・アンプ３１と、入力信号をサンプル・ホ
ールドするサンプル・ホールド回路（以下Ｓ／Ｈ）３２
と、Ｓ／Ｈ３２の出力をＡ／Ｄ変換する並列型Ａ／Ｄ変
換器（以下Ａ／Ｄ）３３と、Ｓ／Ｈ３２の出力を入力と
するＳ／Ｈ３４と、Ａ／Ｄ３３の出力をアナログ信号に
変換するＤ／Ａ変換回路（以下Ｄ／Ａ）３５と、Ｓ／Ｈ
３４の出力からＤ／Ａ３５の出力を減算する減算回路３
６と、減算回路３６の出力をＡ／Ｄ変換する並列型Ａ／
Ｄ変換器３７と、エンコーダ３８，３９と、これらエン
コーダ３８，３９を介した並列型Ａ／Ｄ変換器３３，３
７の出力を加算する加算器４０とで構成されている。
【０００４】この従来の直並列型Ａ／Ｄ変換器は８ビッ
ト分解能で、まず上位４ビットをＡ／Ｄ３３でＡ／Ｄ変
換し、次にＳ／Ｈ３４で保持された入力信号から、上位
ビットをＤ／Ａ変換した電圧を減算回路３６で差し引
き、減算された残りの電圧をＡ／Ｄ３７でＡ／Ｄ変換し
て下位５ビットを求め、上位４ビットと下位５ビットを
加算して最終的な８ビットの変換結果を得るものであ
る。ここで下位ビットが１ビット分多いのは、上位ビッ
トの変換誤差を補正するために、加算するときに上位と
下位とを１ビットオーバーラップさせて加算するので、
４＋５−１＝８ビットの変換となる。
ト分解能で、まず上位４ビットをＡ／Ｄ３３でＡ／Ｄ変
換し、次にＳ／Ｈ３４で保持された入力信号から、上位
ビットをＤ／Ａ変換した電圧を減算回路３６で差し引
き、減算された残りの電圧をＡ／Ｄ３７でＡ／Ｄ変換し
て下位５ビットを求め、上位４ビットと下位５ビットを
加算して最終的な８ビットの変換結果を得るものであ
る。ここで下位ビットが１ビット分多いのは、上位ビッ
トの変換誤差を補正するために、加算するときに上位と
下位とを１ビットオーバーラップさせて加算するので、
４＋５−１＝８ビットの変換となる。
【０００５】Ｓ／Ｈ３４は、上位の変換と下位の変換を
パイプライン動作させるもので、これによって見掛け上
１クロック毎に変換が実行される。
パイプライン動作させるもので、これによって見掛け上
１クロック毎に変換が実行される。
【０００６】またこの従来直並列型Ａ／Ｄ変換器は、減
算回路３６の出力を増幅せずにそのまま再びＡ／Ｄ変換
して下位ビットを求めている。そのため下位のＡ／Ｄ変
換器に高分解能が要求されるので、下位のＡ／Ｄ変換器
の各コンパレータを２組備えてインタリーブ動作させ
て、高分解能が要求される部分の動作時間を２倍にして
いる。したがってこの従来の直並列型Ａ／Ｄ変換器のサ
ンプリング周波数をＦｓとすると、動作周期はＴｓ＝１
／Ｆｓであり、アナログ信号を扱う各ブロックに要求さ
れる動作時間と精度は、直並列型Ａ／Ｄ変換器の入力フ
ルスケールを基準として、Ｓ／Ｈ回路が動作時間Ｔｓ
（ただしサンプル・モードでＴｓ／２，ホールドモード
でＴｓ／２の動作時間である）で精度８ビット、Ａ／Ｄ
３３が動作時間Ｔｓで精度４ビット、Ａ／Ｄ３７が動作
時間２Ｔｓで精度８ビットとなる。
算回路３６の出力を増幅せずにそのまま再びＡ／Ｄ変換
して下位ビットを求めている。そのため下位のＡ／Ｄ変
換器に高分解能が要求されるので、下位のＡ／Ｄ変換器
の各コンパレータを２組備えてインタリーブ動作させ
て、高分解能が要求される部分の動作時間を２倍にして
いる。したがってこの従来の直並列型Ａ／Ｄ変換器のサ
ンプリング周波数をＦｓとすると、動作周期はＴｓ＝１
／Ｆｓであり、アナログ信号を扱う各ブロックに要求さ
れる動作時間と精度は、直並列型Ａ／Ｄ変換器の入力フ
ルスケールを基準として、Ｓ／Ｈ回路が動作時間Ｔｓ
（ただしサンプル・モードでＴｓ／２，ホールドモード
でＴｓ／２の動作時間である）で精度８ビット、Ａ／Ｄ
３３が動作時間Ｔｓで精度４ビット、Ａ／Ｄ３７が動作
時間２Ｔｓで精度８ビットとなる。
【０００７】Ｄ／Ａ３５および減算回路３６は、減算回
路３６の出力Ａ／Ｄ３７に入力されることから、動作時
間はＤ／Ａ変換と減算の両方でＴｓ／２、精度は８ビッ
トとなる。この直並列Ａ／Ｄ変換器の入力フルスケール
を２Ｖとすると、８ビットＡ／Ｄ変換器では１ＬＳＢが
（１／２8 ）×２［Ｖ］＝７．８１２５［ｍＶ］とな
り、８ビット精度とは誤差が±１／２ＬＳＢ以内、即ち
約３．９ｍＶ以内となることである。
路３６の出力Ａ／Ｄ３７に入力されることから、動作時
間はＤ／Ａ変換と減算の両方でＴｓ／２、精度は８ビッ
トとなる。この直並列Ａ／Ｄ変換器の入力フルスケール
を２Ｖとすると、８ビットＡ／Ｄ変換器では１ＬＳＢが
（１／２8 ）×２［Ｖ］＝７．８１２５［ｍＶ］とな
り、８ビット精度とは誤差が±１／２ＬＳＢ以内、即ち
約３．９ｍＶ以内となることである。
【０００８】図４の例では、５０Ｍｓａｍｐ１ｅ／ｓｅ
ｃ（Ｍｓｐｓ）の変換速度が報告されており、ＣＭＯＳ
構成の８ビット直並列型Ａ／Ｄ変換器としては最も速い
ものである。その場合、Ｔｓ＝２０ｎｓｅｃになる。
ｃ（Ｍｓｐｓ）の変換速度が報告されており、ＣＭＯＳ
構成の８ビット直並列型Ａ／Ｄ変換器としては最も速い
ものである。その場合、Ｔｓ＝２０ｎｓｅｃになる。
【０００９】
【発明が解決しようとする課題】ここで上述した従来の
直並列型Ａ／Ｄ変換器を１０ビットに高分解能化するこ
とを考える。１０ビット分解能にするためには、Ａ／Ｄ
３３あるいはＡ／Ｄ３７の分解能を増加させる必要があ
る。Ａ／Ｄ３３とＡ／Ｄ３７の分解能の設定は、次の
（１）〜（４）の設定が考えられる。
直並列型Ａ／Ｄ変換器を１０ビットに高分解能化するこ
とを考える。１０ビット分解能にするためには、Ａ／Ｄ
３３あるいはＡ／Ｄ３７の分解能を増加させる必要があ
る。Ａ／Ｄ３３とＡ／Ｄ３７の分解能の設定は、次の
（１）〜（４）の設定が考えられる。
【００１０】（１） Ａ／Ｄ３３を４ビット Ａ／Ｄ３７を７ビット （２） Ａ／Ｄ３３を５ビット Ａ／Ｄ３７を６ビット （３） Ａ／Ｄ３３を６ビット Ａ／Ｄ３７を５ビット （４） Ａ／Ｄ３３を７ビット Ａ／Ｄ３７を４ビット 分解能が１０ビットの場合、直並列型Ａ／Ｄの入力フル
スケールを２Ｖとすると、１ＬＳＢ＝（１／２10）×２
［Ｖ］＝１．９５［ｍＶ］である。
スケールを２Ｖとすると、１ＬＳＢ＝（１／２10）×２
［Ｖ］＝１．９５［ｍＶ］である。
【００１１】従来の直並列型Ａ／Ｄ変換器で高分解能化
した場合、アナログ信号を扱う各ブロックへの要求は、
初段のＳ／Ｈ３２は（１）〜（４）とも１０ビット精
度、動作時間Ｔｓ（Ｔｓ＝１／Ｆｓ，Ｆｓはサンプリン
グ周波数）であるが、その他のブロックに対しては
（１）〜（４）で表１のようになる。
した場合、アナログ信号を扱う各ブロックへの要求は、
初段のＳ／Ｈ３２は（１）〜（４）とも１０ビット精
度、動作時間Ｔｓ（Ｔｓ＝１／Ｆｓ，Ｆｓはサンプリン
グ周波数）であるが、その他のブロックに対しては
（１）〜（４）で表１のようになる。
【００１２】
【００１３】また、並列型Ａ／Ｄ変換器のハード量は、
２n （ｎは分解能）に比例して増加するので４ビット並
列型Ａ／Ｄ変換器のハード量を１とするとＡ／Ｄ変換器
３３，Ａ／Ｄ変換器３７，全体の並列型Ａ／Ｄ変換器の
ハード量は（１）〜（４）で表２のようになる。
２n （ｎは分解能）に比例して増加するので４ビット並
列型Ａ／Ｄ変換器のハード量を１とするとＡ／Ｄ変換器
３３，Ａ／Ｄ変換器３７，全体の並列型Ａ／Ｄ変換器の
ハード量は（１）〜（４）で表２のようになる。
【００１４】
【００１５】ただしＡ／Ｄ３７はコンパレータを２組用
意してインタリーブ動作をさせているので、ハード量は
２倍になる。
意してインタリーブ動作をさせているので、ハード量は
２倍になる。
【００１６】ちなみに従来の８ビット直並列型Ａ／Ｄ変
換器の場合は、Ａ／Ｄ３３が１、Ａ／Ｄ３７が２×２、
全体で１＋２×２＝５となる。
換器の場合は、Ａ／Ｄ３３が１、Ａ／Ｄ３７が２×２、
全体で１＋２×２＝５となる。
【００１７】表１から従来技術で１０ビット分解能の直
並列型Ａ／Ｄ変換器を構成すると、Ｄ／Ａ変換および減
算回路の精度と動作時間が、１０ビット精度，Ｔｓ／２
になり、最も厳しくなる。
並列型Ａ／Ｄ変換器を構成すると、Ｄ／Ａ変換および減
算回路の精度と動作時間が、１０ビット精度，Ｔｓ／２
になり、最も厳しくなる。
【００１８】また表２から、直並列型Ａ／Ｄ変換器に含
まれる並列型Ａ／Ｄ変換器のハード量は、最小でも４ビ
ット並列型Ａ／Ｄ変換器を１とした場合、８となる。従
来技術では、Ｄ／Ａ変換および減算回路を、誤差３．９
ｍＶ以内、動作時間１０ｎｓｅｃで実現していた。ＣＭ
ＯＳ技術で構成する場合、従来技術で１０ビット分解能
の直並列型Ａ／Ｄ変換器を実現するのは、Ａ／Ｄ変換お
よび減算回路を、誤差０．９８ｍＶ以内、動作時間１０
ｎｓｅｃで動作させなければならず、実現が困難であ
る。
まれる並列型Ａ／Ｄ変換器のハード量は、最小でも４ビ
ット並列型Ａ／Ｄ変換器を１とした場合、８となる。従
来技術では、Ｄ／Ａ変換および減算回路を、誤差３．９
ｍＶ以内、動作時間１０ｎｓｅｃで実現していた。ＣＭ
ＯＳ技術で構成する場合、従来技術で１０ビット分解能
の直並列型Ａ／Ｄ変換器を実現するのは、Ａ／Ｄ変換お
よび減算回路を、誤差０．９８ｍＶ以内、動作時間１０
ｎｓｅｃで動作させなければならず、実現が困難であ
る。
【００１９】本発明の目的は上述した課題を解決し、従
来に比べ高分解能な高速直並列型Ａ／Ｄ変換器を提供す
ることにある。
来に比べ高分解能な高速直並列型Ａ／Ｄ変換器を提供す
ることにある。
【００２０】
【課題を解決するための手段】本発明の直並列型Ａ／Ｄ
変換器は、入力端子に接続された第１のサンプル・ホー
ルド回路と、この第１のサンプル・ホールド回路の出力
信号をデジタル値に変換する第１のアナログ／デジタル
変換器と、この第１アナログ／デジタル変換器での変換
結果を再びアナログ信号に変換する並列に接続された第
１と第２のデジタル／アナログ変換器と、前記第１のサ
ンプル・ホールド回路の出力をサンプル・ホールドする
第２のサンプル・ホールド回路と、この第２のサンプル
・ホールド回路の出力から前記第１のデジタル／アナロ
グ変換器の出力を減算する第１の減算回路と、前記第１
のサンプル・ホールド回路の出力をサンプル・ホールド
する第３のサンプル・ホールド回路と、この第３のサン
プル・ホールド回路の出力から前記第２のデジタル／ア
ナログ変換器の出力を減算する第２の減算回路と、前記
第１の減算回路と第２の減算回路の出力を交互にデジタ
ル値に変換する第２のアナログ／デジタル変換器と、こ
の第２のアナログ／デジタル変換器での変換結果を再び
アナログ信号に変換する第３のデジタル／アナログ変換
器と、前記第１の減算回路と第２の減算回路の出力を交
互にサンプル・ホールドする第４のサンプル・ホールド
回路と、この第４のサンプル・ホールド回路の出力から
前記第３のデジタル／アナログ変換器の出力を減算する
第３の減算回路と、この第３の減算回路の出力をデジタ
ル値に変換する第３のアナログ／デジタル変換器とを備
え、または、前記第３の減算回路の出力と前記第３のア
ナログ／デジタル変換器の入力との間に直列に接続した
第５のサンプル・ホールド回路を有している。
変換器は、入力端子に接続された第１のサンプル・ホー
ルド回路と、この第１のサンプル・ホールド回路の出力
信号をデジタル値に変換する第１のアナログ／デジタル
変換器と、この第１アナログ／デジタル変換器での変換
結果を再びアナログ信号に変換する並列に接続された第
１と第２のデジタル／アナログ変換器と、前記第１のサ
ンプル・ホールド回路の出力をサンプル・ホールドする
第２のサンプル・ホールド回路と、この第２のサンプル
・ホールド回路の出力から前記第１のデジタル／アナロ
グ変換器の出力を減算する第１の減算回路と、前記第１
のサンプル・ホールド回路の出力をサンプル・ホールド
する第３のサンプル・ホールド回路と、この第３のサン
プル・ホールド回路の出力から前記第２のデジタル／ア
ナログ変換器の出力を減算する第２の減算回路と、前記
第１の減算回路と第２の減算回路の出力を交互にデジタ
ル値に変換する第２のアナログ／デジタル変換器と、こ
の第２のアナログ／デジタル変換器での変換結果を再び
アナログ信号に変換する第３のデジタル／アナログ変換
器と、前記第１の減算回路と第２の減算回路の出力を交
互にサンプル・ホールドする第４のサンプル・ホールド
回路と、この第４のサンプル・ホールド回路の出力から
前記第３のデジタル／アナログ変換器の出力を減算する
第３の減算回路と、この第３の減算回路の出力をデジタ
ル値に変換する第３のアナログ／デジタル変換器とを備
え、または、前記第３の減算回路の出力と前記第３のア
ナログ／デジタル変換器の入力との間に直列に接続した
第５のサンプル・ホールド回路を有している。
【００２１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００２２】図１は 本発明の第１の実施例を示すブロ
ック図、図２は本第１の実施例における動作の一例を示
すタイミングチャートである。
ック図、図２は本第１の実施例における動作の一例を示
すタイミングチャートである。
【００２３】図１において、本第１の実施例は入力端子
０に接続されたサンプル・ホールド回路（以下Ｓ／Ｈ）
１と、このＳ／Ｈ１の出力信号デジタル値に変換するア
ナログ／デジタル変換器（以下Ａ／Ｄ）２と、このＡ／
Ｄ２での変換結果を再びアナログ信号に変換する並列に
接続されたデジタル／アナログ変換器（以下Ｄ／Ａ）
３，４と、Ｓ／Ｈ１の出力をサンプル・ホールドするＳ
／Ｈ５と、このＳ／Ｈ５の出力からＤ／Ａ３の出力を減
算する減算回路６と、Ｓ／Ｈ１の出力をサンプル・ホー
ルドするＳ／Ｈ７と、Ｓ／Ｈ７の出力からＤ／Ａ４の出
力を減算する減算回路８と、減算回路６と減算回路８の
出力を交互にデジタル値に変換するＡ／Ｄ９と、Ａ／Ｄ
９での変換結果を再びアナログ信号に変換するＤ／Ａ１
０と、減算回路６と減算回路８の出力を交互にサンプル
・ホールドするＳ／Ｈ１１と、Ｓ／Ｈ１１の出力からＤ
／Ａ１０の出力を減算する減算回路１２と、減算回路１
２の出力をデジタル値に変換するＡ／Ｄ１３とを備えて
構成している。
０に接続されたサンプル・ホールド回路（以下Ｓ／Ｈ）
１と、このＳ／Ｈ１の出力信号デジタル値に変換するア
ナログ／デジタル変換器（以下Ａ／Ｄ）２と、このＡ／
Ｄ２での変換結果を再びアナログ信号に変換する並列に
接続されたデジタル／アナログ変換器（以下Ｄ／Ａ）
３，４と、Ｓ／Ｈ１の出力をサンプル・ホールドするＳ
／Ｈ５と、このＳ／Ｈ５の出力からＤ／Ａ３の出力を減
算する減算回路６と、Ｓ／Ｈ１の出力をサンプル・ホー
ルドするＳ／Ｈ７と、Ｓ／Ｈ７の出力からＤ／Ａ４の出
力を減算する減算回路８と、減算回路６と減算回路８の
出力を交互にデジタル値に変換するＡ／Ｄ９と、Ａ／Ｄ
９での変換結果を再びアナログ信号に変換するＤ／Ａ１
０と、減算回路６と減算回路８の出力を交互にサンプル
・ホールドするＳ／Ｈ１１と、Ｓ／Ｈ１１の出力からＤ
／Ａ１０の出力を減算する減算回路１２と、減算回路１
２の出力をデジタル値に変換するＡ／Ｄ１３とを備えて
構成している。
【００２４】次に、本第１の実施例の動作について図
１，図２を併用して説明する。
１，図２を併用して説明する。
【００２５】図２において、Ｓ／Ｈ１は期間Ｔ０，Ｔ
１，Ｔ２，Ｔ３，・・・にアナログ入力信号Ｖｉｎ（ｔ
０），Ｖｉｎ（ｔ１），Ｖｉｎ（ｔ２），Ｖｉｎ（ｔ
３），・・・をサンプリングする。サンプリングした信
号Ｖｉｎ（ｔ０），Ｖｉｎ（ｔ１），Ｖｉｎ（ｔ２），
Ｖｉｎ（ｔ３），・・・は、それぞれ期間Ｔ０１，Ｔ１
１，Ｔ２１，Ｔ３１，・・・の間、保存されている。
１，Ｔ２，Ｔ３，・・・にアナログ入力信号Ｖｉｎ（ｔ
０），Ｖｉｎ（ｔ１），Ｖｉｎ（ｔ２），Ｖｉｎ（ｔ
３），・・・をサンプリングする。サンプリングした信
号Ｖｉｎ（ｔ０），Ｖｉｎ（ｔ１），Ｖｉｎ（ｔ２），
Ｖｉｎ（ｔ３），・・・は、それぞれ期間Ｔ０１，Ｔ１
１，Ｔ２１，Ｔ３１，・・・の間、保存されている。
【００２６】Ａ／Ｄ２はサンプリングされた入力信号を
Ａ／Ｄ変換する。Ａ／Ｄ２の出力Ｄ１（ｔ０），Ｄ１
（ｔ１），Ｄ１（ｔ２），Ｄ１（ｔ３），・・・が本直
並列型Ａ／Ｄ変換器の出力Ｄ（ｔ０），Ｄ（ｔ１），Ｄ
（ｔ２），Ｄ（ｔ３），・・・の上位ビットになる。
Ａ／Ｄ変換する。Ａ／Ｄ２の出力Ｄ１（ｔ０），Ｄ１
（ｔ１），Ｄ１（ｔ２），Ｄ１（ｔ３），・・・が本直
並列型Ａ／Ｄ変換器の出力Ｄ（ｔ０），Ｄ（ｔ１），Ｄ
（ｔ２），Ｄ（ｔ３），・・・の上位ビットになる。
【００２７】Ｓ／Ｈ５は１サイクルおき、すなわち期間
Ｔ０１，Ｔ２１，・・・でＳ／Ｈ１の出力Ｖｉｎ（ｔ
０），Ｖｉｎ（ｔ２），・・・をサンプリングする。し
たがって、期間Ｔ０１でサンプリングされた信号Ｖｉｎ
（ｔ０）は期間Ｔ１，Ｔ１１，Ｔ２の間保存される。
Ｔ０１，Ｔ２１，・・・でＳ／Ｈ１の出力Ｖｉｎ（ｔ
０），Ｖｉｎ（ｔ２），・・・をサンプリングする。し
たがって、期間Ｔ０１でサンプリングされた信号Ｖｉｎ
（ｔ０）は期間Ｔ１，Ｔ１１，Ｔ２の間保存される。
【００２８】Ｄ／Ａ３はＡ／Ｄ２での１サイクルおきの
変換結果Ｄ１（ｔ０），Ｄ１（ｔ２），・・・を再びア
ナログ信号Ｖａ（ｔ０），Ｖａ（ｔ２），・・・に変換
する。減算回路６はＳＨ５で保持した信号からＤ／Ａ３
の出力を減算する。期間Ｔ１，Ｔ１１，Ｔ２ではＤ１
（ｔ０）からＶａ（ｔ０）への変換およびＶｉｎ（ｔ
０）からＶａ（ｔ０）の減算が行われる。次の期間Ｔ
３，Ｔ３１，Ｔ４ではＤ１（ｔ２）からＶａ（ｔ２）へ
の変換およびＶｉｎ（ｔ２）からＶａ（ｔ２）の減算が
行われる。これらの減算結果すなわち減算回路６の出力
をＶｂ（ｔ０），Ｖｂ（ｔ２），・・・とする。
変換結果Ｄ１（ｔ０），Ｄ１（ｔ２），・・・を再びア
ナログ信号Ｖａ（ｔ０），Ｖａ（ｔ２），・・・に変換
する。減算回路６はＳＨ５で保持した信号からＤ／Ａ３
の出力を減算する。期間Ｔ１，Ｔ１１，Ｔ２ではＤ１
（ｔ０）からＶａ（ｔ０）への変換およびＶｉｎ（ｔ
０）からＶａ（ｔ０）の減算が行われる。次の期間Ｔ
３，Ｔ３１，Ｔ４ではＤ１（ｔ２）からＶａ（ｔ２）へ
の変換およびＶｉｎ（ｔ２）からＶａ（ｔ２）の減算が
行われる。これらの減算結果すなわち減算回路６の出力
をＶｂ（ｔ０），Ｖｂ（ｔ２），・・・とする。
【００２９】Ｓ／Ｈ回路７，Ｄ／Ａ４および減算回路８
は、Ｓ／Ｈ５，Ｄ／Ａ３および減算回路６と同様な機能
をするが、位相が１／２ずれたタイミングで動作する。
したがって、Ｓ／Ｈ７は期間Ｔ１１，Ｔ３１，・・・で
Ｓ／Ｈ１の出力Ｖｉｎ（ｔ１），Ｖｉｎ（ｔ３），・・
・をサンプリングする。以下、同様な働きで、期間Ｔ
２，Ｔ２１，Ｔ３ではＤ１（ｔ１）からＶａ（ｔ１）へ
の変換およびＶｉｎ（ｔ１）からＶａ（ｔ１）の減算が
行われる。次の期間Ｔ４，Ｔ４１，Ｔ５ではＤ１（ｔ
３）からＶａ（ｔ３）への変換およびＶｉｎ（ｔ３）か
らＶａ（ｔ３）の減算が行われる。これらの減算結果す
なわち減算回路８の出力をＶｂ（ｔ１），Ｖｂ（ｔ
３），・・・とする。
は、Ｓ／Ｈ５，Ｄ／Ａ３および減算回路６と同様な機能
をするが、位相が１／２ずれたタイミングで動作する。
したがって、Ｓ／Ｈ７は期間Ｔ１１，Ｔ３１，・・・で
Ｓ／Ｈ１の出力Ｖｉｎ（ｔ１），Ｖｉｎ（ｔ３），・・
・をサンプリングする。以下、同様な働きで、期間Ｔ
２，Ｔ２１，Ｔ３ではＤ１（ｔ１）からＶａ（ｔ１）へ
の変換およびＶｉｎ（ｔ１）からＶａ（ｔ１）の減算が
行われる。次の期間Ｔ４，Ｔ４１，Ｔ５ではＤ１（ｔ
３）からＶａ（ｔ３）への変換およびＶｉｎ（ｔ３）か
らＶａ（ｔ３）の減算が行われる。これらの減算結果す
なわち減算回路８の出力をＶｂ（ｔ１），Ｖｂ（ｔ
３），・・・とする。
【００３０】Ａ／Ｄ９は期間Ｔ２で減算回路６の出力Ｖ
ｂ（ｔ０）を、期間Ｔ３で減算回路８の出力Ｖｂ（ｔ
１）を、というように、減算回路６および減算回路８の
出力を交互にＡ／Ｄ変換する。したがって、Ａ／Ｄ９の
変換結果Ｄ２（ｔ０），Ｄ２（ｔ１），Ｄ２（ｔ２），
Ｄ２（ｔ３），・・・は本第１の実施例の直並列型Ａ／
Ｄ変換器の出力Ｄ（ｔ０），Ｄ（ｔ１），Ｄ（ｔ２），
Ｄ（ｔ３），・・・の中位ビットになる。
ｂ（ｔ０）を、期間Ｔ３で減算回路８の出力Ｖｂ（ｔ
１）を、というように、減算回路６および減算回路８の
出力を交互にＡ／Ｄ変換する。したがって、Ａ／Ｄ９の
変換結果Ｄ２（ｔ０），Ｄ２（ｔ１），Ｄ２（ｔ２），
Ｄ２（ｔ３），・・・は本第１の実施例の直並列型Ａ／
Ｄ変換器の出力Ｄ（ｔ０），Ｄ（ｔ１），Ｄ（ｔ２），
Ｄ（ｔ３），・・・の中位ビットになる。
【００３１】Ｓ／Ｈ１１もＡ／Ｄ９と同様に、期間Ｔ２
で減算回路６の出力Ｖｂ（ｔ０）を、期間Ｔ３で減算回
路８の出力Ｖｂ（ｔ１）を、というように、減算回路６
および減算回路８の出力を交互にサンプリングする。期
間Ｔ２でサンプリングされた信号は期間Ｔ２１、期間Ｔ
３でサンプリングされた信号は期間Ｔ３１の間、保持さ
れる。
で減算回路６の出力Ｖｂ（ｔ０）を、期間Ｔ３で減算回
路８の出力Ｖｂ（ｔ１）を、というように、減算回路６
および減算回路８の出力を交互にサンプリングする。期
間Ｔ２でサンプリングされた信号は期間Ｔ２１、期間Ｔ
３でサンプリングされた信号は期間Ｔ３１の間、保持さ
れる。
【００３２】Ｄ／Ａ１０はＡ／Ｄ９の出力Ｄ２（ｔ
０），Ｄ２（ｔ１），Ｄ２（ｔ２），・・・を期間Ｔ２
１，Ｔ３１，Ｔ４１，・・・で再びアナログ信号Ｖｃ
（ｔ０），Ｖｃ（ｔ１），Ｖｃ（ｔ２），・・・に変換
する。このとき同時に減算回路１２が動作し、Ｓ／Ｈ１
１の出力Ｖｂ（ｔ０），Ｖｂ（ｔ１），Ｖｂ（ｔ２），
・・・からＶｃ（ｔ０），Ｖｃ（ｔ１），Ｖｃ（ｔ
２），・・・を減算する。減算結果はＡ／Ｄ１３でＡ／
Ｄ変換される。Ａ／Ｄ１３の変換結果Ｄ３（ｔ０），Ｄ
３（ｔ１），Ｄ３（ｔ２），Ｄ３（ｔ３），・・・は本
第１の実施例の直並列型Ａ／Ｄ変換器の出力Ｄ（ｔ
０），Ｄ（ｔ１），Ｄ（ｔ２），Ｄ（ｔ３），・・・の
下位ビットになる。
０），Ｄ２（ｔ１），Ｄ２（ｔ２），・・・を期間Ｔ２
１，Ｔ３１，Ｔ４１，・・・で再びアナログ信号Ｖｃ
（ｔ０），Ｖｃ（ｔ１），Ｖｃ（ｔ２），・・・に変換
する。このとき同時に減算回路１２が動作し、Ｓ／Ｈ１
１の出力Ｖｂ（ｔ０），Ｖｂ（ｔ１），Ｖｂ（ｔ２），
・・・からＶｃ（ｔ０），Ｖｃ（ｔ１），Ｖｃ（ｔ
２），・・・を減算する。減算結果はＡ／Ｄ１３でＡ／
Ｄ変換される。Ａ／Ｄ１３の変換結果Ｄ３（ｔ０），Ｄ
３（ｔ１），Ｄ３（ｔ２），Ｄ３（ｔ３），・・・は本
第１の実施例の直並列型Ａ／Ｄ変換器の出力Ｄ（ｔ
０），Ｄ（ｔ１），Ｄ（ｔ２），Ｄ（ｔ３），・・・の
下位ビットになる。
【００３３】以上、述べたことを簡単にまとめると、本
第１の実施例の直並列型Ａ／Ｄ変換器の特徴は、（１）
３段パイプライン構成、（２）初段Ｄ／Ａ変換および減
算回路を２重化してインタリーブ動作、（３）２段目の
並列型Ａ／Ｄ変換器は２重化したアナログ信号出力を交
互にサンプリングする、などである。
第１の実施例の直並列型Ａ／Ｄ変換器の特徴は、（１）
３段パイプライン構成、（２）初段Ｄ／Ａ変換および減
算回路を２重化してインタリーブ動作、（３）２段目の
並列型Ａ／Ｄ変換器は２重化したアナログ信号出力を交
互にサンプリングする、などである。
【００３４】従来の直並列型Ａ／Ｄ変換器で問題となっ
たＤ／Ａ変換および減算回路の要求精度と動作速度につ
いて比較する。本第１の実施例の直並列型Ａ／Ｄ変換器
ではＤ／Ａ変換および減算回路に対する要求は初段と２
段目で異なる。初段のＤ／Ａ変換および減算回路の場
合、精度は従来と同じ最終分解能の精度が必要である
が、動作速度は従来の１／３で充分である。これは、初
段のＤ／Ａ変換および減算回路を２重化してインタリー
ブ動作させているので前述したように、たとえば、Ｖｉ
ｎ（ｔ０）のＤ／Ａ変換・減算には期間Ｔ１，Ｔ１１，
Ｔ２があてられるからである。また、２段目のＤ／Ａ変
換および減算回路では、動作速度は従来と同じである
が、精度は最終精度が必要でない。これは本第１の実施
例の直並列型Ａ／Ｄ変換器では、２段目以降では２段目
および３段目の変換に必要な精度があれば充分だからで
ある。従って、本第１の実施例では、従来に比べて高速
・高分解能なＡ／Ｄ変換器を実現するのが容易になる。
たＤ／Ａ変換および減算回路の要求精度と動作速度につ
いて比較する。本第１の実施例の直並列型Ａ／Ｄ変換器
ではＤ／Ａ変換および減算回路に対する要求は初段と２
段目で異なる。初段のＤ／Ａ変換および減算回路の場
合、精度は従来と同じ最終分解能の精度が必要である
が、動作速度は従来の１／３で充分である。これは、初
段のＤ／Ａ変換および減算回路を２重化してインタリー
ブ動作させているので前述したように、たとえば、Ｖｉ
ｎ（ｔ０）のＤ／Ａ変換・減算には期間Ｔ１，Ｔ１１，
Ｔ２があてられるからである。また、２段目のＤ／Ａ変
換および減算回路では、動作速度は従来と同じである
が、精度は最終精度が必要でない。これは本第１の実施
例の直並列型Ａ／Ｄ変換器では、２段目以降では２段目
および３段目の変換に必要な精度があれば充分だからで
ある。従って、本第１の実施例では、従来に比べて高速
・高分解能なＡ／Ｄ変換器を実現するのが容易になる。
【００３５】また、従来の直並列型Ａ／Ｄ変換器で用い
られている並列型Ａ／Ｄ変換器のハード量と本第１の実
施例の直並列型Ａ／Ｄ変換器で用いられている並列型Ａ
／Ｄ変換器のハード量を比較してみる。例として１０ビ
ット分解能のＡ／Ｄ変換器を構成する場合を考える。従
来例では、１０ビット分解能を実現する場合、４ビット
並列型Ａ／Ｄ変換器のハード量を１とすると、
られている並列型Ａ／Ｄ変換器のハード量と本第１の実
施例の直並列型Ａ／Ｄ変換器で用いられている並列型Ａ
／Ｄ変換器のハード量を比較してみる。例として１０ビ
ット分解能のＡ／Ｄ変換器を構成する場合を考える。従
来例では、１０ビット分解能を実現する場合、４ビット
並列型Ａ／Ｄ変換器のハード量を１とすると、
【発明が解決しようとする課題】で述べたように、最低
でも８のハード量が必要である。ところが本第１の実施
例では各段に４ビット並列型Ａ／Ｄ変換器を用いること
で１０ビット分解能が実現できるので、３のハード量で
実現できる。本第１の実施例で明らかなように、本発明
では並列型Ａ／Ｄ変換器のハード量を大幅に削減でき
る。
でも８のハード量が必要である。ところが本第１の実施
例では各段に４ビット並列型Ａ／Ｄ変換器を用いること
で１０ビット分解能が実現できるので、３のハード量で
実現できる。本第１の実施例で明らかなように、本発明
では並列型Ａ／Ｄ変換器のハード量を大幅に削減でき
る。
【００３６】次に、本発明の第２の実施例について説明
する。
する。
【００３７】図３は本発明の第２の実施例の直並列型Ａ
／Ｄ変換器を示すブロック図である。
／Ｄ変換器を示すブロック図である。
【００３８】図３において、本第２の実施例の直並列型
Ａ／Ｄ変換器は、図１に示した第１の実施例の直並列型
Ａ／Ｄ変換器において、減算回路１２の出力と並列型Ａ
／Ｄ変換器１３の入力との間にＳ／Ｈ１４を直列に接続
している。
Ａ／Ｄ変換器は、図１に示した第１の実施例の直並列型
Ａ／Ｄ変換器において、減算回路１２の出力と並列型Ａ
／Ｄ変換器１３の入力との間にＳ／Ｈ１４を直列に接続
している。
【００３９】本第２の実施例の直並列型Ａ／Ｄ変換器の
動作原理は前述した第１の実施例の直並列型Ａ／Ｄ変換
器の動作原理と同じであるが、減算回路１２の出力とＡ
／Ｄ１３の入力との間にＳ／Ｈ１４を直列に接続したこ
とにより、Ａ／Ｄ９とＤ／Ａ１０および減算回路１２の
動作速度を緩和している。これは、第１の実施例の直並
列型Ａ／Ｄ変換器では、Ａ／Ｄ９が期間Ｔ２で変換し、
Ｄ／Ａ１０および減算回路１２が期間Ｔ２１で動作する
のに対し、本第２の実施例の直並列型Ａ／Ｄ変換器で
は、Ｄ／Ａ１０および減算回路１２は期間Ｔ２１，Ｔ３
で動作すればよいからである。
動作原理は前述した第１の実施例の直並列型Ａ／Ｄ変換
器の動作原理と同じであるが、減算回路１２の出力とＡ
／Ｄ１３の入力との間にＳ／Ｈ１４を直列に接続したこ
とにより、Ａ／Ｄ９とＤ／Ａ１０および減算回路１２の
動作速度を緩和している。これは、第１の実施例の直並
列型Ａ／Ｄ変換器では、Ａ／Ｄ９が期間Ｔ２で変換し、
Ｄ／Ａ１０および減算回路１２が期間Ｔ２１で動作する
のに対し、本第２の実施例の直並列型Ａ／Ｄ変換器で
は、Ｄ／Ａ１０および減算回路１２は期間Ｔ２１，Ｔ３
で動作すればよいからである。
【００４０】
【発明の効果】以上説明したように本発明は、入力端子
に接続された第１のサンプル・ホールド回路と、この第
１のサンプル・ホールド回路の出力信号をデジタル値に
変換する第１のアナログ／デジタル変換器と、この第１
のアナログ／デジタル変換器での変換結果を再びアナロ
グ信号に変換する並列に接続された第１と第２のデジタ
ル／アナログ変換器と、第１のサンプル・ホールド回路
の出力をサンプル・ホールドする第２のサンプル・ホー
ルド回路と、この第２のサンプル・ホールド回路の出力
から第１のデジタル／アナログ変換器の出力を減算する
第１の減算回路と、第１のサンプル・ホールド回路の出
力をサンプル・ホールドする第３のサンプル・ホールド
回路と、この第３のサンプル・ホールド回路の出力から
第２のデジタル／アナログ変換器の出力を減算する第２
の減算回路と、第１の減算回路と第２の減算回路の出力
を交互にデジタル値に変換する第２のアナログ／デジタ
ル変換器と、この第２のアナログ／デジタル変換器での
変換結果を再びアナログ信号に変換する第３のデジタル
／アナログ変換器と、第１の減算回路と第２の減算回路
の出力を交互にサンプル・ホールドする第４のサンプル
・ホールド回路と、この第４のサンプル・ホールド回路
の出力から第３のデジタル／アナログ変換器の出力を減
算する第３の減算回路と、この第３の減算回路の出力を
デジタル値に変換する第３のアナログ／デジタル変換器
とを備え、また第３の減算回路の出力と第３の並列型ア
ナログ／デジタル変換器の入力端子との間に第５のサン
プル・ホールド回路を直列に接続することにより、高分
解能で高速な直並列型Ａ／Ｄ変換器を従来に比べ容易に
実現することができる。また、その中に含まれる並列型
Ａ／Ｄ変換器のハード量も従来に比べ、大幅に削減する
ことができる効果がある。
に接続された第１のサンプル・ホールド回路と、この第
１のサンプル・ホールド回路の出力信号をデジタル値に
変換する第１のアナログ／デジタル変換器と、この第１
のアナログ／デジタル変換器での変換結果を再びアナロ
グ信号に変換する並列に接続された第１と第２のデジタ
ル／アナログ変換器と、第１のサンプル・ホールド回路
の出力をサンプル・ホールドする第２のサンプル・ホー
ルド回路と、この第２のサンプル・ホールド回路の出力
から第１のデジタル／アナログ変換器の出力を減算する
第１の減算回路と、第１のサンプル・ホールド回路の出
力をサンプル・ホールドする第３のサンプル・ホールド
回路と、この第３のサンプル・ホールド回路の出力から
第２のデジタル／アナログ変換器の出力を減算する第２
の減算回路と、第１の減算回路と第２の減算回路の出力
を交互にデジタル値に変換する第２のアナログ／デジタ
ル変換器と、この第２のアナログ／デジタル変換器での
変換結果を再びアナログ信号に変換する第３のデジタル
／アナログ変換器と、第１の減算回路と第２の減算回路
の出力を交互にサンプル・ホールドする第４のサンプル
・ホールド回路と、この第４のサンプル・ホールド回路
の出力から第３のデジタル／アナログ変換器の出力を減
算する第３の減算回路と、この第３の減算回路の出力を
デジタル値に変換する第３のアナログ／デジタル変換器
とを備え、また第３の減算回路の出力と第３の並列型ア
ナログ／デジタル変換器の入力端子との間に第５のサン
プル・ホールド回路を直列に接続することにより、高分
解能で高速な直並列型Ａ／Ｄ変換器を従来に比べ容易に
実現することができる。また、その中に含まれる並列型
Ａ／Ｄ変換器のハード量も従来に比べ、大幅に削減する
ことができる効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】本第１の実施例における動作の一例を示すタイ
ミングチャートである。
ミングチャートである。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】従来の直並列型Ａ／Ｄ変換器の一例を示すブロ
ック図である。
ック図である。
０ 入力端子 １ サンプル・ホールド回路（Ｓ／Ｈ） ２ 並列型Ａ／Ｄ変換器（Ａ／Ｄ） ３ Ｄ／Ａ変換器（Ｄ／Ａ） ４ Ｄ／Ａ変換器（Ｄ／Ａ） ５ サンプル・ホールド回路（Ｓ／Ｈ） ６ 減算回路 ７ サンプル・ホールド回路（Ｓ／Ｈ） ８ 減算回路 ９ 並列型Ａ／Ｄ変換器（Ａ／Ｄ） １０ Ｄ／Ａ変換器（Ｄ／Ａ） １１ サンプル・ホールド回路（Ｓ／Ｈ） １２ 減算回路 １３ 並列型Ａ／Ｄ変換器（Ａ／Ｄ） １４ サンプル・ホールド回路（Ｓ／Ｈ） ３１ バッファアンプ ３２，３４ サンプル・ホールド（Ｓ／Ｈ） ３５ Ｄ／Ａ変換回路 ３３，３７ 並列型Ａ／Ｄ変換器 ３６ 減算回路 ３８，３９ エンコーダ ４０ 加算器
Claims (2)
- 【請求項１】 入力端子に接続された第１のサンプル・
ホールド回路と、この第１のサンプル・ホールド回路の
出力信号をデジタル値に変換する第１のアナログ／デジ
タル変換器と、この第１のアナログ／デジタル変換器で
の変換結果を再びアナログ信号に変換する並列に接続さ
れた第１と第２のデジタル／アナログ変換器と、前記第
１のサンプル・ホールド回路の出力をサンプル・ホール
ドする第２のサンプル・ホールド回路と、この第２のサ
ンプル・ホールド回路の出力から前記第１のデジタル／
アナログ変換器の出力を減算する第１の減算回路と、前
記第１のサンプル・ホールド回路の出力をサンプル・ホ
ールドする第３のサンプル・ホールド回路と、この第３
のサンプル・ホールド回路の出力から前記第２のデジタ
ル／アナログ変換器の出力を減算する第２の減算回路
と、前記第１の減算回路と第２の減算回路の出力を交互
にデジタル値に変換する第２のアナログ／デジタル変換
器と、この第２のアナログ／デジタル変換器での変換結
果を再びアナログ信号に変換する第３のデジタル／アナ
ログ変換器と、前記第１の減算回路と第２の減算回路の
出力を交互にサンプル・ホールドする第４のサンプル・
ホールド回路と、この第４のサンプル・ホールド回路の
出力から前記第３のデジタル／アナログ変換器の出力を
減算する第３の減算回路と、この第３の減算回路の出力
をデジタル値に変換する第３のアナログ／デジタル変換
器とを備えることを特徴とする直並列型アナログ／デジ
タル変換器。 - 【請求項２】 前記第３の減算回路の出力と前記第３の
アナログ／デジタル変換器の入力との間に第５のサンプ
ル・ホールド回路を直列に接続したことを特徴とする請
求項１記載の直並列型アナログ／デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4311491A JP2674332B2 (ja) | 1991-03-08 | 1991-03-08 | 直並列型アナログ／デジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4311491A JP2674332B2 (ja) | 1991-03-08 | 1991-03-08 | 直並列型アナログ／デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04280121A JPH04280121A (ja) | 1992-10-06 |
| JP2674332B2 true JP2674332B2 (ja) | 1997-11-12 |
Family
ID=12654808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4311491A Expired - Lifetime JP2674332B2 (ja) | 1991-03-08 | 1991-03-08 | 直並列型アナログ／デジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674332B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4858962B2 (ja) * | 2006-09-11 | 2012-01-18 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| US8248281B2 (en) * | 2011-01-21 | 2012-08-21 | Advantest Corporation | High speed, high resolution, high precision voltage source/AWG system for ATE |
| US10516408B2 (en) * | 2018-03-08 | 2019-12-24 | Analog Devices Global Unlimited Company | Analog to digital converter stage |
-
1991
- 1991-03-08 JP JP4311491A patent/JP2674332B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04280121A (ja) | 1992-10-06 |
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| JPH0446016B2 (ja) |
Legal Events
| Date | Code | Title | Description |
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