KR100799955B1 - 스위치드 커패시터 회로 및 파이프라인 ａ／ｄ 변환 회로 - Google Patents

스위치드 커패시터 회로 및 파이프라인 ａ／ｄ 변환 회로 Download PDF

Info

Publication number
KR100799955B1
KR100799955B1 KR1020050022843A KR20050022843A KR100799955B1 KR 100799955 B1 KR100799955 B1 KR 100799955B1 KR 1020050022843 A KR1020050022843 A KR 1020050022843A KR 20050022843 A KR20050022843 A KR 20050022843A KR 100799955 B1 KR100799955 B1 KR 100799955B1
Authority
KR
South Korea
Prior art keywords
circuit
input
period
switched capacitor
output
Prior art date
Application number
KR1020050022843A
Other languages
English (en)
Other versions
KR20060044441A (ko
Inventor
마사토 요시오카
마사히로 구도
Original Assignee
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쯔 가부시끼가이샤 filed Critical 후지쯔 가부시끼가이샤
Publication of KR20060044441A publication Critical patent/KR20060044441A/ko
Application granted granted Critical
Publication of KR100799955B1 publication Critical patent/KR100799955B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/44—Sequential comparisons in series-connected stages with change in value of analogue signal
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0675—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy
    • H03M1/069—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps
    • H03M1/0695—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence using redundancy by range overlap between successive stages or steps using less than the maximum number of output states per stage or step, e.g. 1.5 per stage or less than 1.5 bit per stage type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/44—Sequential comparisons in series-connected stages with change in value of analogue signal
    • H03M1/442—Sequential comparisons in series-connected stages with change in value of analogue signal using switched capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Manipulation Of Pulses (AREA)
  • Electronic Switches (AREA)
  • Amplifiers (AREA)

Abstract

본 발명은 스위치드 커패시터 회로 및 이 스위치드 커패시터 회로를 이용한 파이프라인 A/D 변환 회로의 소비 전력을 작게 하고, 동작 속도를 빠르게 하는 것을 목적으로 한다.
입력 커패시터(CIN) 및 복수의 참조 커패시터(C1, C2)는 제1기간에 입력 전압(VIN) 및 참조 전압(+VR, -VR)을 각각 샘플링한다. 스위치 회로(S1-S10)는 제2기간에 입력 커패시터(CIN) 및 참조 커패시터(C1, C2) 중 어느 하나를 앰프(DAMP)의 출력과 입력 사이에 접속한다. 이 구성에 의해, 제2기간중의 귀환계수는 "1"이 된다. 따라서, 소비 전력을 작게 할 수 있고, 노이즈를 줄일 수 있다.

Description

스위치드 커패시터 회로 및 파이프라인 Ａ／Ｄ 변환 회로{SWITCHED-CAPACITOR CIRCUIT AND PIPELINED A/D CONVERTER}
도 1은 본 발명의 제1의 실시 형태의 스위치드 커패시터 회로의 상세를 도시하는 회로도.
도 2는 본 발명의 제1의 실시 형태의 파이프라인 A/D 변환 회로를 도시하는 블럭도.
도 3은 도 1에 도시한 스위치드 커패시터 회로의 동작을 나타내는 타이밍도.
도 4는 도 1에 도시한 스위치드 커패시터 회로의 홀드 동작으로 생성되는 출력 전압을 도시하는 특성도.
도 5는 본 발명자들이 본 발명 이전에 검토한 스위치드 커패시터 회로를 도시하는 회로도.
도 6은 도 5에 도시한 스위치드 커패시터 회로의 홀드 동작으로 생성되는 출력 전압을 도시하는 특성도.
도 7은 본 발명의 스위치드 커패시터 회로의 특징을 나타내는 설명도.
도 8은 본 발명의 제1의 실시 형태에 있어서의 스위치드 커패시터 회로의 동작을 나타내는 설명도.
도 9는 본 발명의 제2의 실시형태의 스위치드 커패시터 회로의 상세를 도시 하는 회로도.
도 10은 본 발명의 제2의 실시 형태의 파이프라인 A/D 변환 회로를 도시하는 블럭도.
도 11은 본 발명의 스위치드 커패시터 회로 및 파이프라인 A/D 변환 회로의 제3의 실시 형태를 도시하는 회로도.
도 12는 본 발명의 스위치드 커패시터 회로 및 파이프라인 A/D 변환 회로의 제4의 실시 형태를 도시하는 회로도.
도 13은 본 발명의 스위치드 커패시터 회로 및 파이프라인 A/D 변환 회로의 제5의 실시 형태를 도시하는 회로도.
도 14는 본 발명의 스위치드 커패시터 회로 및 파이프라인 A/D 변환 회로의 제6의 실시 형태를 도시하는 회로도.
도 15는 본 발명의 제3의 실시 형태의 스위치드 커패시터 회로의 상세를 도시하는 회로도.
도 16은 본 발명의 제7의 실시 형태의 파이프라인 A/D 변환 회로를 나타내는 블럭도.
도 17은 도 15에 도시한 스위치드 커패시터 회로의 동작을 나타내는 타이밍도.
도 18은 본 발명의 스위치드 커패시터 회로 및 파이프라인 A/D 변환 회로의 제8의 실시 형태를 나타내는 회로도.
도 19는 도 18에 도시한 비교 회로의 동작을 나타내는 타이밍도.
도 20은 스위치드 커패시터 회로의 별도의 예를 나타내는 회로도.
도 21은 스위치드 커패시터 회로의 별도의 예를 나타내는 회로도.
도 22는 스위치드 커패시터 회로의 별도의 예를 나타내는 회로도.
도 23은 스위치드 커패시터 회로의 별도의 예를 나타내는 회로도.
도 24는 도 23에 도시한 스위치드 커패시터 회로를 적용한 파이프라인 A/D 변환 회로의 예를 나타내는 블럭도.
도 25는 스위치드 커패시터 회로의 별도의 예를 나타내는 회로도.
도 26은 스위치드 커패시터 회로의 별도의 예를 나타내는 회로도.
도 27은 스위치드 커패시터 회로의 별도의 예를 나타내는 회로도.
도 28은 스위치드 커패시터 회로의 별도의 예를 나타내는 회로도.
도 29는 스위치드 커패시터 회로의 별도의 예를 나타내는 회로도.
도 30은 스위치드 커패시터 회로의 별도의 예를 나타내는 회로도.
도 31은 스위치드 커패시터 회로의 별도의 예를 나타내는 회로도.
도 32는 스위치드 커패시터 회로의 별도의 예를 나타내는 회로도.
도 33은 스위치드 커패시터 회로의 별도의 예를 나타내는 회로도.
도 34는 스위치드 커패시터 회로의 별도의 예를 나타내는 회로도.
<도면의 주요부분에 대한 부호의 설명>
10: A/D 변환부
12, 12F: 동작 제어부
14: 인코드부
16, 16A, 16F: 스위치 제어 회로
18G, 18O, 18P: 비교 회로
100, 100A, 100B, 100C: 파이프라인 A/D 변환 회로
100D, 100E, 100F, 100G: 파이프라인 A/D 변환 회로
200, 200A, 200B, 200C: 스위치드 커패시터 회로
200D, 200E, 200F, 200G: 스위치드 커패시터 회로
DAMP: 차동 앰프
STG1-STG4: 스테이지
ADC: 서브 A/D 변환기
DAC: 서브 D/A 변환기
SUB: 감산기
AMP: 앰프
본 발명은 스위치드 커패시터 회로 및 스위치드 커패시터 회로를 이용하여 구성되는 파이프라인 A/D 변환 회로에 관한 것이다.
본 발명의 목적은 스위치드 커패시터 회로 및 이 스위치드 커패시터 회로를 이용한 파이프라인 A/D 변환 회로의 소비 전력을 작게 하여, 동작 속도를 빠르게 하는 것에 있다.
아날로그 신호를 디지털 신호로 변환하는 A/D 변환 회로로서, 예컨대, 파이프라인 A/D 변환 회로가 있다. 파이프라인 A/D 변환 회로는 종속 접속된 복수의 스테이지에 의해 디지털치의 상위 자릿수로부터 순서대로 파이프라인 동작을 실시하는 것으로 A/D 변환을 실행한다. 이에 따라, 고속이며 고분해능의 A/D 변환을 실현할 수 있다.
또한, 파이프라인 A/D 변환 회로에 의한 일련의 신호 처리를 간단하면서도 그 동작이 정밀한 회로로 수행하기 위해서 스위치드 커패시터 회로(SCN: Switched Capacitor Network)가 널리 사용되고 있다. 이 종류의 스위치드 커패시터 회로의 일례는 특허문헌 1에 개시되어 있다.
[특허문헌 1]특허 공개 평5-55048호 공보
특허문헌 1 등에 표시되는 종래의 스위치드 커패시터 회로에서는 앰프의 출력에서부터 입력으로의 귀환 계수는 1/2로 작다. 이 때문에, 앰프의 소비 전력이 상대적으로 커진다고 하는 문제가 있었다. 소비 전력을 억제하면, 앰프의 동작 속도가 상대적으로 느려진다고 하는 문제가 있었다. 또한, 앰프의 입력 환산 노이즈는 2배로 증폭되기 때문에 S/N비가 나쁘다고 하는 문제가 있었다.
본 발명의 제1의 형태에서는 스위치드 커패시터 회로는 입력 커패시터, 제1∼제n 참조 커패시터, 앰프 및 스위치 회로를 갖고 있다. 입력 커패시터 및 제1∼제n 참조 커패시터는 샘플링 기간에 입력 전압 및 제1∼제n 참조 전압을 각각 샘플 링한다. 즉, 전압에 따른 전하가 커패시터에 각각 축적된다. 스위치 회로는 샘플링 기간에 계속되는 홀드 기간에 입력 커패시터를 앰프의 출력과 입력과의 사이에 접속하는 동시에, 제어 신호에 따라서 제1∼제n 참조 커패시터의 적어도 어느 하나를 앰프의 출력과 입력과의 사이에 접속한다.
앰프는 앰프에 접속된 커패시터의 전하에 따라서, 입력 전압에 대응하는 출력 전압을 생성한다. 입력 커패시터 및 참조 커패시터는 홀드시에 앰프의 입력과 출력과의 사이에 각각 접속되기 때문에, 귀환 계수는 "1"이 된다. 이 결과, 동작 속도를 종래와 동등하게 하는 경우, 스위치드 커패시터 회로(앰프)의 소비 전력을 삭감할 수 있다. 소비 전력을 종래와 동등하게 하는 경우, 스위치드 커패시터 회로의 동작 속도를 향상할 수 있다. 또한, 귀환 계수가 커질 수록, 앰프의 술혹, 를 작게 할 수 있기 때문에 앰프의 입력 환산 노이즈를 줄일 수 있고, S/N비를 개선할 수 있다.
본 발명의 제2의 형태에서는 파이프라인 A/D 변환 회로는 종속 접속된 복수의 스테이지를 갖고 있다. 스테이지의 적어도 어느 하나는 상기 제1의 형태와 동일한 스위치드 커패시터 회로를 갖고 있다. 이 때문에, 소비 전력이 작은 파이프라인 A/D 변환 회로를 구성할 수 있다. 혹은, 동작 속도가 빠른 파이프라인 A/D 변환 회로를 구성할 수 있다. 또한, 높은 S/N비를 갖는 고정밀도의 파이프라인 A/D 변환 회로를 구성할 수 있다.
본 발명의 상기 형태에 있어서의 바람직한 예에서는, 스위치 회로의 입력 스위치는 입력 커패시터의 양단을 샘플링 기간에 입력 전압의 노드 및 고정 전압의 노드에 접속하고, 홀드 기간에 앰프의 입력 및 출력에 접속한다. 스위치 회로의 참 조 스위치는 각 참조 커패시터의 양끝을 샘플링 기간에 각 참조 전압의 노드 및 고정 전압의 노드에 접속하고, 홀드 기간에 제어 신호에 따라서 앰프의 입력 및 출력에 접속한다. 이와 같이, 간단한 스위치에 의해 회로 규모를 증대하지 않고, 상기 특징을 갖는 스위치드 커패시터 회로를 구성할 수 있다.
본 발명의 상기 형태에 있어서의 바람직한 예에서는, 스위치 회로의 입력 스위치는 입력 커패시터의 일단을 샘플링 기간에 입력 전압의 노드에 접속하고, 홀드 기간에 앰프의 출력에 접속한다. 스위치 회로의 참조 스위치는 각 참조 커패시터의 양단을 샘플링 기간에 각 참조 전압의 노드 및 앰프의 입력에 접속하고, 홀드 기간에 제어 신호에 따라서 앰프의 입력 및 출력에 접속한다. 단락 스위치는 앰프의 출력과 입력을 샘플링 기간에 서로 단락한다. 단락 스위치에 의해 앰프의 오프셋치를 캔슬할 수 있다.
본 발명의 상기 형태에 있어서의 바람직한 예에서는, 앰프는 상보의 입력과 상보의 출력을 갖는 차동 증폭형이다. 입력 커패시터 및 참조 커패시터는 앰프의 각 입출력쌍마다 형성되어 있다. 전차동 구성의 스위치드 커패시터 회로에 있어서도 상기 특징을 용이하게 실현할 수 있다.
본 발명의 상기 형태에 있어서의 바람직한 예에서는, 각 제1∼제n 참조 커패시터는 병렬로 배치되는 복수의 서브 커패시터로 구성되어 있다. 스위치 회로는 홀드 기간에 제어 신호에 따라서 서브 커패시터의 적어도 2개를 앰프의 출력과 입력과의 사이에 접속한다. 본 발명에서는 홀드 기간에 앰프에 접속하는 서브 커패시터의 종류 및 수에 따라서 많은 종류의 전압을 생성할 수 있다. 따라서, 스위치드 커 패시터 회로에 공급하는 참조 전압의 종류를 적게 할 수 있다. 바꾸어 말하면, 참조 전압을 각각 생성하는 회로의 몇 갠가를 필요로 하지 않을 수 있다. 이 결과, 스위치드 커패시터 회로를 탑재하는 시스템의 회로 규모를 삭감할 수 있다.
본 발명의 상기 형태에 있어서의 바람직한 예에서는, 비교 회로는 샘플링 기간과 홀드 기간의 사이에 설정되는 비교 기간에 입력 전압과 비교 전압과의 크기를 비교하여, 비교 결과를 제어 신호로서 출력한다. 즉, 비교 회로는 입력 전압을 받아, 그 크기를 나타내는 제어 신호를 출력하는 A/D 변환기로서 기능한다. 이 때문에, 예컨대, 스위치드 커패시터 회로를 파이프라인 A/D 변환 회로에 적용하는 경우에 서브 A/D 변환기의 기능을 겸비할 수 있다. 이 결과, 파이프라인 A/D 변환 회로를 간단하게 구성할 수 있다.
본 발명의 상기 형태에 있어서의 바람직한 예에서는, 각 비교 회로는 비교 커패시터, 비교기 및 비교 스위치를 갖고 있다. 비교기는 입력이 비교 커패시터의 일단에 접속되고, 출력으로부터 제어 신호를 출력한다. 비교 스위치는 비교 커패시터의 양단을 샘플링 기간에 입력 전압의 노드 및 고정 전압의 노드에 접속하고, 비교 기간에 비교 전압의 노드 및 비교기의 입력에 접속한다. 즉, 비교 커패시터 및 비교 스위치는 입력 전압을 유지하는 샘플 홀드 회로로서 기능한다. 이 때문에, 예컨대, 스위치드 커패시터 회로를 파이프라인 A/D 변환 회로의 첫째 단에 적용하는 경우에 샘플 홀드 회로를 포함하는 종래의 입력 프론트 앤드 회로를 본 발명의 스위치드 커패시터 회로로 대체할 수 있다. 일반적으로, 파이프라인 A/D 변환 회로에서 입력 프론트 앤드 회로는 A/D 변환 회로의 성능(변환 정밀도)에 가장 영향을 주 는 회로이다. 입력 프론트 앤드 회로내의 샘플 홀드 회로는 샘플링한 입력 전압을 높은 정밀도로 다음단에 건네주기 위해서 앰프 등의 소비 전력이 큰 회로를 이용하여 형성되어 있다. 본 발명의 적용에 의해 간단한 회로 구성으로 높은 정밀도를 갖는 샘플 홀드 회로를 구성할 수 있다. 바꾸어 말하면, 소비 전력이 작고, 회로 면적이 작은 프론트 앤드 회로를 구성할 수 있다.
본 발명의 제2의 형태에 있어서의 바람직한 예에서는, 각 서브 A/D 변환기는 전단으로부터 출력되는 전압을 A/D 변환하여, 비트 값을 출력한다. 인코드부는 스테이지에서 각각 출력되는 비트 값을 인코드하여, 복수 비트로 구성되는 디지털치를 출력한다. 서브 A/D 변환기에 의해 아날로그 전압을 순차 비트 값으로 변환함으로써 파이프라인 동작이 실시된다.
본 발명의 제2의 형태에 있어서의 바람직한 예에서는, 파이프라인 A/D 변환 회로의 스위치 제어 회로는 스위치드 커패시터 회로의 입력에 접속되는 서브 A/D 변환기가 출력하는 비트 값에 따라서, 스위치 회로를 온/오프하기 위한 제어 신호를 생성한다. 이 때문에, 서브 A/D 변환기의 출력을 이용하여 제어 신호를 용이하게 생성할 수 있다.
이하, 본 발명의 실시형태를 도면을 이용하여 설명한다. 이하의 설명에서는 신호가 전달되는 신호선 및 노드는 신호명과 동일한 부호를 사용한다. 이하에 나타내는 파이프라인 A/D 변환 회로(100)는 예컨대, 디지털 텔레비전, 액정 프로젝터 등의 디지털 가전 제품의 아날로그 프론트 앤드칩에 적용된다. 아날로그 프론트 앤드칩은, 예컨대, 실리콘 기판에 주로 CMOS 프로세스를 사용하여 형성되어 있다.
도 1∼도 8은 본 발명의 스위치드 커패시터 회로 및 파이프라인 A/D 변환 회로의 제1의 실시 형태를 나타내고 있다.
도 1은 스위치드 커패시터 회로(200)의 상세를 도시하고 있다. 여기서, 입력 전압(VIN) 및 출력 전압(VOUT)은 각 스위치드 커패시터 회로(200)의 입력 전압 및 출력 전압을 나타내고 있다. 스위치드 커패시터 회로(200)는 입력 커패시터(CIN), 제1 및 제2 참조 커패시터(C1, C2), 스위치(S1-S10)로 구성되는 스위치 회로 및 차동 앰프(DAMP)를 갖고 있다. 커패시터(CIN, C1, C2)의 커패시턴스는 서로 동일하게 설정되어 있다. 각 스위치(S1-S10)는 게이트 전압에 의해 온/오프하는 nMOS 트랜지스터, pMOS 트랜지스터 혹은, CMOS 전달 게이트에 의해 구성된다. 스위치(S1-S6)의 "S" 및 "H"는 고레벨의 샘플링 신호 S 및 고레벨의 홀드 신호 H를 받았을 때에 전환하는 측을 나타내고 있다. 스위치(S7-S8)의 "H1"은 고레벨의 제어 신호 H1을 받았을 때에 온하는 것을 나타내고 있다. 스위치(S9-S10)의 "H2"는 고레벨의 제어 신호 H2를 받았을 때에 온하는 것을 나타내고 있다.
커패시터(CIN)의 일단 및 타단은 입력 스위치(S1, S2)의 노드(H)를 통해 차동 앰프(DAMP)의 출력(VOUT) 및 "-입력"에 각각 접속되고, 스위치(S1, S2)의 노드(S)를 통해 입력 전압선(VIN) 및 접지 전압선(고정 전압)에 각각 접속되어 있다. 커패시터(C1)는 참조 스위치(S3, S4)의 노드(H) 및 참조 스위치(S7, S8)를 통해 차동 앰프(DAMP)의 출력(VOUT) 및 "-입력"에 각각 접속되고, 스위치(S3, S4)의 노드(S)를 통해 제1 참조 전압선 +VR 및 접지 전압선에 각각 접속되어 있다. 마찬가지로, 커패시터(C2)는 참조 스위치(S5, S6)의 노드(H) 및 참조 스위치(S9, S10)를 통 해 차동 앰프(DAMP)의 출력(VOUT) 및 "-입력"에 각각 접속되고, 스위치(S5, S6)의 노드(S)를 통해 제2 참조 전압선 -VR 및 접지 전압선에 각각 접속되어 있다. 차동 앰프(DAMP)의 "+입력"은 접지 전압선에 접속되어 있다.
전술한 스위치드 커패시터 회로(200)에서는 샘플링 기간(제1기간)에 커패시터(CIN, C1, C2)는 일단이 입력 전압선(VIN), 참조 전압선 +VR, -VR에 각각 접속되고, 타단이 접지 전압선에 접속된다. 입력 전압(VIN), 참조 전압 +VR, -VR는 커패시터(CIN, C1, C2)에 각각 샘플링된다. 입력 전압(VIN)을 샘플링한 커패시터(CIN)는 샘플링 기간에 계속되는 홀드 기간(제2기간)에 차동 앰프(DAMP)의 입출력사이에 접속된다. 동시에, 제어 신호(H1, H2) 중 어느 하나는 고레벨로 변화되고, 참조 전압 +VR을 샘플링한 커패시터(C1) 또는 참조 전압 -VR을 샘플링한 커패시터(C2) 중 어느 하나는 차동 앰프(DAMP)의 입출력사이에 접속된다. 도면에서는, 제어 신호(H1)가 고레벨로 변화되는 예를 나타내고 있다. 그리고, 홀드 기간에 도 1에 도시한 감산기(SUB)와 앰프(AMP)가 동시 병행적으로 동작하여, 홀드 동작이 실행되어, 출력 전압(VOUT)이 생성된다.
도 2는 도 1에 나타낸 스위치드 커패시터 회로(200)를 입력 프론트 앤드 회로(STG1)에 적용한 파이프라인 A/D 변환 회로(100)를 나타내고 있다. 파이프라인 A/D 변환 회로(100)는 A/D 변환부(10), 동작 제어부(12) 및 인코드부(14)를 갖고 있다. 파이프라인 A/D 변환 회로(100)는 클록에 동기하여 동작하지만, 클록의 기재를 생략하고 있다.
A/D 변환부(10)는 종속 접속된 복수의 스테이지(STG1-4)와, 스테이지(STG4) 의 출력 전압을 디지털치(D5)로 변환하는 서브 A/D 변환기(ADC)와, 스테이지(STG1)에 대응하는 스위치 제어 회로(16)를 갖고 있다. 첫째 단의 스테이지(STG1)는 입력 전압(AIN)(디지털 신호로 변환되는 아날로그 전압)을 받는 스위치드 커패시터 회로(200) 및 아날로그 전압(AIN)을 디지털치로 변환하는 서브 A/D 변환기(ADC)를 갖고 있다. 스테이지(STG1)의 서브 A/D 변환기(ADC)는 아날로그 전압을 예컨대 1비트의 디지털치(D1)로 변환한다(a=1비트). 디지털치(D1)는 스테이지(STG2)의 스위치드 커패시터 이득단(202) 및 인코드부(14)에 공급된다. 스테이지(STG2-4)는 공지의 스위치드 커패시터 이득단(202)과, 스위치드 커패시터 이득단(202)의 출력 전압을 디지털치로 변환하는 서브 A/D 변환기(ADC)를 갖고 있다. 스위치드 커패시터 이득단(202)은 서브 D/A 변환기(DAC), 감산기(SUB) 및 앰프(AMP)를 갖고 있다.
스위치드 커패시터 회로(200)는 입력 프론트 앤드 회로의 샘플 홀드 회로로서도 기능한다. 일반적으로, 입력 프론트 앤드 회로의 샘플 홀드 회로는 아날로그 입력의 전범위에 대하여 선형으로 샘플링하고, 또한 샘플링한 신호를 높은 정밀도로 다음단에 전하기 위해서 고정밀도의 앰프를 내장하고 있다. 이 때문에, 샘플 홀드 회로의 소비 전력은 비교적 크다. 본 발명에서는 초단의 샘플 홀드 회로에 스위치드 커패시터 회로(200)를 사용함으로써 후술하는 바와 같이 소비 전력을 작게 할 수 있어, 노이즈를 줄일 수 있다.
스테이지(STG2)의 스위치드 커패시터 이득단(202)의 서브 D/A 변환기(DAC)는 전의 스테이지(STG)의 서브 A/D 변환기(ADC)에서 출력되는 디지털치를 아날로그 전압으로 변환한다. 감산기(SUB)는 전의 스테이지(STG)에서 출력되는 아날로그 전압 으로부터 서브 D/A 변환기(DAC)가 출력하는 아날로그 전압을 감산하여, 얻어진 아날로그 전압을 앰프(AMP)에 출력한다. 앰프(AMP)는 감산기(SUB)에서 출력되는 아날로그 전압을 2의 b승배하여, 자신의 서브 A/D 변환기(ADC) 및 다음단의 감산기(SUB)에 출력한다. 여기서, 정수 b는 스테이지(STG2)가 출력하는 디지털치(D2) 비트수 b와 같다. 스테이지(STG3-4)의 스위치드 커패시터 이득단(202)의 앰프(AMP)(도시하지 않음)는 감산기(SUB)에서 출력되는 아날로그 전압을 2의 b승배 및 c승배한다. 이 예에서는 정수 b, c, d는 모두 1비트이다. 즉, 각 앰프(AMP)는 수신한 전압값의 2배의 출력 전압을 생성한다. 또, 상수 a, e도 1비트이다.
스위치 제어 회로(16)는 스테이지(STG1)의 서브 A/D 변환기(ADC)에서 출력되는 디지털치에 따라서, 도 1에서 설명한 스위치드 커패시터 회로(200)에 포함되는 스위치(S1-10)를 제어하기 위한 제어 신호(H1, H2)를 생성한다. 제어 신호(H1, H2)는 홀드 신호(H)의 고레벨 기간에 동기하여 생성된다. 동작 제어부(12)는 각 스위치드 커패시터 회로(200)의 샘플링 기간 및 홀드 기간을 정하는 고레벨의 샘플링 신호(S) 및 고레벨의 홀드 신호(H)를 소정의 주기로 교대로 생성한다. 인코드부(14)는 A/D 변환부(10)의 스테이지(STG1-4) 및 최종단의 서브 A/D 변환기(ADC)에 의해 순차적으로 생성되는 디지털치(D1-5)를 인코드하여, 예컨대, 5비트의 디지털 신호(DOUT)를 출력한다. 즉, 파이프라인 A/D 변환 회로(100)에 의해 아날로그 신호(AIN)가 5비트의 디지털 신호(DOUT)로 변환된다. 여기서, 디지털치(D1)는 최상위의 비트이며, 디지털치(D5)는 최하위 비트이다.
도 3은 도 1에 도시한 스위치드 커패시터 회로(200)의 동작을 나타내고 있 다. 스위치드 커패시터 회로(200)는 클록(CLK)의 천이 엣지 동기하여 교대로 전환하는 샘플링 기간 및 홀드 기간에 각각 샘플링 동작 및 홀드 동작을 실행한다. 샘플링 기간은 샘플링 신호(S)의 고레벨 기간이며, 홀드 기간은 홀드 신호(H)의 고레벨 기간이다. 샘플링 신호(S) 및 홀드 신호(H)는 고레벨 기간이 중복되지 않는 상보의 신호이다. 홀드 기간 동안, 제어 신호(H1, H2) 중 어느 하나가 고레벨로 유지되어, 전술한 홀드 동작이 실행된다. 도면에서는, 최초의 홀드 기간에 제어 신호(H1)가 고레벨로 변화되고, 다음 홀드 기간에 제어 신호(H2)가 고레벨로 변화되는 예를 나타내고 있다.
도 4는 도 1에 도시한 스위치드 커패시터 회로(200)의 홀드 동작으로 생성되는 출력 전압(VOUT)을 나타내고 있다. 출력 전압(VOUT)은 수학식(1), (2)에 따라서 생성된다.
1/2·(VIN-VR)(VIN≥0인 경우) ........ (1)
1/2·(VIN+VR)(VIN<0인 경우) .......(2)
도 5는 본 발명자들이 본 발명 전에 검토한 스위치드 커패시터 회로를 나타내고 있다. 이 스위치드 커패시터 회로는 샘플링 기간에 입력 전압(VIN)을 샘플링하는 2개의 커패시터(CA, CB)와, 커패시터(CA)를 입력 전압(VIN), 접지 전압선 및 차동 앰프(DAMP)에 접속하고, 커패시터(CB)를 입력 전압(VIN), 참조 전압 +VR, -VR 및 접지 전압선에 접속하는 스위치군을 갖고 있다. 각 스위치의 "S" 및 "H"는 샘플링 기간 및 홀드 기간에 전환하는 측을 나타내고 있다.
도 6은 도 5에 나타낸 스위치드 커패시터 회로의 홀드 동작으로 생성되는 출 력 전압(VOUT)을 나타내고 있다. 출력 전압(VOUT)은 수학식(3), (4)에 따라서 생성된다.
2VIN-VR(VIN≥0인 경우) ........(3)
2VIN+VR(VIN<0인 경우) .........(4)
본 발명의 스위치드 커패시터 회로(200)의 특성을 나타내는 전술한 수학식(1), (2)에 있어서, 입력 전압(VIN)을 4·VIN으로 하고, 참조 전압(VR)을 2·VR, 참조 전압(-VR)을 2·(-VR)로 하면, 수학식(1), (2)는 수학식(3), (4)와 같아진다. 이 때문에, 도 2에 도시한 파이프라인 A/D 변환 회로(100)에 있어서, 2배의 참조 전압(VR, -VR)을 공급하여, 스테이지(STG1)의 입력에 있어서 입력 전압을 4배함으로써 도 5에 도시한 스위치드 커패시터 회로를 이용하여 구성되는 파이프라인 A/D 변환 회로와 동일한 특성을 갖는 파이프라인 A/D 변환 회로를 구성할 수 있다.
도 7은 본 발명의 스위치드 커패시터 회로의 특징을 나타내고 있다. gm은 상호 컨덕턴스를 나타낸다. 차동 앰프(DAMP)의 출력 전압(Vn2)(OUT)은 커패시터(CIN, C1)로 분할되는 일없이, 커패시터(CIN, C1)를 통해 그대로 차동 앰프(DAMP)의 입력 전압(Vn2)(in)이 된다. 한편, 도 5에 도시한 스위치드 커패시터 회로에서는 차동 앰프(DAMP)의 출력 전압(Vn1)(OUT)은 커패시터(CA, CB)로 분할되기 때문에 입력 전압(Vn1)(in)은 출력 전압(Vn1)(OUT)보다 낮아진다(증폭율이 2배). 이 때문에, 스위치드 커패시터 회로(200)의 귀환계수(β)는 도 4의 스위치드 커패시터 회로의 귀환계수(β)의 2배가 된다.
또한, 커패시터(C1, C2)는 차동 앰프(DAMP)의 부하로서 보이지 않는다. 이 때문에, 스위치드 커패시터 회로(200)의 홀드 동작중의 GBW 곱(Gain Band Width product)은 도 4의 스위치드 커패시터 회로의 GBW 곱과 비교해서 2배 이상이 된다. 따라서, 스위치 커패시터 회로(200) 및 파이프라인 A/D 변환 회로(100)의 동작 속도를 종래와 동등하게 설계할 때에, 소비 전력을 절반 이하로 할 수 있다. 소비 전력을 종래와 같은 정도로 설계할 때, 동작 속도(변환 속도)를 대폭 향상할 수 있다. 또한, 스위치드 커패시터 회로(200)의 차동 앰프(DAMP)의 입력 환산 노이즈는 귀환계수(β)와 같은 이유에 의해, 도 5의 스위치드 커패시터 회로에 비해 반감된다. S/N비를 개선할 수 있기 때문에 고정밀도의 파이프라인 A/D 변환 회로를 구성할 수 있다.
도 8은 스위치드 커패시터 회로(200)가 동작할 때의 출력 전압(VOUT)의 변화를 나타내고 있다. 홀드 기간의 출력 전압(VOUT)은 최종치(Vfina1)에 도달하도록 세트링된다. 이때, 출력 전압의 정밀도를 올리기 위해서 최종치(Vfinal)에 대하여 원하는 정밀도의 전압까지 세트링하는 것이 중요하다. 특히, 파이프라인 A/D 변환 회로에서는 첫째 단의 아날로그 입력에 가까운 스위치드 커패시터 회로만큼 고정밀도의 세트링이 요구된다.
홀드 기간에 있어서의 스위치드 커패시터 회로(200)의 전달 특성을 1차로 하는 경우, 출력 전압(VOUT)(t)은 수학식(5)으로 나타난다. 여기서, GBW는 스위치드 커패시터 회로(200)의 홀드 기간에 있어서의 GBW 곱(도 6의 GBWsc)을 나타내고 있다.
VOUT(t)=Vfinal·(1-e- GBW ·t) .......(5)
홀드 기간에 출력 전압(VOUT)이 n비트의 세트링에 필요한 시간 ts는 수학식(6)으로 나타난다. 시간 ts가 스위치드 커패시터 회로(200) 전체의 변환 주기(=변환 속도의 역수)에 차지하는 비율을 α라고 하면, n비트의 세트링이 필요한 스위치드 커패시터 회로(200)의 변환 속도 fs는 수학식(7)이 최대가 된다. 여기서, 대부분의 경우, α=0.5이다. 수학식(7)으로부터 스위치드 커패시터 회로(200)의 변환 속도는 GBW 곱에 비례하고, GBW 곱이 클수록 변환 속도를 올릴 수 있다.
ts=(n/GBW)·ln2 .....(6)
fs=α/ts=(α·GBW)/(n·ln2) ..... (7)
이상, 제1의 실시형태에서는 도 7에 도시한 바와 같이 차동 앰프(DAMP)의 귀환계수를 작게 할 수 있기 때문에 GBW 곱을 크게 할 수 있다. 차동 앰프(DAMP)의 입력 환산 노이즈를 작게 할 수 있다. 따라서, 차동 앰프(DAMP)의 소비 전력을 작게 할 수 있다. 소비 전력을 종래와 동등하게 하는 경우, 차동 앰프(DAMP)의 동작 속도를 향상할 수 있다. 그 결과, 동작 속도를 종래와 동등하게 하는 경우, 스위치드 커패시터 회로(200)의 소비 전력을 절반 이하로 할 수 있다. 소비 전력을 종래와 동등하게 하는 경우, 스위치드 커패시터 회로(200)의 동작 속도를 대폭 향상할 수 있다. 또한, 앰프의 귀환계수를 작게 할 수 있기 때문에 앰프의 입력 환산 노이즈를 줄일 수 있고, S/N비를 개선할 수 있다. 스위치드 커패시터 회로(200)를 이용함으로써 소비 전력이 작은 파이프라인 A/D 변환 회로(100)를 구성할 수 있다. 혹 은, 동작 속도가 빠른 파이프라인 A/D 변환 회로(100)를 구성할 수 있다. 또한, 높은 S/N비를 갖는 고정밀도의 파이프라인 A/D 변환 회로(100)를 구성할 수 있다. 스위치드 커패시터 회로(200)는 도 1에 나타낸 바와 같이 커패시터(CIN, C1, C2) 및 간단한 스위치(S1-10)에 의해 구성할 수 있기 때문에 회로 규모를 증대하지 않고, 스위치드 커패시터 회로(200) 및 파이프라인 A/D 변환 회로(100)를 구성할 수 있다.
도 9 및 도 10은 본 발명의 스위치드 커패시터 회로 및 파이프라인 A/D 변환 회로의 제2의 실시형태를 나타내고 있다. 제1의 실시형태에서 설명한 요소와 동일한 요소에 관해서는 동일한 부호를 붙이고, 이것들에 관해서는 상세한 설명을 생략한다.
도 9는 스위치드 커패시터 회로(200A)의 상세를 도시하고 있다. 스위치드 커패시터 회로(200A)는 스위치드 커패시터 회로(200)로부터 스위치(S7-10)를 삭제하여 구성되어 있다. 입력 커패시터(CIN) 및 스위치(S1, S2)의 접속 관계는 제1의 실시형태와 동일하다. 참조 커패시터(C1)는 스위치(S3, S4)(참조 스위치)의 "H1 노드"를 통해 차동 앰프(DAMP)의 출력(VOUT) 및 "-입력"에 각각 접속되고, 스위치(S3, S4)의 노드(S)를 통해 참조 전압선 +VR(제1참조 전압선) 및 접지 전압선에 각각 접속되어 있다. 마찬가지로, 참조 커패시터(C2)는 스위치(S5, S6)(참조 스위치)의 "H2 노드"를 통해 차동 앰프(DAMP)의 출력(VOUT) 및 "-입력"에 각각 접속되고, 스위치(S5, S6)의 노드(S)를 통해 참조 전압선 -VR(제2참조 전압선) 및 접지 전압선에 각각 접속되어 있다. 스위치드 커패시터 회로(200A)의 동작 타이밍은 제1의 실시형태(도 3)와 동일하다.
스위치(S3-4)의 "H1"은 고레벨의 제어 신호(H1)를 수신하였을 때에 온하는 것을 나타내고 있다. 스위치(S5-6)의 "H2"는 고레벨의 제어 신호(H2)를 수신하였을 때에 온하는 것을 나타내고 있다. 본 실시형태에서는 각 커패시터(C1, C2)와 차동 앰프(DAMP)를 일조의 스위치(C3-4)(또는, C5-6)로 접속할 수 있다. 스위치의 수를 삭감할 수 있기 때문에 스위치드 커패시터 회로(200A)를 간단하게 구성할 수 있다.
도 10은 도 9에 도시한 스위치드 커패시터 회로(200A)를 입력 프론트 앤드 회로(STG1)에 적용한 파이프라인 A/D 변환 회로(100A)를 도시하고 있다. 파이프라인 A/D 변환 회로(100A)는 스위치드 커패시터 회로(200A) 및 스위치 제어 회로(16A)가 제1의 실시형태의 파이프라인 A/D 변환 회로(100)의 스위치드 커패시터 회로(200) 및 스위치 제어 회로(16)와 다르다. 그 밖의 구성은 파이프라인 A/D 변환 회로(100)와 동일하다. 스위치 제어 회로(16A)는 스테이지(STG1)의 서브 A/D 변환기(ADC)에서 출력되는 디지털치의 논리에 홀드 신호(H)의 논리를 덧붙여 제어 신호(H1, H2)를 생성한다.
이상, 제2의 실시형태에 있어서도 전술한 제1의 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는 스위치드 커패시터 회로(200A) 및 파이프라인 A/D 변환 회로(100A)를 회로 규모를 작게 구성할 수 있다.
도 11은 본 발명의 스위치드 커패시터 회로 및 파이프라인 A/D 변환 회로의 제3의 실시형태를 나타내고 있다. 제1의 실시형태에서 설명한 요소와 동일한 요소에 관해서는 동일한 부호를 붙이고, 이것들에 관해서는 상세한 설명을 생략한다. 이 실시형태의 파이프라인 A/D 변환 회로(100B)는 스위치드 커패시터 회로(200B)가 제1의 실시형태의 파이프라인 A/D 변환 회로(100)의 스위치드 커패시터 회로(200)와 다르다. 그 밖의 구성은 파이프라인 A/D 변환 회로(100)와 동일하다.
스위치드 커패시터 회로(200B)는 제1의 실시형태의 스위치드 커패시터 회로(200)에 대하여, 입력 스위치(S2)를 삭제하고, 단락 스위치(S11)를 추가하여 구성되어 있다. 참조 스위치(S4, S6)의 노드(S)는 접지 전압선이 아니라, 차동 앰프(DAMP)의 "-입력"에 접속되어 있다. 단락 스위치(S11)는 샘플링 기간 동안에 차동 앰프(DAMP)의 출력(VOUT)과 "-입력" 사이에 접속하여, 가상 접지 전압점을 생성한다. 이 때문에, 샘플링 기간에 차동 앰프(DAMP)의 오프셋치를 캔슬할 수 있다. 스위치드 커패시터 회로(200B)의 동작 타이밍은 제1의 실시형태(도 3)와 동일하다.
이상, 제3의 실시형태에 있어서도 전술한 제1의 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는 단락 스위치(S11)를 형성함으로써 차동 앰프(DAMP)의 오프셋치를 캔슬할 수 있기 때문에 스위치드 커패시터 회로(200B)의 출력 전압의 정밀도를 향상할 수 있다.
도 12는 본 발명의 스위치드 커패시터 회로 및 파이프라인 A/D 변환 회로의 제4의 실시형태를 나타내고 있다. 제1의 실시형태에서 설명한 요소와 동일한 요소에 관해서는 동일한 부호를 붙이고, 이것들에 관해서는 상세한 설명을 생략한다. 이 실시형태의 파이프라인 A/D 변환 회로(100C)는 스위치드 커패시터 회로(200C)가 제1의 실시형태의 파이프라인 A/D 변환 회로(100)의 스위치드 커패시터 회로(200)와 다르다. 그 밖의 구성은 파이프라인 A/D 변환 회로(100)와 동일하다.
스위치드 커패시터 회로(200C)는 차동 입력 및 차동 출력을 갖는 전(全)차동형으로 구성되어 있다. 이 때문에, 스위치드 커패시터 회로(200C)는 입력 전압(VIN+) 및 참조 전압(VR+, VR-)을 받는 샘플 홀드부(도면 중의 차동 앰프(DAMP)를 제외한 상반부)와, 입력 전압(VIN-) 및 참조 전압(VR+, VR-)을 받는 샘플 홀드부(도면 중의 차동 앰프(DAMP)를 제외한 하반부; 부호의 말미에 "a"를 붙인 스위치 및 커패시터)를 갖고 있다. 상측의 샘플 홀드부의 회로 구성은 스위치드 커패시터 회로(200)의 샘플 홀드부(차동 앰프(DAMP)를 제외한 부분; 부호의 말미에 "b"를 붙인 스위치 및 커패시터)와 동일하다. 아래쪽의 샘플 홀드부의 회로 구성은 참조 전압(VR+, VR-)에 대응하는 커패시터(C1b, C2b) 및 스위치(S3b-S10b)를 교체한 것을 제외하고, 스위치드 커패시터 회로(200)의 샘플 홀드부(차동 앰프(DAMP)를 제외한 부분)와 동일하다. 여기서, "입력 전압(VIN+)"에서 "입력 전압(VIN-)"을 뺀 값이 제1의 실시형태의 입력 전압(VIN)을 나타낸다. "참조 전압(VR+)"으로부터 "참조 전압(VR-)"을 뺀 값이 제1의 실시형태의 참조 전압(+VR)을 나타낸다. "참조 전압(VR-)"으로부터 "참조 전압(VR+)"을 뺀 값이 제1의 실시형태의 참조 전압(-VR)을 나타낸다.
홀드 기간에 있어서 출력 전압 "VOUT+-VOUT-"은 제어 신호(H1)가 고레벨인 경우와, 제어 신호(H2)가 고레벨인 경우에서 다음 값이 된다.
1/2((VIN--VIN-)+(VR+-VR-))····(H1="H")
1/2((VIN+-VIN-)-(VR+-VR-))····(H2="H")
이상, 제4의 실시형태에 있어서도 전술한 제1의 실시형태와 동일한 효과를 얻을 수 있다. 즉, 전차동 구성의 스위치드 커패시터 회로(200C) 및 이 스위치드 커패시터 회로(200C)를 이용하는 파이프라인 A/D 변환 회로(100C)에서도 소비 전력을 삭감할 수 있고, 혹은 동작 속도를 향상할 수 있다.
도 13은 본 발명의 스위치드 커패시터 회로 및 파이프라인 A/D 변환 회로의 제5의 실시형태를 나타내고 있다. 제1의 실시형태에서 설명한 요소와 동일한 요소에 관해서는 동일한 부호를 붙이고, 이것들에 관해서는 상세한 설명을 생략한다. 이 실시형태의 파이프라인 A/D 변환 회로(100D)는 스위치드 커패시터 회로(200D)가 제1의 실시형태의 파이프라인 A/D 변환 회로(100)의 스위치드 커패시터 회로(200)와 다르다. 그 밖의 구성은 스위치 제어 회로(도시하지 않음)가 제어 신호(H1, H2)뿐만 아니라 제어 신호(H0)를 출력하는 점, 및 스위치드 커패시터 회로(200G)가 참조 전압(+VR, -VR)뿐만 아니라 VR0을 받는 점을 제외하고, 파이프라인 A/D 변환 회로(100)(도 2)와 동일하다.
스위치드 커패시터 회로(200D)는 제1의 실시형태의 스위치드 커패시터 회로(200)에 참조 커패시터(C0) 및 스위치(S12-15)가 덧붙여져 구성되어 있다. 참조 커패시터(C0)는 참조 커패시터(C1, C2)와 같이 참조 스위치(S13, S14)의 노드(H) 및 참조 스위치(S12, S15)를 통해 차동 앰프(DAMP)의 출력(VOUT) 및 "-입력"에 각각 접속되고, 스위치(S13, S14)의 노드(S)를 통해 제3참조 전압선(VR0) 및 접지 전압선에 각각 접속되어 있다. 참조 전압(VR0)은 참조 전압(+VR, -VR)의 중간치로 설정되어 있다.
이 실시형태에서는 파이프라인 A/D 변환 회로(100D)의 각 스테이지(STG1-4)(도 2 참조)는 각각 1.5비트를 판정한다. 각 스위치드 커패시터 회로(200)는 홀드 기간에 스위치 제어 회로의 제어를 받아, 전단의 서브 A/D 변환기(ADC)가 디지털치 "11"(논리치 "1"을 나타낸다)을 출력할 때에, 참조 전압(+VR)이 축적된 커패시터(C1)를 차동 앰프(DAMP)에 접속한다. 이 때의 출력 전압(VOUT)은 수학식(8)이 된다. 마찬가지로, 전단의 서브 A/D 변환기(ADC)가 디지털치 "00"(논리치 "0"을 나타낸다)을 출력할 때에, 참조 전압(-VR)이 축적된 커패시터(C2)가 차동 앰프(DAMP)에 접속된다. 이 때의 출력 전압(VOUT)은 수학식(9)이 된다. 전단의 서브 A/D 변환기(ADC)가 디지털치 "01"(논리치 "부정"을 나타낸다)을 출력할 때에, 참조 전압(VR0)(예컨대, 접지 전압)이 축적된 커패시터(C0)가 차동 앰프(DAMP)에 접속된다. 이 때의 출력 전압(VOUT)은 수학식(10)이 된다.
VOUT=1/2(VIN+VR) .....(8)
VOUT=1/2 VIN .....(9)
VOUT=1/2(VIN-VR) .....(10)
이상, 제5의 실시형태에 있어서도 전술한 제1의 실시형태와 동일한 효과를 얻을 수 있다. 또한, 1.5비트를 판정하는 스위치드 커패시터 회로(200D) 및 이 스위치드 커패시터 회로(200D)를 갖는 파이프라인 A/D 변환 회로(100D)에 본 발명을 적용함으로써 고정밀도의 파이프라인 A/D 변환 회로(100D)의 소비 전력을 삭감할 수 있고, 혹은 동작 속도를 향상할 수 있다.
도 14는 본 발명의 스위치드 커패시터 회로 및 파이프라인 A/D 변환 회로의 제6의 실시형태를 나타내고 있다. 제1의 실시형태에서 설명한 요소와 동일한 요소에 관해서는 동일한 부호를 붙이고, 이것들에 관해서는 상세한 설명을 생략한다. 이 실시형태의 파이프라인 A/D 변환 회로(100E)는 스위치드 커패시터 회로(200E)가 제1의 실시형태의 파이프라인 A/D 변환 회로(100)의 스위치드 커패시터 회로(200)와 다르다. 그 밖의 구성은 파이프라인 A/D 변환 회로(100)와 동일하다.
스위치드 커패시터 회로(200E)에서는 각 커패시터(CIN, C1, C2)는 한 쌍에 서브 커패시터에 의해 구성되어 있다. 커패시터(CIN, C1, C2)를 전압선(VIN, +VR, -VR), 접지 전압선, 차동 앰프(DAMP)에 접속하는 스위치는 서브 커패시터에 각각 대응하여 형성되어 있다. 이 실시형태에서는 제5의 실시형태와 같이 파이프라인 A/D 변환 회로(100E)의 각 스테이지(STG1-4)(도 2 참조)는 각각 1.5비트를 판정한다.
각 스위치드 커패시터 회로(200E)는 스위치 제어 회로(16)(도 2 참조)의 제어를 받아, 전단의 서브 A/D 변환기(ADC)가 디지털치 "11"(논리치 "1"을 나타낸다)을 출력할 때에, 스위치(A, B, C, D)를 도면 중의 "+VR"의 란에 나타내는 상태로 전환한다. 이 때의 출력 전압(VOUT)은 수학식(11)이 된다(수학식(8)과 동일한 값). 마찬가지로, 전단의 서브 A/D 변환기(ADC)가 디지털치 "01"(논리치 "부정"을 나타낸다)을 출력할 때에, 스위치(A, B, C, D)를 도면 중의 "VR0"의 란에 나타내는 상태로 전환한다. 이 때의 출력 전압(VOUT)은 수학식(12)이 된다(수학식(9)과 동일한 값). 전단의 서브 A/D 변환기(ADC)가 디지털치 "00"(논리치 "0"을 나타낸다)을 출력할 때에, 스위치(A, B, C, D)를 도면 중의 "-VR"의 란에 나타내는 상태로 전환한 다. 이 때의 출력 전압(VOUT)은 수학식(13)이 된다(수학식(10)과 동일한 값).
VOUT=1/4(2·VIN+VR+VR)=
=1/2(VIN+VR) .....(11)
VOUT=1/4(2·VIN+VR-VR)
=1/2 VIN .....(12)
VOUT=1/4(2·VIN-VR-VR)
=1/2(VIN-VR) .....(13)
이상, 제6의 실시형태에 있어서도 전술한 제1 및 제5의 실시형태와 동일한 효과를 얻을 수 있다. 또한, 참조 전압(VR0)이 불필요하게 되기 때문에 참조 전압(VR0)을 생성하는 전압 생성 회로를 필요로 하지 않을 수 있다. 이 결과, 파이프라인 A/D 변환 회로(100E)를 탑재하는 시스템의 회로 규모 및 소비 전력을 삭감할 수 있다.
도 15 및 도 16은 본 발명의 스위치드 커패시터 회로 및 파이프라인 A/D 변환 회로의 제7의 실시형태를 나타내고 있다. 제1의 실시형태에서 설명한 요소와 동일한 요소에 관해서는 동일한 부호를 붙이고, 이것들에 관해서는 상세한 설명을 생략한다.
도 15에 있어서, 스위치드 커패시터 회로(200F)는 제1의 실시형태의 스위치드 커패시터 회로(200)에 비교 회로(18F)가 덧붙여져서 구성되고 있다. 비교 회로(18F)는 비교 커패시터(CQ), 비교 스위치(S16, S17) 및 비교기(CMP)를 갖고 있다. 비교 커패시터(CQ)의 일단 및 타단은 비교 스위치(S16, S17)의 노드(Q)를 통해 비 교 전압선(VRC) 및 비교기(CMP)의 입력에 각각 접속되고, 스위치(S16, S17)의 노드(S)를 통해 입력 전압선(VIN) 및 접지 전압선에 각각 접속되어 있다. 비교 커패시터(CQ) 및 비교 스위치(S16, S17)는 입력 전압(VIN)을 샘플/홀드하는 샘플 홀드 회로로서 동작한다. 비교기(CMP)는 샘플링된 입력 전압(VIN)을 디지털치로 변환하는 서브 A/D 변환기(ADC)로서 동작한다.
비교 회로(18F)에서는 샘플링 기간(제1기간)에 커패시터(CQ)는 일단이 입력 전압선(VIN)에 접속되고, 타단이 접지 전압선에 접속되어, 입력 전압(VIN)이 커패시터(CQ)에 샘플링된다. 샘플링 기간에 계속되는 비교 기간(제3기간)에 커패시터(CQ)는 일단이 비교 전압선(VRC)에 접속되고, 타단이 비교기(CMP)의 입력에 접속된다. 그리고, 비교 기간에 입력 전압(VIN)에 대응하는 디지털치(QO)가 생성된다. 각 스위치드 커패시터 회로(200F)의 디지털치(QO)는 도 15에 도시한 디지털치(D1-5)이다. 도 15에 도시한 각 스위치 제어 회로(16F)는 비교 기간에 계속되는 홀드 기간에 디지털치(QO)에 따라서 제어 신호(H1, H2) 중 어느 하나를 출력한다.
도 16은 도 15에 도시한 스위치드 커패시터 회로(200F)를 입력 프론트 앤드 회로(STG1)에 적용한 파이프라인 A/D 변환 회로(100F)를 도시하고 있다. 파이프라인 A/D 변환 회로(100F)의 스위치드 커패시터 회로(200F)는 도 2에 도시한 스테이지(STG1)의 서브 A/D 변환기(ADC)를 포함하고 있다. 제1의 실시형태에서 설명한 바와 같이, 일반적으로, 입력 프론트 앤드 회로의 샘플 홀드 회로는 정밀도를 향상하기 위해서 소비 전력이 크고 회로 규모가 큰 앰프를 내장하고 있다. 본 실시형태에 있어서도 입력 프론트 앤드 회로의 샘플 홀드 회로를 도 15에 도시한 바와 같이 간 단하게 구성할 수 있다. 따라서, 종래의 샘플 홀드 회로와 비교하여 소비 전력 및 회로 규모를 대폭 삭감할 수 있다.
동작 제어부(12F)는 제1의 실시형태의 동작 제어부(12)의 기능에 덧붙여, 샘플링 기간과 홀드 기간의 사이에 설정되는 비교 기간을 정하는 비교 기간 신호(Q)를 출력하는 기능을 갖고 있다. 스위치 제어 회로(16F)는 스위치드 커패시터 회로(200F)에 포함되는 서브 A/D 변환기(ADC)에서 출력되는 디지털치(D1)(전술한 도 15의 QO와 같다)에 따라서 제어 신호(H1, H2) 중 어느 하나를 홀드 기간에 고레벨로 유지하는 기능을 갖고 있다. 그 밖의 구성은 파이프라인 A/D 변환 회로(100)와 동일하다.
도 17은 도 15에 도시한 스위치드 커패시터 회로(200F)를 동작을 나타내고 있다. 제1의 실시형태(도 3)와 동일한 동작에 관해서는 상세한 설명을 생략한다. 스위치드 커패시터 회로(200F)는 클록(CLK)의 천이 엣지 동기하여 순차 전환하는 샘플링 기간, 비교 기간 및 홀드 기간에 각각 샘플링 동작, 비교 동작 및 홀드 동작을 실행한다. 샘플링 기간 및 홀드 기간은 제1의 실시형태와 동일하다. 비교 기간은 비교 기간 신호(Q)의 고레벨 기간이다. 홀드 기간에서는 비교 기간에 판정된 디지털치(QO)에 따라서 제어 신호(H1, H2) 중 어느 하나가 고레벨에 유지되어, 홀드 동작이 실행된다.
이상, 제7의 실시형태에 있어서도 전술한 제1 및 제6의 실시형태와 동일한 효과를 얻을 수 있다. 또한, 스위치드 커패시터 회로(200F)에 비교 회로(18F)를 형성함으로써 스위치드 커패시터 회로(200F)에 샘플 홀드 회로 및 서브 A/D 변환기 (ADC)의 기능을 갖게 할 수 있다. 따라서, 파이프라인 A/D 변환 회로(100F)의 첫째 단(STG1)에 스위치드 커패시터 회로(200F)를 적용함으로써 입력 프론트 앤드 회로의 샘플 홀드 회로를 간단하게 구성할 수 있고, 소비 전력 및 회로 규모를 종래에 비해 대폭 삭감할 수 있다.
도 18은 본 발명의 스위치드 커패시터 회로 및 파이프라인 A/D 변환 회로의 제8의 실시형태를 나타내고 있다. 제1, 제5 및 제7의 실시형태에서 설명한 요소와 동일한 요소에 관해서는 동일한 부호를 붙이고, 이것들에 관해서는 상세한 설명을 생략한다. 이 실시형태의 파이프라인 A/D 변환 회로(100G)의 스위치드 커패시터 회로(200G)는 제5의 실시형태의 스위치드 커패시터 회로(200D)에 비교 회로(18G)가 덧붙여져서 구성되고 있다. 그 밖의 구성은 스위치 제어 회로(도시하지 않음)가 제어 신호(H1, H2)뿐만 아니라 제어 신호(H0)를 출력하는 점, 및 스위치드 커패시터 회로(200G)가 참조 전압(+VR, -VR)뿐만 아니라 참조 전압(VR0)을 받는 점을 제외하고, 파이프라인 A/D 변환 회로(100F)(도 15)와 동일하다.
비교 회로(18G)는 비교 커패시터(CQ+, CQ-), 비교 스위치(S16-19) 및 비교 커패시터(CQ+, CQ-)에 각각 대응하는 비교기(CMP1-2)를 갖고 있다. 비교 커패시터(CQ+)의 일단 및 타단은 비교 스위치(S16, S17)의 노드(Q)를 통해 비교 전압선(+VRC) 및 비교기(CMP1)의 입력에 각각 접속되고, 스위치(S16, S17)의 노드(S)를 통해 입력 전압선(VIN) 및 접지 전압선에 각각 접속되어 있다. 비교 커패시터(CQ-)의 일단 및 타단은 비교 스위치(S18, S19)의 노드(Q)를 통해 비교 전압선(+VRC) 및 비교기(CMP2)의 입력에 각각 접속되고, 스위치(S18, S19)의 노드(S)를 통해 입력 전압선(VIN) 및 접지 전압선에 각각 접속되어 있다. 비교 커패시터(CQ+), 비교 스위치(S16, S17)와 비교 커패시터(CQ-), 비교 스위치(S18, S19)는 각각 입력 전압(VIN)을 샘플/홀드하는 샘플 홀드 회로로서 동작한다. 비교기(CMP1-2)는 샘플링된 입력 전압(VIN)을 디지털치(QOH, QOL)로 변환하는 서브 A/D 변환기(ADC)로서 동작한다.
도 19는 비교 회로(18G)의 비교 기간의 동작을 나타내고 있다. 비교 전압(+VRC, -VRC)은 참조 전압(+VR, -VR)의 1/4로 각각 설정되어 있다. 비교 회로(18G)는 입력 전압(VIN)이 비교 전압(+VRC)보다 클 때에 디지털치(QOH, QOL)="00"을 출력하고, 입력 전압(VIN)이 비교 전압(+VRC)보다 작을 때에 디지털치(QOH, QOL)="11"을 출력하며, 입력 전압(VIN)이 비교 전압(-VRC과 +VRC)의 사이에 있으면 디지털치(QOH, QOL)="10"을 출력한다. 즉, 비교 회로(18G)는 샘플 홀드 회로 및 1.5비트를 판정하는 서브 A/D 변환기(ADC)로서 기능한다. 스위치드 커패시터 회로(200G)에서, 스위치는 비교 회로(18G)에서 출력되는 디지털치(QOH, QOL)에 따라서 동작 상태를 변경하고 스위치드 커패시터 회로(200G)의 동작 타이밍은 제7의 실시형태(도 17)와 동일하다.
이상, 제8의 실시형태에 있어서도 전술한 제1, 제5 및 제7의 실시형태와 동일한 효과를 얻을 수 있다. 즉, 본 발명을 1.5비트를 판정하는 스위치드 커패시터 회로 및 파이프라인 A/D 변환 회로로 함으로써 입력 프론트 앤드 회로의 샘플 홀드 회로를 간단하게 구성할 수 있고, 소비 전력 및 회로 규모를 종래에 비해 대폭 삭감할 수 있다.
또, 전술한 실시형태에서는 본 발명의 스위치드 커패시터 회로를 파이프라인 A/D 변환 회로의 입력 프론트 앤드 회로(STG1)에 적용하는 예에 관해서 진술했다. 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대, 본 발명의 스위치드 커패시터 회로를 파이프라인 A/D 변환 회로내의 복수의 스테이지(STG1)에 적용함으로써도 소비 전력을 대폭 삭감할 수 있고, 회로 규모를 대폭 삭감할 수 있다.
전술한 실시형태에서는 본 발명의 스위치드 커패시터 회로를 각 스테이지(STG)에서 1비트 또는 1.5비트를 판정하는 파이프라인 A/D 변환 회로에 적용하는 예에 관해서 진술했다. 본 발명은 이러한 실시형태에 한정되는 것이 아니다. 예컨대, 본 발명을 각 스테이지(STG)에서 2비트 이상을 판정하는 파이프라인 A/D 변환 회로에 적용하더라도 좋다.
본 발명의 스위치드 커패시터 회로는 전술한 예에 한하지 않고, 도 20-도 33에 도시한 스위치드 커패시터 회로(200H-200U)라도 좋다. 도 20의 스위치드 커패시터 회로(200H)는 제2의 실시형태의 스위치드 커패시터 회로(200A)(도 10)를 전차동형으로 변경하는 예를 나타내고 있다. 도 21의 스위치드 커패시터 회로(200I)는 제3의 실시형태의 스위치드 커패시터 회로(200B)(도 11)를 전차동형으로 변경하는 예를 나타내고 있다. 도 22의 스위치드 커패시터 회로(200J)는 제2의 실시형태의 스위치드 커패시터 회로(200A)(도 10)를 가상 접지형으로 변경하고, 또한 전차동형으로 변경하는 예를 나타내고 있다.
도 23의 스위치드 커패시터 회로(200K)는 제5의 실시형태의 스위치드 커패시터 회로(200D)(도 13)를 전차동형으로 변경하는 예를 나타내고 있다. 도 24는 도 23에 도시한 스위치드 커패시터 회로(200K)를 입력 프론트 앤드 회로(STG1)에 적용한 파이프라인 A/D 변환 회로(100K)를 나타내고 있다. 도 25의 스위치드 커패시터 회로(200L)는 제2의 실시형태의 스위치드 커패시터 회로(200A)(도 10)를 1.5비트를 판정하는 형으로 변경하고, 또한 전차동형으로 변경하는 예를 나타내고 있다. 도 23 및 도 25에 있어서, 홀드 기간의 출력 전압 "VOUT+-VOUT-"은 제어 신호(H1)가 고레벨인 경우와, 제어 신호(H0)가 고레벨인 경우와, 제어 신호(H2)가 고레벨인 경우로, 다음 값이 된다.
1/2((VIN+-VIN-)+(VR+-VR-))····(H1="H")
1/2(VIN+-VIN-)····(H0="H")
1/2((VIN+-VIN-)-(VR+-VR-))····(H2="H")
도 26의 스위치드 커패시터 회로(200M)는 제6의 실시형태의 스위치드 커패시터 회로(200E)(도 14)를 전차동형으로 변경하는 예를 나타내고 있다. 도 27의 스위치드 커패시터 회로(200N)는 제6의 실시형태의 스위치드 커패시터 회로(200E)(도 14)의 스위치의 일부를 제2의 실시형태와 같은 방법으로 삭제하고, 또한 전차동형으로 변경하는 예를 나타내고 있다.
도 28의 스위치드 커패시터 회로(200O)는 제7의 실시형태의 스위치드 커패시터 회로(200F)(도 15)를 전차동형으로 변경하는 예를 나타내고 있다. 도 29의 스위치드 커패시터 회로(200P)는 도 28의 스위치드 커패시터 회로(200O)의 스위치의 일부를 제2의 실시형태와 같은 수법으로 삭제하는 예를 나타내고 있다.
도 30-도 33의 스위치드 커패시터 회로(200Q, 200R, 200S, 200T)는 스위치드 커패시터 회로(200K, 200L, 200M, 200N)에 비교 회로(18P)를 부가하는 예를 나타내고 있다. 도 34의 스위치드 커패시터 회로(200U)는 제6의 실시형태의 스위치드 커패시터 회로(100E)(도 14)에 제8의 실시형태의 비교 회로(18G)(도 18)를 부가하는 예를 나타내고 있다.
이상의 실시형태에 있어서 설명한 발명을 정리하여, 부기로서 개시한다.
(부기 1)
상기 제1기간에 입력 전압 및 제1∼제n 참조 전압(n은 2 이상의 정수)을 각각 샘플링하는 입력 커패시터 및 제1∼제n 참조 커패시터와,
상기 제1기간에 계속되는 제2기간에 상기 입력 전압에 대응하는 출력 전압을 생성하는 앰프와,
상기 제2기간에 상기 입력 커패시터를 상기 앰프의 출력과 입력과의 사이에 접속하는 동시에, 제어 신호에 따라서 상기 제1∼제n 참조 커패시터의 적어도 어느 하나를 상기 앰프의 출력과 입력과의 사이에 접속하는 스위치 회로를 구비하는 것을 특징으로 하는 스위치드 커패시터 회로.
(부기 2)
부기 1에 기재한 스위치드 커패시터 회로에 있어서,
상기 스위치 회로는,
상기 입력 커패시터의 양끝을 상기 제1기간에 상기 입력 전압의 노드 및 고정 전압의 노드에 접속하고, 상기 제2기간에 상기 앰프의 입력 및 출력에 접속하는 입력 스위치와,
상기 각 참조 커패시터의 양끝을 상기 제1기간에 상기 각 참조 전압의 노드 및 상기 고정 전압의 노드에 접속하고, 상기 제2기간에 상기 제어 신호에 따라서 상기 앰프의 입력 및 출력에 접속하는 참조 스위치를 구비하는 것을 특징으로 하는 스위치드 커패시터 회로.
(부기 3)
부기 1에 기재한 스위치드 커패시터 회로에 있어서,
상기 스위치 회로는,
상기 입력 커패시터의 일단을 상기 제1기간에 상기 입력 전압의 노드에 접속하고, 상기 제2기간에 상기 앰프의 출력에 접속하는 입력 스위치와,
상기 각 참조 커패시터의 양끝을 상기 제1기간에 상기 각 참조 전압의 노드 및 상기 앰프의 입력에 접속하고, 상기 제2기간에 상기 제어 신호에 따라서 상기 앰프의 입력 및 출력에 접속하는 참조 스위치와,
상기 앰프의 출력과 입력을 상기 제1기간에 서로 단락하는 단락 스위치를 구비하는 것을 특징으로 하는 스위치드 커패시터 회로.
(부기 4)
부기 1에 기재한 스위치드 커패시터 회로에 있어서,
상기 앰프는 상보의 입력과 상보의 출력을 갖는 차동 증폭형이며,
상기 입력 커패시터 및 상기 참조 커패시터는 상기 앰프의 각 입출력쌍마다 형성되어 있는 것을 특징으로 하는 스위치드 커패시터 회로.
(부기 5)
부기 1에 기재한 스위치드 커패시터 회로에 있어서,
상기 각 제1∼제n 참조 커패시터는 병렬로 배치되는 복수의 서브 커패시터로 구성되고,
상기 스위치 회로는 상기 제2기간에 상기 제어 신호에 따라서 상기 서브 커패시터의 적어도 2개를 상기 앰프의 출력과 입력과의 사이에 접속하는 것을 특징으로 하는 스위치드 커패시터 회로.
(부기 6)
부기 1에 기재한 스위치드 커패시터 회로에 있어서,
상기 제1기간과 상기 제2기간의 사이에 설정되는 제3기간에 상기 입력 전압과 비교 전압과의 크기를 비교하여, 비교 결과를 상기 제어 신호로서 출력하는 비교 회로를 구비하고 있는 것을 특징으로 하는 스위치드 커패시터 회로.
(부기 7)
부기 6에 기재한 스위치드 커패시터 회로에 있어서,
상기 각 비교 회로는,
상기 입력 전압을 샘플링하는 비교 커패시터와,
입력이 상기 비교 커패시터의 일단에 접속되어, 출력으로부터 상기 제어 신호를 출력하는 비교기와,
상기 비교 커패시터의 양끝을 상기 제1기간에 상기 입력 전압의 노드 및 상기 고정 전압의 노드에 접속하고, 상기 제3기간에 상기 비교 전압의 노드 및 상기 비교기의 입력에 접속하는 비교 스위치를 구비하는 것을 특징으로 하는 스위치드 커패시터 회로.
(부기 8)
아날로그 전압을 상위 자릿수로부터 순서대로 디지털치로 변환하기 위한 세로 접속된 복수의 스테이지를 구비하고,
상기 스테이지의 적어도 어느 하나는 스위치드 커패시터 회로를 구비하고,
상기 스위치드 커패시터 회로는,
제1기간에 상기 입력 전압 및 제1∼제n 참조 전압(n은 2 이상의 정수)을 각각 샘플링하는 입력 커패시터 및 제1∼제n 참조 커패시터와,
상기 제1기간에 계속되는 제2기간에 상기 입력 전압에 대응하는 상기 출력 전압을 생성하는 앰프와,
상기 제2기간에 상기 입력 커패시터를 상기 앰프의 출력과 입력과의 사이에 접속하는 동시에, 제어 신호에 따라서 상기 제1∼제n 커패시터의 적어도 어느 하나를 상기 앰프의 출력과 입력과의 사이에 접속하는 스위치 회로를 구비하는 것을 특징으로 하는 파이프라인 A/D 변환 회로.
(부기 9)
부기 8에 기재한 파이프라인 A/D 변환 회로에서,
상기 스테이지에 형성되는 서브 A/D 변환기로부터 각각 출력되는 비트 값을 인코드하여, 복수 비트로 구성되는 디지털치를 출력하는 인코드부를 구비하고 있는 것을 특징으로 하는 파이브라인 A/D 변환 회로.
(부기 10)
부기 8에 기재한 파이프라인 A/D 변환 회로에서,
상기 스위치 회로를 온/오프하기 위한 상기 제어 신호를 생성하는 스위치 제어 회로를 구비하고,
상기 각 스테이지는 상기 디지털치의 비트 값을 생성하는 서브 A/D 변환기를 구비하고,
상기 스위치 제어 회로는 상기 스위치드 커패시터 회로의 입력에 접속되는 상기 서브 A/D 변환기가 출력하는 상기 비트 값에 따라서 상기 제어 신호를 생성하는 것을 특징으로 하는 스위치드 커패시터 회로.
(부기 11)
부기 8에 기재한 파이프라인 A/D 변환 회로에서,
상기 스위치 회로는,
상기 입력 커패시터의 양끝을 상기 제1기간에 상기 입력 전압의 노드 및 고정 전압의 노드에 접속하고, 상기 제2기간에 상기 앰프의 입력 및 출력에 접속하는 입력 스위치와,
상기 각 참조 커패시터의 양끝을 상기 제1기간에 상기 각 참조 전압의 노드 및 상기 고정 전압의 노드에 접속하고, 상기 제2기간에 상기 제어 신호에 따라서 상기 앰프의 입력 및 출력에 접속하는 참조 스위치를 구비하는 것을 특징으로 하는 파이프라인 A/D 변환 회로.
(부기 12)
부기 8에 기재한 파이프라인 A/D 변환 회로에서,
상기 스위치 회로는,
상기 입력 커패시터의 일단을 상기 제1기간에 상기 입력 전압의 노드에 접속하고, 상기 제2기간에 상기 앰프의 출력에 접속하는 입력 스위치와,
상기 각 참조 커패시터의 양끝을 상기 제1기간에 상기 각 참조 전압의 노드 및 상기 앰프의 입력에 접속하고, 상기 제2기간에 상기 제어 신호에 따라서 상기 앰프의 입력 및 출력에 접속하는 참조 스위치와,
상기 앰프의 출력과 입력을 상기 제1기간에 서로 단락하는 단락 스위치를 구비하는 것을 특징으로 하는 파이프라인 A/D 변환 회로.
(부기 13)
부기 8에 기재한 파이브라인 A/D 변환 회로에서,
상기 앰프는 상보의 입력과 상보의 출력을 갖는 차동 증폭형이며,
상기 입력 커패시터 및 상기 참조 커패시터는 상기 앰프의 각 입출력쌍마다 형성되어 있는 것을 특징으로 하는 파이프라인 A/D 변환 회로.
(부기 14)
부기 8에 기재한 파이프라인 A/D 변환 회로에서,
상기 각 제1∼제n 참조 커패시터는 병렬로 배치되는 복수의 서브 커패시터로 구성되고,
상기 스위치 회로는 상기 제2기간에 상기 제어 신호에 따라서 상기 서브 커패시터의 적어도 2개를 상기 앰프의 출력과 입력과의 사이에 접속하는 것을 특징으 로 하는 파이프라인 A/D 변환 회로.
(부기 15)
부기 8에 기재한 파이프라인 A/D 변환 회로에서,
상기 제1기간과 상기 제2기간의 사이에 설정되는 제3기간에 상기 입력 전압과 비교 전압과의 크기를 비교하여, 비교 결과를 상기 제어 신호로서 출력하는 비교 회로를 구비하고 있는 것을 특징으로 하는 파이프라인 A/D 변환 회로.
(부기 16)
부기 15에 기재한 파이프라인 A/D 변환 회로에서,
상기 각 비교 회로는,
상기 입력 전압을 샘플링하는 비교 커패시터와,
입력이 상기 비교 커패시터의 일단에 접속되어, 출력으로부터 상기 제어 신호를 출력하는 비교기와,
상기 비교 커패시터의 양끝을 상기 제1기간에 상기 입력 전압의 노드 및 상기 고정 전압의 노드에 접속하고, 제3기간에 상기 비교 전압의 노드 및 상기 비교기의 입력에 접속하는 입력 스위치를 구비하는 것을 특징으로 하는 파이브라인 A/D 변환 회로.
이상, 본 발명에 관해서 상세히 설명하여 왔지만, 상기한 실시형태 및 그 변형예는 발명의 일례에 지나지 않고, 본 발명은 이것에 한정되는 것이 아니다. 본 발명을 일탈하지 않는 범위에서 변형 가능한 것은 분명하다.
본 발명에서는 소비 전력이 낮고, 동작 속도가 빠르고, 높은 S/N비를 갖는 고정밀도의 스위치드 커패시터 회로 및 이 스위치드 커패시터 회로를 갖는 파이프라인 A/D 변환 회로를 구성할 수 있다.

Claims (10)

  1. 제1기간에 입력 전압 및 제1 내지 제n 참조 전압(n은 2 이상의 정수)을 각각 샘플링하는 입력 커패시터 및 제1 내지 제n 참조 커패시터와,
    상기 제1기간에 계속되는 제2기간에 상기 입력 전압에 대응하는 출력 전압을 생성하는 앰프와,
    상기 제2기간에 상기 입력 커패시터를 상기 앰프의 출력과 입력 사이에 접속하는 동시에, 제어 신호에 따라서 상기 제1 내지 제n 참조 커패시터 중 어느 하나를 선택적으로 상기 앰프의 출력과 입력 사이에 접속하는 스위치 회로를 구비하는 것을 특징으로 하는 스위치드 커패시터 회로.
  2. 제1항에 있어서, 상기 스위치 회로는,
    상기 입력 커패시터의 양끝을 상기 제1기간에 상기 입력 전압의 노드 및 고정 전압의 노드에 접속하고, 상기 제2기간에 상기 앰프의 입력 및 출력에 접속하는 입력 스위치와,
    상기 제1 내지 제n 참조 커패시터 각각의 양끝을 상기 제1기간에 상기 제1 내지 제n 참조 전압 각각의 노드 및 상기 고정 전압의 노드에 접속하여, 상기 제2기간에 상기 제어 신호에 따라서 상기 앰프의 입력 및 출력에 접속하는 참조 스위치를 구비하는 것을 특징으로 하는 스위치드 커패시터 회로.
  3. 제1항에 있어서, 상기 스위치 회로는,
    상기 입력 커패시터의 일단을 상기 제1기간에 상기 입력 전압의 노드에 접속하고, 상기 제2기간에 상기 앰프의 출력에 접속하는 입력 스위치와,
    상기 제1 내지 제n 참조 커패시터 각각의 양끝을 상기 제1기간에 상기 제1 내지 제n 참조 전압 각각의 노드 및 상기 앰프의 입력에 접속하고, 상기 제2기간에 상기 제어 신호에 따라서 상기 앰프의 입력 및 출력에 접속하는 참조 스위치와,
    상기 앰프의 출력과 입력을 상기 제1기간에 서로 단락하는 단락 스위치를 구비하는 것을 특징으로 하는 스위치드 커패시터 회로.
  4. 제1항에 있어서,
    상기 앰프는 상보의 입력과 상보의 출력을 갖는 차동 증폭형이며,
    상기 입력 커패시터 및 상기 제1 내지 제n 참조 커패시터는 상기 앰프의 각 입출력쌍마다 형성되어 있는 것을 특징으로 하는 스위치드 커패시터 회로.
  5. 제1항에 있어서,
    상기 제1 내지 제n 참조 커패시터 각각은 병렬로 배치되는 복수의 서브 커패시터로 구성되고,
    상기 스위치 회로는 상기 제2기간에 상기 제어 신호에 따라서 상기 서브 커패시터의 적어도 2개를 상기 앰프의 출력과 입력 사이에 접속하는 것을 특징으로 하는 스위치드 커패시터 회로.
  6. 제1항에 있어서,
    상기 제1기간과 상기 제2기간 사이에 설정되는 제3기간에 상기 입력 전압과 비교 전압의 크기를 비교하고, 이 비교 결과에 기초하여 생성되는 상기 제어 신호를 상기 스위치 회로에 출력하는 비교 회로를 구비하고 있는 것을 특징으로 하는 스위치드 커패시터 회로.
  7. 제6항에 있어서,
    상기 비교 회로는,
    상기 입력 전압을 샘플링하는 비교 커패시터와,
    입력이 상기 비교 커패시터의 일단에 접속되고, 출력으로부터 상기 제어 신호를 출력하는 비교기와,
    상기 비교 커패시터의 양끝을 상기 제1기간에 상기 입력 전압의 노드 및 상기 고정 전압의 노드에 접속하고, 상기 제3기간에 상기 비교 전압의 노드 및 상기 비교기의 입력에 접속하는 비교 스위치를 구비하는 것을 특징으로 하는 스위치드 커패시터 회로.
  8. 아날로그 전압을 상위 자릿수로부터 순서대로 디지털치로 변환하기 위한 종속 접속된 복수의 스테이지를 구비하고,
    상기 스테이지의 적어도 어느 하나는 스위치드 커패시터 회로를 구비하고,
    상기 스위치드 커패시터 회로는,
    제1기간에 입력 전압 및 제1 내지 제n 참조 전압(n은 2 이상의 정수)을 각각 샘플링하는 입력 커패시터 및 제1 내지 제n 참조 커패시터와,
    상기 제1기간에 계속되는 제2기간에 상기 입력 전압에 대응하는 출력 전압을 생성하는 앰프와,
    상기 제2기간에 상기 입력 커패시터를 상기 앰프의 출력과 입력 사이에 접속하는 동시에, 제어 신호에 따라서 상기 제1 내지 제n 커패시터의 적어도 어느 하나를 상기 앰프의 출력과 입력 사이에 접속하는 스위치 회로를 구비하는 것을 특징으로 하는 파이프라인 A/D 변환 회로.
  9. 제8항에 있어서,
    상기 스테이지에 형성되는 서브 A/D 변환기로부터 각각 출력되는 비트 값을 인코드하여, 복수 비트로 구성되는 디지털치를 출력하는 인코드부를 구비하고 있는 것을 특징으로 하는 파이프라인 A/D 변환 회로.
  10. 제8항에 있어서,
    상기 스위치 회로를 온/오프하기 위한 상기 제어 신호를 생성하는 스위치 제어 회로를 구비하고,
    상기 각 스테이지는 상기 디지털치의 비트 값을 생성하는 서브 A/D 변환기를 구비하며,
    상기 스위치 제어 회로는 상기 스위치드 커패시터 회로의 입력에 접속되는 상기 서브 A/D 변환기가 출력하는 상기 비트 값에 따라서 상기 제어 신호를 생성하는 것을 특징으로 하는 파이프라인 A/D 변환 회로.
KR1020050022843A 2004-09-17 2005-03-18 스위치드 커패시터 회로 및 파이프라인 ａ／ｄ 변환 회로 KR100799955B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2004-00271766 2004-09-17
JP2004271766A JP2006086981A (ja) 2004-09-17 2004-09-17 スイッチトキャパシタ回路およびパイプラインａ／ｄ変換回路

Publications (2)

Publication Number Publication Date
KR20060044441A KR20060044441A (ko) 2006-05-16
KR100799955B1 true KR100799955B1 (ko) 2008-02-01

Family

ID=35064793

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050022843A KR100799955B1 (ko) 2004-09-17 2005-03-18 스위치드 커패시터 회로 및 파이프라인 ａ／ｄ 변환 회로

Country Status (5)

Country Link
US (1) US7030804B2 (ko)
EP (1) EP1638208B1 (ko)
JP (1) JP2006086981A (ko)
KR (1) KR100799955B1 (ko)
DE (1) DE602005004343T2 (ko)

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7397412B1 (en) * 2006-02-03 2008-07-08 Marvell International Ltd. Low power analog to digital converter
US7245247B1 (en) * 2006-02-16 2007-07-17 Sigmatel, Inc. Analog to digital signal converter having sampling circuit with divided integrating capacitance
JP2007274458A (ja) * 2006-03-31 2007-10-18 Sanyo Electric Co Ltd アナログ／デジタル変換回路、および信号処理回路
EP2037583B1 (en) * 2006-06-08 2012-08-08 National University Corporation Shizuoka University Converter circuit, analog/digital converter, and method for generating digital signals corresponding to analog signals
KR100888031B1 (ko) 2006-10-20 2009-03-09 삼성전자주식회사 두 배의 정밀 이득을 갖는 비율-독립 스위치 커패시터증폭기 및 그 동작 방법
KR100801962B1 (ko) * 2006-11-30 2008-02-12 한국전자통신연구원 병합 캐패시터 스위칭 구조의 멀티-비트 파이프라인아날로그-디지털 변환기
US7429946B2 (en) 2006-12-05 2008-09-30 Infineon Technologies Ag Capacitor averaging converter
KR100916307B1 (ko) 2007-10-16 2009-09-10 한국전자통신연구원 알고리즈믹 아날로그 디지털 변환 방법 및 장치
JP5277638B2 (ja) * 2008-01-11 2013-08-28 セイコーエプソン株式会社 サンプルホールド回路、集積回路装置、電気光学装置及び電子機器
JP5277639B2 (ja) * 2008-01-11 2013-08-28 セイコーエプソン株式会社 サンプルホールド回路、集積回路装置、電気光学装置及び電子機器
JP5234756B2 (ja) 2008-07-14 2013-07-10 ルネサスエレクトロニクス株式会社 パイプライン型ａ／ｄコンバータ
US7936297B2 (en) * 2008-10-21 2011-05-03 Analog Devices, Inc. Analog to digital converter
JP5338493B2 (ja) * 2009-06-08 2013-11-13 富士通セミコンダクター株式会社 スイッチトキャパシタ回路及びそれを有するパイプライン型ａｄ変換回路
WO2011027465A1 (ja) * 2009-09-04 2011-03-10 富士通株式会社 スイッチドキャパシタ回路およびａｄ変換回路
WO2011149428A1 (en) * 2010-05-26 2011-12-01 Agency For Science, Technology And Research An analogue to digital converter, an integrated circuit and a medical device
US8405537B2 (en) 2011-08-11 2013-03-26 Pixart Imaging Inc. Systems, devices and methods for capacitor mismatch error averaging in pipeline analog-to-digital converters
US8441378B2 (en) 2011-08-11 2013-05-14 Pixart Imaging, Inc. Capacitor mismatch error correction in pipeline analog-to-digital converters
US9154089B2 (en) * 2013-03-15 2015-10-06 Hae-Seung Lee Buffer amplifier circuit
JP2015103856A (ja) * 2013-11-21 2015-06-04 株式会社東芝 アナログ／ディジタル変換器及びアナログ／ディジタル変換方法
EP2940923B1 (en) * 2014-04-28 2018-09-05 Université de Genève Method and device for optics based quantum random number generator
JP6532791B2 (ja) * 2015-09-10 2019-06-19 株式会社東芝 Ａｄ変換回路、パイプラインａｄ変換器、及び無線通信装置
US10651811B2 (en) * 2018-05-18 2020-05-12 Nxp Usa, Inc. Mismatch and reference common-mode offset insensitive single-ended switched capacitor gain stage with reduced capacitor mismatch sensitivity
CN111162791B (zh) * 2019-12-26 2020-12-01 核芯互联(北京)科技有限公司 一种零静态功耗的开关电容采样电路及其采样方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5012247A (en) * 1988-11-21 1991-04-30 Hewlett-Packard Company Switched-capacitor analog-to-digital converter with autocalibration
US5784016A (en) 1995-05-02 1998-07-21 Texas Instruments Incorporated Self-calibration technique for pipe line A/D converters
EP0899884A2 (en) * 1997-07-31 1999-03-03 Asahi Kasei Microsystems Co., Ltd. D/A converter and delta-sigma D/A converter
JP2000013189A (ja) * 1998-06-19 2000-01-14 Asahi Kasei Microsystems Kk スイッチトキャパシタ回路およびこれを構成する演算増幅器の有限ゲインによる誤差分の補正方法
US6473018B2 (en) 2000-04-13 2002-10-29 Matsushita Electric Industrial Co., Ltd. Delta sigma analog-to-digital converter

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555048A (ja) 1991-08-26 1993-03-05 Sanken Electric Co Ltd コイル装置
US5499027A (en) * 1994-02-24 1996-03-12 Massachusetts Institute Of Technology Digitally self-calibrating pipeline analog-to-digital converter
JP3560433B2 (ja) * 1996-12-18 2004-09-02 株式会社ルネサステクノロジ Ａ／ｄ変換器
US6040793A (en) * 1998-03-18 2000-03-21 Analog Devices, Inc. Switched-capacitor sigma-delta analog-to-digital converter with input voltage overload protection
JP3816240B2 (ja) * 1998-06-19 2006-08-30 旭化成マイクロシステム株式会社 パイプライン型ａ／ｄコンバータ
NO310848B1 (no) * 1998-10-16 2001-09-03 Nordic Vlsi Asa Lineariseringsteknikk for ADC/DAC ved pseudo tilfeldig svitsjede kondensatorer
JP3211793B2 (ja) * 1999-01-08 2001-09-25 日本電気株式会社 Ａｄ変換器
EP1039642B1 (en) * 1999-03-24 2004-03-03 STMicroelectronics S.r.l. Analog-digital converter with single-ended input
JP3991350B2 (ja) * 2000-03-02 2007-10-17 横河電機株式会社 スイッチトキャパシタ回路
JP4357709B2 (ja) * 2000-06-07 2009-11-04 旭化成エレクトロニクス株式会社 パイプライン型ａ／ｄコンバータ
JP3479506B2 (ja) * 2000-10-18 2003-12-15 有限会社リニアセル・デザイン 加重平均値演算回路
US6486820B1 (en) * 2001-03-19 2002-11-26 Cisco Systems Wireless Networking (Australia) Pty Limited Pipeline analog-to-digital converter with common mode following reference generator
US6747589B2 (en) * 2001-12-28 2004-06-08 Texas Instruments Incorporated Error correction architecture to increase speed and relax current drive requirements of SAR ADC
US6600437B1 (en) * 2002-04-01 2003-07-29 Stmicroelectronics S.R.L. High resolution, high speed, low power switched capacitor digital to analog converter
US6784824B1 (en) * 2002-08-29 2004-08-31 Xilinx, Inc. Analog-to-digital converter which is substantially independent of capacitor mismatch

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5012247A (en) * 1988-11-21 1991-04-30 Hewlett-Packard Company Switched-capacitor analog-to-digital converter with autocalibration
US5784016A (en) 1995-05-02 1998-07-21 Texas Instruments Incorporated Self-calibration technique for pipe line A/D converters
EP0899884A2 (en) * 1997-07-31 1999-03-03 Asahi Kasei Microsystems Co., Ltd. D/A converter and delta-sigma D/A converter
JP2000013189A (ja) * 1998-06-19 2000-01-14 Asahi Kasei Microsystems Kk スイッチトキャパシタ回路およびこれを構成する演算増幅器の有限ゲインによる誤差分の補正方法
US6473018B2 (en) 2000-04-13 2002-10-29 Matsushita Electric Industrial Co., Ltd. Delta sigma analog-to-digital converter

Also Published As

Publication number Publication date
DE602005004343T2 (de) 2009-06-10
JP2006086981A (ja) 2006-03-30
KR20060044441A (ko) 2006-05-16
DE602005004343D1 (de) 2008-03-06
US20060061502A1 (en) 2006-03-23
EP1638208B1 (en) 2008-01-16
EP1638208A1 (en) 2006-03-22
US7030804B2 (en) 2006-04-18

Similar Documents

Publication Publication Date Title
KR100799955B1 (ko) 스위치드 커패시터 회로 및 파이프라인 ａ／ｄ 변환 회로
US5710563A (en) Pipeline analog to digital converter architecture with reduced mismatch error
Kusumoto et al. A 10-b 20-MHz 30-mW pipelined interpolating CMOS ADC
JP4022272B2 (ja) スイッチドキャパシタ利得段
EP0670088B1 (en) Pipelined analog to digital converters and interstage amplifiers for such converters
JP2002074976A (ja) サンプルホールド増幅回路とそれを用いたパイプライン型ａｄ変換器およびパイプライン型ｄａ変換器
EP0849883A1 (en) Analog-to-digital converter
US20060125676A1 (en) Analog-to-digital converter in which settling time of amplifier circuit is reduced
US8159383B2 (en) Switched capacitor circuit and pipelined analog-to-digital conversion circuit with the switched capacitor circuit
US6999019B2 (en) Subranging analog-to-digital converter with integrating sample-and-hold
US6859158B2 (en) Analog-digital conversion circuit
Shih et al. A fully differential comparator using a switched-capacitor differencing circuit with common-mode rejection
JP4454498B2 (ja) スイッチトキャパシタシステム、方法、および使用
JP4483473B2 (ja) パイプライン型アナログ／ディジタル変換器
EP3480949A1 (en) Multiplying digital-to-analog conversion circuit
US5835049A (en) Amplifier for use in time-sharing applications
Sumanen et al. A single-amplifier 6-bit CMOS pipeline A/D converter for WCDMA receivers
Yotsuyanagi et al. A 1 OBIT SOMsample/sec PIPELINED CMOS A/D CONVERTER WITH S/H
Sumanen et al. Optimizing the number of parallel channels and the stage resolution in time interleaved pipeline A/D converters
JPH0879078A (ja) 直並列型アナログ／ディジタル変換器
JP3530349B2 (ja) 減算増幅回路およびアナログ−デジタル変換回路
JPH04280121A (ja) 直並列型アナログ／デジタル変換器
CN116208164A (zh) 10bits SAR ADC电路架构
Li et al. A CMOS 8-bit two-step A/D converter with low power consumption
Malik et al. CAPACITOR SHARING AND SCALING TECHNIQUE FOR REDUCED POWER IN PIPELINED ADCS

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Publication of correction
LAPS Lapse due to unpaid annual fee