CN116208164A - 10bits SAR ADC电路架构 - Google Patents

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CN116208164A CN202310193708.2A CN202310193708A CN116208164A CN 116208164 A CN116208164 A CN 116208164A CN 202310193708 A CN202310193708 A CN 202310193708A CN 116208164 A CN116208164 A CN 116208164A
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Abstract

本公开提供一种10bits SAR ADC电路架构，包括：第一开关SW1，用于在模拟信号输入端和地之间进行切换；DAC模块，连接至第一开关，用于对模拟输入信号进行采样和逐次逼近处理得到第一信号；比较器，正输入端与所述DAC模块相连并接收所述第一信号，负输入端输入参考信号，所述比较器被配置成根据所述第一信号与所述参考信号的大小关系生成第二信号；第二开关SW2，连接于DAC模块和参考信号输入端之间；控制逻辑模块，与所述比较器的输出端相连，用于根据所述第二信号得控制所述DAC模块对所述模拟输入信号进行采样和逐次逼近处理以控制所述所述第一信号最终与参考信号的值相等，完成模拟输入信号的量化。

Description

10bits SAR ADC电路架构
技术领域
本公开涉及半导体、电路技术领域，尤其涉及一种10bits SAR ADC电路架构。
背景技术
模数转换器(ADC)是模拟系统与数字系统接口的关键电路，在各种类型的模数转换器中，逐次逼近型模数转换器(SAR ADC)因其具有中等的精度、中高分辨率、易于集成等优点被广泛应用在数字温度传感器、雷达，通信，便携式可穿戴设备等各个领域。如何将模拟输入信号不失真的转换成数字信号对整个电路系统至关重要。
传统的SAR ADC结构由电容阵列数模转换器(DAC)、比较器和控制逻辑组成。其中采样保持电路通常采用全电容或者全电阻阵列对参考电压进行分段，存在着电容失配、芯片面积过大和精度较差等问题；传统的比较器有运放结构的开环比较器和latch锁存再生的闭环比较器，运放结构的比较器具有精度高、失调电压较小等优点，对小信号响应速度快，但对于大信号响应速度慢，latch比较器对大信号响应速度比较快，但它的失调电压较大，容易受噪声干扰等问题。
发明内容
基于上述问题，本公开提供了一种10bits SAR ADC电路架构，以缓解现有技术中的上述技术问题。
(一)技术方案
本公开提供一种10bits SAR ADC电路架构，包括：第一开关SW1，用于在模拟信号输入端和地之间进行切换；DAC模块，连接至第一开关，用于对模拟输入信号进行采样和逐次逼近处理得到第一信号；比较器，正输入端与所述DAC模块相连并接收所述第一信号，负输入端输入参考信号，所述比较器被配置成根据所述第一信号与所述参考信号的大小关系生成第二信号；第二开关SW2，连接于DAC模块和参考信号输入端之间；控制逻辑模块，与所述比较器的输出端相连，用于根据所述第二信号得控制所述DAC模块对所述模拟输入信号进行采样和逐次逼近处理以控制所述所述第一信号最终与参考信号的值相等，完成模拟输入信号的量化。
根据本公开实施例，DAC模块包括包括采样电容单元和量化器单元，其中，所述采样电容单元用于对模拟输入信号进行采样，所述量化器单元用于在所述控制逻辑模块的控制下控制采样电容单元的采样和电荷再分配。
根据本公开实施例，所述采样电容单元包括自左向右并联设置的五个电容组成的电容阵列，五个电容分别为8C0、4C0、2C0、C0、C0，C0为单位电容，其中：每个电容的一端连接至比较器的正输入端，每个电容的另一端能够分别通过五个开关与模拟信号输入端相连并对模拟输入信号进行采样；每个电容的另一端还能通过上述五个开关连接至参考信号输入端。
根据本公开实施例，在逐次逼近处理时，最右侧电容C0接地，其他电容8C0、4C0、2C0、C0逐次连接到基准电压VREF，通过比较器比较得到高5位数字码。
根据本公开实施例，所述量化器单元包括多个串联的电阻组成的电阻阵列，电阻阵列一端连接至参考电压输入端，使得参考电压VREF能够被电阻阵列分压，且每个电阻的两端均能够通过对应的开关连接至最右侧电容电容C0。
根据本公开实施例，基准电压VREF被包括64个电阻的电阻阵列分压，电阻阵列能够通过开关被划分为2等分、4等分、8等分、16等分、32等分，从而对应得到5个子基准电压，开关S6～S69在控制逻辑模块控制下，将需要的子基准电压与电容C0连接，从而逐次比较得到低5位数字码。
根据本公开实施例，比较器采用多级级联的方式，包括四个依次相连的运算放大器组成的四级前置预放大器和一个锁存器。
根据本公开实施例，比较器通过四级前置预放大器将输入的信号适当放大至锁存器所能识别的最小电压，最后由锁存器将放大后的信号快速建立至逻辑高低电平。
根据本公开实施例，四个运算放大器采用相同结构，采用NMOS差分对管M1、M2输入差分信号，M3～M6管作为负载。
(二)有益效果
从上述技术方案可以看出，本公开10bits SAR ADC电路架构至少具有以下有益效果其中之一或其中一部分：
(1)采用阻容混合型DAC结构显著降低了芯片面积，减小了电路功耗，保证了参考电压分压的线性度和ADC转换精度；
(2)四级预放大器加一级锁存器结构的比较器采用输入失调存储和输出失调存储技术有效降低了比较器的输入失调电压，提高了SAR ADC的转换速度和精度；
(3)采用5+5混合型DAC电路，四级预防大加一级latch锁存器的比较器结构对SARADC实现更高精度更低功耗具有显著效果。
附图说明
图1为传统的SARADC基本架构图示意图；
图2为3bits SAR ADC转换过程示意图；
图3为电阻串分压型DAC示意图；
图4为电荷重分配型DAC示意图；
图5为本公开实施例的10bits SAR ADC电路架构示意图；
图6为本公开实施例的DAC模块的架构示意图；
图7为本公开实施例的比较器的架构示意图；
图8a为本公开实施例的比较器中放大器的架构示意图；
图8b为本公开实施例的比较器中锁存器的架构示意图；
图9为本公开实施例的比较器中的四级与放大器的AC仿真图；
图10为本公开实施例的10bits SARADC的DNL测试结果示意图；
图11为本公开实施例的10bits SARADC的INL测试结果示意图；
图12为本公开实施例的10bits SAR ADC的动态性能指标测试结果示意图。
具体实施方式
本公开提供了一种10bits SARADC电路架构，采用“5+5”阻容混合式阵列DAC对电路进行设计，减小了芯片面积，提高了参考电压分段的线性度。比较器采用四级预防大器和一级latch结构可以对输入信号和参考电压进行高速高精度比较，同时利用输入失调存储和输出失调存储技术来消除运放的输入失调电压。
如图1是所示的是传统的SAR ADC的基本原理架构示意图，其主要由采样保持电路，比较器，数字控制逻辑和其他模拟电路组成，其核心模块是采样保持电路、DAC和比较器部分。SAR ADC主要通过二进制搜索算法使DAC的输出逐次逼近模拟输入信号，因此，一个N位SAR ADC至少需要N个转换周期。以一个3bit的SAR为例，如图2所示，在第一个时钟周期T内，模拟输入信号Vin经过采样/保持电路，将采到的模拟信号送入比较器的一端，数字控制逻辑模块和SAR共同控制将DAC模块的最高位置1，其他位清零，DAC输出1/2VREF，送入比较器的另一端。比较器进行比较，Vin＞1/2VREF，则比较器输出为1，SAR最高位为1，(如果Vin＜1/2VREF，则比较器输出为0，SAR最高位为0。)最高位确定后，继续重复前面的过程，逐次确定每一位的数字输出。在第二个时钟周期T内，Vin和3/4VREF进行比较，Vin＜3/4VREF，SAR次高位输出为0；第三个时钟周期T内，Vin和5/8VREF进行比较，Vin＜5/8VREF，SAR最低位输出为0。因此最终的数字输出为100，一次转换结束。
其中，影响SAR ADC精度、线性度和功耗的主要就是数模转换器(DAC)的结构，DAC能够将二进制数字信号转换成相应的模拟信号，和输入电压进行比较。按照DAC的缩放方式大致可以分成电阻分压型、电荷重分配型等结构。其中电阻分压型逐次DAC是将参考电压VREF转换成二进制的加权电路。如图3所示，参考电压VREF通过电阻进行分压，译码电路的作用就是将电阻串分压给VOUT。
如图4所示，电荷重分配型DAC结构是由一个N位的并联电容阵列组成，每个电容的大小等于二进制权重乘以单位电容C，所有电容累加值为2NC。当开始采样时开关N1关闭，VIN对所有与之连接的电容下级板充电，当采样结束进行D/A转换时，N1开启将VIN置位到地(VSS)，通过控制选择传输门bn～b1来控制传入VREF还是VSS，然后进行逐次逼近。由于D/A转换前后电荷守恒，由此可得：
Figure BDA0004106483810000041
比较器是模数转换器中另一个重要的模块，它对整体电路的转换速率和精度都有影响，是高精度SAR ADC的核心部分，比较器的最小分辨能力直接反映了转换器所能识别的最小输入信号差值。所以比较器是除了电容阵列DAC之外，限制高精度SAR ADC转换器性能的另一个重要模拟电路模块。ADC转换器的精度主要取决于比较器的增益即放大倍数，转换速率将主要取决于比较器的响应时间即传输速度。传统的比较器有运放结构的开环比较器和latch锁存再生的闭环比较器，运放结构的比较器具有精度高、失调电压较小等优点，对小信号响应速度快，latch比较器对小信号响应慢，但由于使用了正反馈，对大信号响应速度比较快，输出电压与时间成正指数关系。
从上述分析可知，传统的SAR ADC电路结构中，电阻分压式DAC结构简单，可以保持很好的单调性。但是需要很多电阻和控制开关，其数量随着分辨率的提高呈指数级增加，同时ADC的转换速度容易受寄生电容值影响；而电荷重分配式DAC结构采用的电容数量随着位数增加而指数级增多，因此会增大版图面积。在传统的比较器电路结构中，运放式比较器对于大信号响应速度慢，输出电压与时间成负指数关系；而latch比较器的失调电压较大，容易受噪声干扰，对于10bits的SAR型ADC，比较器单独使用运放结构的比较器或者latch锁存比较器，都无法达到要求。
因此，针对上述问题，本发明在传统采样保持电路和比较器电路基础上对电路进行了改进，采用“5+5”阻容混合式阵列DAC对电路进行设计，减小了芯片面积，提高了参考电压分段的线性度。比较器采用四级预防大器和一级latch结构可以对输入信号和参考电压进行高速高精度比较，同时利用输入失调存储和输出失调存储技术来消除运放的输入失调电压。该电路在0.35μm CMOS工艺下设计，测试结果表明，在电源电压为3.3V，25℃常温下，ADC的静态性能INL，DNL均在-0.4～+0.3LSB之间，动态性能信噪比SNR可以达到54.33dB，SFDR可以达到81.55dB，THD可以达到78.99dB，有效位数可以达到8.73bits，总功耗为4.13mW。电路的整体指标较好，具有较好的应用前景。
为使本公开的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本公开进一步详细说明。
在本公开实施例中，提供一种10bits SAR ADC电路架构，结合图5、图6、图7、图8a、图8b所示，所述10bits SAR ADC电路架构，包括：
第一开关SW1，用于在模拟信号输入端和地之间进行切换；
DAC模块，连接至第一开关，用于对模拟输入信号进行采样和逐次逼近处理得到第一信号；
比较器，正输入端与所述DAC模块相连并接收所述第一信号，负输入端输入参考信号，所述比较器被配置成根据所述第一信号与所述参考信号的大小关系生成第二信号；
第二开关SW2，连接于DAC模块和参考信号输入端之间；
控制逻辑模块，与所述比较器的输出端相连，用于根据所述第二信号得控制所述DAC模块对所述模拟输入信号进行采样和逐次逼近处理以控制所述所述第一信号最终与参考信号的值相等，完成模拟输入信号的量化。
根据本公开实施例，10bits SAR ADC电路架构还包括内部振荡器，与控制逻辑模块相连，用于向控制逻辑模块提供振荡信号。
DAC模块包括包括采样电容单元和量化器单元，其中，所述采样电容单元用于对模拟输入信号进行采样，所述量化器单元用于在所述控制逻辑模块的控制下控制采样电容单元的采样和电荷再分配。所述采样电容单元包括自左向右并联设置的五个电容组成的电容阵列，五个电容分别为8C0、4C0、2C0、C0、C0，C0为单位电容，其中：每个电容的一端连接至比较器的正输入端，每个电容的另一端能够分别通过五个开关与模拟信号输入端相连并对模拟输入信号进行采样；每个电容的另一端还能通过上述五个开关连接至参考信号输入端。在逐次逼近处理时，最右侧电容C0接地，其他电容8C0、4C0、2C0、C0逐次连接到基准电压VREF，通过比较器比较得到高5位数字码。
所述量化器单元包括多个串联的电阻组成的电阻阵列，电阻阵列一端连接至参考电压输入端，使得参考电压VREF能够被电阻阵列分压，且每个电阻的两端均能够通过对应的开关连接至最右侧电容电容C0。基准电压VREF被包括64个电阻的电阻阵列分压，电阻阵列能够通过开关被划分为2等分、4等分、8等分、16等分、32等分，从而对应得到5个子基准电压，开关S6～S69在控制逻辑模块控制下，将需要的子基准电压与电容Co连接，从而逐次比较得到低5位数字码。
工作时，采样电容单元对模拟输入信号采样，按照二进制逐次逼近逻辑，对模拟输入信号进行电荷再分配，逐次逼近输入信号。在采样相位，通过SW1将采样电容单元与模拟输入信号相连，完成模拟输入信号采样。在转换相位，通过SW1将采样电容阵列单元连接到地，打开SW2使电容两端保持采样电压，同时也使比较器的两个输入端出现压差。接着控制逻辑模块部分通过DAC的电荷再分配过程，增加或者减少采样电容两端的电荷总量，使比较器两端的电压最终相等，完成输入信号的量化。
DAC模块是ADC的关键部分。由于本架构的芯片是一个10位精度的模数转换器(ADC)，因此要求数模转换器(DAC)至少达到10位精度。考虑到10位A/D转换器对精度和功耗的要求，选用阻容混合型结构。电容选取8C：4C：2C：C：C阵列，电阻为1/2R：1/4R：1/8R：1/16R：1/32R阵列，对VREF进行分压。图6所示为阻容混合型DAC电路结构，电荷再分配结构实现高5位，其余5位由电压等比例缩放结构实现。
在SAR ADC工作时，首先对输入信号采样，此时8C0、4C0、2C0、C0、C0通过开关S1～S5接至输入信号VIN，C0为单位电容，对输入信号进行采样。然后在逐次逼近阶段时，最右端电容C0接地，8C0、4C0、2C0、C0逐次连接到基准电压VREF，通过比较器比较得到高5位。在逐次比较得到低5位时，基准电压VREF被电阻阵列分压，得到5个子基准电压，开关S6～S69在SAR逻辑电路控制下，将需要的子基准电压与电容C0连接，依次比较得到所有低位数字码。根据电荷守恒和SAR工作原理可得下式：
Figure BDA0004106483810000071
其中D9～D5取值0或1表示开关的断或开，最低有效位VLSB可以表示为
Figure BDA0004106483810000072
D9～D5取值0或1表示开关的断或开，由以上两式可以得到
Figure BDA0004106483810000073
本公开采用“5+5”的分段结构实现DAC电路设计，高5位用电容满足高位的精度，低5位采用电阻阵列满足实现良好的单调性。高5位只需要16C0，而不分段的10位DAC需要电容1024C0，减少了98.4％的电容使用，大大减少了芯片面积。
本公开的10bits SAR ADC电路架构中比较器采用多级级联的方式，包括四个依次相连的运算放大器组成的四级前置预放大器和一个锁存器。比较器通过四级前置预放大器将输入的信号适当放大至锁存器所能识别的最小电压，最后由锁存器将放大后的信号快速建立至逻辑高低电平。
四个运算放大器采用相同结构，采用NMOS差分对管M1、M2输入差分信号，M3～M6管作为负载。
具体的，在本公开中，比较器的分辨率需达到±1LSB。要求第一级电路的输入失调电压要小于±1/2LSB，即LSB＝2.25/210＝1.125mV，预放大电路需要将输入放大到锁存器能够识别，假设锁存器失调电压最大为200mV(最坏情况)，则要求四级放大器的总增益为：
Figure BDA0004106483810000081
因此在本公开10位A/D转换器中，比较器模块需要具有45.2dB的增益，简单的比较器可以达到该增益值，但是传输速度会受增益和比较器功耗的限制，因此采用多级级联的方式，通过四级前置预放大器(op1-op4)将信号适当放大，最后由锁存器将放大后的信号快速建立至逻辑高低电平，从而实现高速和高精度比较。整体结构如图7所示：
如图7所示，运放op1，op2，op3，op4是四个前置运算放大器，前面4个放大器的增益分别设为A1、A2、A3和A4，C1和C2是失调校准电容，失调校准时，开关S1断开，S2、S3、S4、S5开关闭合，此时比较器输入共模电平，op1的差分输入是VOS1，差分输出是VO1；op2的差分输入是VOS2，差分输出是VO2；op3的差分输入是VOS3，差分输出是VO3；op4的差分输入是VOS4，差分输出是VO4，则有
VO1＝-A1VOS1 (6)
Figure BDA0004106483810000082
Figure BDA0004106483810000091
Figure BDA0004106483810000092
正常工作时，开关S2、S3、S4和S5断开，S1闭合，op1的差分输入是VOS1和需要比较的信号Vi1，差分输出V’O1；op2的差分输入是VOS2和Vi2，差分输出V’O2；op3的差分输入是VOS3和Vi3，差分输出是V’O3；op4的差分输入是VOS4和Vi4，差分输出是V’O4此时第一级到第四级的增益变为A’1、A’2、A’3和A’4，则有
Figure BDA0004106483810000093
Figure BDA0004106483810000094
Figure BDA0004106483810000095
Figure BDA0004106483810000096
由于正常工作的时候，op2，op3的输入是高阻节点，因此C1和C2上的电荷保持不变，因此有
VO1-VO2＝V′O1-Vi2 (14)
VO2-VO3＝V′O2-Vi3 (15)
由以上式子可以得到第三级运放输入端的残余失调电压为：
Figure BDA0004106483810000097
考虑第四级运放和latch级的失调电压和开关注入到电容上的失调电荷，设开关注入到C1、C2上的失调电荷分别ΔQ2和ΔQ3，将残余输入失调电压等效到第一级运放的输入端可得：
Figure BDA0004106483810000098
由上式可知，不考虑增益变化的影响，消失调变化后，比较器残余的等效输入失调电压主要受第三，四级运放和开关注入到电容上的失调电荷的影响。第一级运放由于增益变化造成的残余失调电压可以通过对版图设计高度对称，并使用大尺寸管子减小失配等途径来消除。对于第二级运放，由于增益变化造成的残余失调电压除以分母的增益，值很小，可以忽略不计。第三级运放的失调电压除以A’1A’2A’3，第四级运放以及latch级的失调电压除以增益A’1A’2A’3A’4，等效到输入端失调电压变得更小，可以忽略不计。
前置预放大器需要将差分小信号放大至锁存器所能识别的最小电压，即大于锁存器本身的失调电压。本设计前置预放大器包含四级，每级采用相同结构，如图8a所示。采用NMOS差分对管M1、M2进行输入，M3～M6管作为负载。锁存器将前置预放大器放大一定倍数的小信号快速建立至逻辑高低电平并锁存，电路结构如图8b所示。图8a中运放的增益为：
Figure BDA0004106483810000101
其中，gm1、gm3、gm5分别为M1、M3、M5管的小信号跨导，ro为MOS管的等效电阻。
对前四级运放进行仿真，如图9所示，可以看到其直流增益为63.84dB，0dB带宽为210MHz，比较器的仿真指标满足设计指标的要求。
基于本公开的10bits SAR ADC电路集成在一款数字温度传感器芯片当中，芯片版图面积为1.7mm×2.1mm，采用SSOP16的塑封封装形式。对SAR ADC的性能指标进行测试，首先对ADC的静态性能指标进行测试，图10和11分别是ADC的差分非线性(DNL)和积分非线性(INL)测试结果，可以看到ADC的DNL和INL均在在-0.4～+0.3LSB之间，图12是ADC动态性能测试结果，可以看到ADC的信噪比(SNR)可以达到54.33dB，无杂散动态范围SFDR为81.55dB，总谐波失真THD为78.99dB，有效位数可以达到8.73bits。
至此，已经结合附图对本公开实施例进行了详细描述。需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
依据以上描述，本领域技术人员应当对本公开10bits SAR ADC电路架构有了清楚的认识。
综上所述，本公开提供了一种10bits SAR ADC电路架构，采用“5+5”的分段结构实现DAC电路设计，高5位用电容满足高位的精度，低5位采用电阻阵列满足实现良好的单调性。高5位只需要16C0，而不分段的10位DAC需要电容1024C0，减少了98.4％的电容使用，大大减少了芯片面积。四级预放大器加一级锁存器结构的比较器结构相比传统的单级运放和单级latch锁存器的比较器结构兼顾了两者的有点，并弥补了两者作为比较器的缺陷，即保证转换速度的同时还能提高精度，同时采用输入失调存储和输出失调存储技术有效降低了比较器的输入失调电压，最终SAR ADC可以实现较好的性能指标。
还需要说明的是，以上为本公开提供的不同实施例。这些实施例是用于说明本公开的技术内容，而非用于限制本公开的权利保护范围。一实施例的一特征可通过合适的修饰、置换、组合、分离以应用于其他实施例。
应注意的是，在本文中，除了特别指明的之外，具备“一”元件不限于具备单一的该元件，而可具备一或更多的该元件。
此外，在本文中，除了特别指明的之外，“第一”、“第二”等序数，只是用于区别具有相同名称的多个元件，并不表示它们之间存在位阶、层级、执行顺序、或制程顺序。一“第一”元件与一“第二”元件可能一起出现在同一构件中，或分别出现在不同构件中。序数较大的一元件的存在不必然表示序数较小的另一元件的存在。
在本文中，除了特别指明的之外，所谓的特征甲“或”(or)或“及/或”(and/or)特征乙，是指甲单独存在、乙单独存在、或甲与乙同时存在；所谓的特征甲“及”(and)或“与”(and)或“且”(and)特征乙，是指甲与乙同时存在；所谓的“包括”、“包含”、“具有”、“含有”，是指包括但不限于此。
此外，在本文中，所谓的“上”、“下”、“左”、“右”、“前”、“后”、或“之间”等用语，只是用于描述多个元件之间的相对位置，并在解释上可推广成包括平移、旋转、或镜像的情形。此外，在本文中，除了特别指明的之外，“一元件在另一元件上”或类似叙述不必然表示该元件接触该另一元件。
此外，除非特别描述或必须依序发生的步骤，上述步骤的顺序并无限制于以上所列，且可根据所需设计而变化或重新安排。并且上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形成更多的实施例。
以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (9)

1.一种10bits SAR ADC电路架构，包括：
第一开关SW1，用于在模拟信号输入端和地之间进行切换；
DAC模块，连接至第一开关，用于对模拟输入信号进行采样和逐次逼近处理得到第一信号；
比较器，正输入端与所述DAC模块相连并接收所述第一信号，负输入端输入参考信号，所述比较器被配置成根据所述第一信号与所述参考信号的大小关系生成第二信号；
第二开关SW2，连接于DAC模块和参考信号输入端之间；
控制逻辑模块，与所述比较器的输出端相连，用于根据所述第二信号得控制所述DAC模块对所述模拟输入信号进行采样和逐次逼近处理以控制所述所述第一信号最终与参考信号的值相等，完成模拟输入信号的量化。
2.根据权利要求1所述的10bits SARADC电路架构，DAC模块包括包括采样电容单元和量化器单元，其中，所述采样电容单元用于对模拟输入信号进行采样，所述量化器单元用于在所述控制逻辑模块的控制下控制采样电容单元的采样和电荷再分配。
3.根据权利要求2所述的10bits SAR ADC电路架构，所述采样电容单元包括自左向右并联设置的五个电容组成的电容阵列，五个电容分别为8C0、4C0、2C0、C0、C0，C0为单位电容，其中：
每个电容的一端连接至比较器的正输入端，每个电容的另一端能够分别通过五个开关与模拟信号输入端相连并对模拟输入信号进行采样；每个电容的另一端还能通过上述五个开关连接至参考信号输入端。
4.根据权利要求3所述的10bits SAR ADC电路架构，在逐次逼近处理时，最右侧电容C0接地，其他电容8C0、4C0、2C0、C0逐次连接到基准电压VREF，通过比较器比较得到高5位数字码。
5.根据权利要求3所述的10bits SAR ADC电路架构，所述量化器单元包括多个串联的电阻组成的电阻阵列，电阻阵列一端连接至参考电压输入端，使得参考电压VREF能够被电阻阵列分压，且每个电阻的两端均能够通过对应的开关连接至最右侧电容电容C0。
6.根据权利要求5所述的10bits SAR ADC电路架构，基准电压VREF被包括64个电阻的电阻阵列分压，电阻阵列能够通过开关被划分为2等分、4等分、8等分、16等分、32等分，从而对应得到5个子基准电压，开关S6～S69在控制逻辑模块控制下，将需要的子基准电压与电容C0连接，从而逐次比较得到低5位数字码。
7.根据权利要求1所述的10bits SAR ADC电路架构，比较器采用多级级联的方式，包括四个依次相连的运算放大器组成的四级前置预放大器和一个锁存器。
8.根据权利要求7所述的10bits SAR ADC电路架构，比较器通过四级前置预放大器将输入的信号适当放大至锁存器所能识别的最小电压，最后由锁存器将放大后的信号快速建立至逻辑高低电平。
9.根据权利要求7所述的10bits SAR ADC电路架构，四个运算放大器采用相同结构，采用NMOS差分对管M1、M2输入差分信号，M3～M6管作为负载。
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CN118226239A (zh) * 2024-05-23 2024-06-21 南京宏泰半导体科技股份有限公司 一种基于数字向量扫描模拟波形的方法

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