JP4022272B2 - スイッチドキャパシタ利得段 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、一般的には、利得段（ｇａｉｎ ｓｔａｇｅｓ）に関し、かつより特定的には、スイッチドキャパシタ利得段に関する。
【０００２】
【従来の技術】
増幅器は典型的には入力および出力を有する。増幅器は該入力に印加される信号を増幅しかつ出力に増幅された信号を提供する。一般に、増幅器は提供される利得または増幅度の量、動作の帯域幅または周波数、ノイズ特性、および増幅の正確さによって特徴付けられる。増幅器は一般に数多くの異なるタイプの回路、例えば、アナログ−デジタル変換器に使用される。
【０００３】
１つの形式の増幅器はスイッチドキャパシタ増幅器である。スイッチドキャパシタ増幅器は離散的ステップで動作するクロック制御される（ｃｌｏｃｋｅｄ）回路である。例えば、第１のフェーズのクロックサイクルにおいて電圧がサンプリングされ、特に、スイッチドキャパシタ増幅段の容量が前記電圧に充電される。容量を異なる構成で結合するためにスイッチが使用される。該スイッチは相補型トランジスタ形式で形成される転送または伝送ゲートである。第２のフェーズのクロックサイクルにおいては、スイッチドキャパシタ増幅器の容量は増幅器の回りのスイッチを介してサンプルされた電圧を増幅する構成で結合される。前記第１のフェーズのクロックサイクルにおいて容量に蓄積された電圧は増幅段の出力電圧の大きさを決定する。利得は典型的には増幅段の構成（第２のフェーズのクロックサイクルにおける）および容量値によって固定される。
【０００４】
【発明が解決しようとする課題】
一般に、スイッチドキャパシタ増幅段の動作速度は該増幅段の容量を充電しかつ放電するのに必要な時間または増幅段の増幅器が安定化するのに必要な時間によって制限される。例えば、スイッチドキャパシタ利得段はパイプライン方式アナログ−デジタル変換器（ＡＤＣ）段に使用される。前記スイッチドキャパシタ利得段はパイプライン方式ＡＤＣにおいてアナログ信号を増幅するために使用される。ＡＤＣにおけるスイッチドキャパシタ利得段はアナログ信号レベルのデジタル等価物に対応する。アナログ信号がデジタル信号に変換できる速度または周波数はスイッチドキャパシタ増幅段の速度に直接関係する。アナログ−デジタル変換器のスイッチドキャパシタ増幅段の速度の増大は動作の周波数を向上させるために使用できる。
【０００５】
従って、信号を増幅するのに必要な時間を低減するスイッチドキャパシタ増幅段が提供できれば大きな利点となる。
【０００６】
【課題を解決するための手段】
増幅器はアナログ−デジタル変換器（ＡＤＣ）の必須の構成要素である。高い分解能および高速のサンプリングレートを有する１つの形式のＡＤＣはパイプライン方式ＡＤＣである。パイプライン方式ＡＤＣはデジタル信号を発生するために一群の直列的に結合された増幅段を使用する。１つの増幅段は容量の不整合、増幅器の電圧オフセット、理想的でないスイッチ、ノイズ、有限の増幅器利得、有限の増幅器帯域幅、およびデバイスのリーケージによる誤差を生じやすい。１つの増幅段によって生成される誤差はＡＤＣの性能を悪化させる。
【０００７】
【発明の実施の形態】
図１は、パイプライン方式のアナログ−デジタル変換器（ＡＤＣ）１１のブロック図である。ＡＤＣ１１はアナログ信号を受けるための入力およびデジタル出力信号を提供するための出力を有する。増幅器利得段１２は直列的に結合され、おのおのサンプルされたアナログ信号の振幅に対応するデジタル信号を発生する。アライメントおよび同期回路１３がデジタル変換プロセスを調整する。
【０００８】
一般に、パイプライン方式ＡＤＣはアナログ信号を特定のクロックレートまたは速度でサンプリングしかつおのおののサンプリングされた信号の電圧振幅に対応するデジタル信号を発生する。パイプライン方式のＡＤＣの分解能または精度は使用される増幅器利得段の数の関数である。おのおのの直列接続された増幅器利得段は１ビットの分解能に対応し、増幅の最初の回路段に対して最上位ビット（ＭＳＢ）で始まりかつ最後の増幅段に対して最下位ビット（ＬＳＢ）で終了する。
【０００９】
ＡＤＣ１１の動作速度は直列接続された増幅器利得段１２の速度に直接関係する。おのおのの増幅器利得段はデジタル信号を発生する前に先行する増幅器利得段の結果に依存する。１つの増幅器利得段はスイッチドキャパシタ利得段および少なくとも１つの比較器を含む。増幅器利得段のスイッチドキャパシタ利得段は隣接する増幅器利得段に結合された増幅器利得段によって受けられる電圧を増幅する。増幅器利得段の比較器は該増幅器利得段によって受信された電圧を基準電圧と比較しかつ対応する論理レベルを発生する。入力信号がＡＤＣ１１によってサンプリングされるクロックレートは増幅器利得段１２を通る遅延経路およびアライメントおよび同期回路１３による遅延によって決定される。従って、増幅器利得段１２の動作速度が低下すればクロックレートは増大する。
【００１０】
好ましい実施形態では、パイプライン方式ＡＤＣ１１の増幅器利得段１２は２の利得を有する。基準電圧（Ｖｒｅｆ）は前記比較の結果に応じて第１の増幅器利得段（図１の利得段１）の増幅された電圧に加えられあるいは該電圧から減算される。論理レベルもまた前記比較の結果にもとづきセットされる。結果として得られる出力電圧（２＊Ｖｉｎ＋／−Ｖｒｅｆ）は次に次の増幅段（図１の利得段２）に印加されかつよく知られているようにサンプル電圧がパイプライン処理されて残りのデジタルビットを順次決定するように処理が反復される。
【００１１】
異なるパイプライン方式ＡＤＣ回路の動作およびアーキテクチャが、Ｂａｎｇ−Ｓｕｐ Ｓｏｎｇ，Ｍｉｃｈａｅｌ Ｆ．ＴｏｍｐｓｅｔｔおよびＫａｄａｂａ Ｒ．Ｌａｋｓｈｍｉｋｕｍａｒによる“Ａ １２−ｂｉｔ １−Ｍｓａｍｐｌｅ／ｓ Ｃａｐａｃｉｔｏｒ Ｅｒｒｏｒ−Ａｖｅｒａｇｉｎｇ Ｐｉｐｅｌｉｎｅｄ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ”、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、第２３巻、第６号、１９８８年１２月、Ｓｅｈａｔ ＳｕｔａｒｊａおよびＰａｕｌ Ｒ．Ｇｒａｙによる“Ａ Ｐｉｐｅｌｉｎｅｄ １３ ｂｉｔ，２５０−ｋｓ／ｓ，５−Ｖ Ａｎａｌｏｇｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ”、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、第２３巻、第６号、１９８８年１２月、およびＴｈｏｍａｓ Ｂｙｕｎｇｈａｋ ＣｈｏおよびＰａｕｌ Ｒ．Ｇｒａｙによる“Ａ １０ ｂ，２０ Ｍｓａｍｐｌｅ／ｓ，３５ ｍＷ Ｐｉｐｅｌｉｎｅ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ”、ＩＥＥＥ Ｊｏｕｒｎａｌｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、第３０巻、第３３号、１９９５年３月に記載されており、これらは参照のため本明細書に導入される。上に掲げたおのおののパイプライン方式ＡＤＣ回路は一群の直列的に接続された増幅器利得段を使用する。これらの論文に記載された増幅段は同様の特徴を有するスイッチドキャパシタ増幅器段である。特に、スイッチドキャパシタ増幅器段はクロック制御式の（ｃｌｏｃｋｅｄ）回路である。該スイッチドキャパシタ回路の容量は第１のフェーズのクロックサイクルの間に充電される。該容量は次に第２のフェーズのクロックサイクルの間に所定の構造で演算増幅器の回りに結合される。
【００１２】
スイッチドキャパシタ増幅器段の動作速度は上に述べたようにクロックサイクルの半分の代わりに全クロックサイクルの間スイッチドキャパシタ増幅器段の増幅器を使用することにより２の係数で増大される。２つのグループまたは組の容量がサンプルされた信号を絶えず増幅するためにスイッチ接続または遮断される（ｓｗｉｔｃｈｅｄ ｉｎ ａｎｄ ｏｕｔ）。
【００１３】
図２は本発明に係わるスイッチドキャパシタ増幅器段２１を示す電気回路図である。スイッチドキャパシタ増幅器段２１はスイッチＳ１〜Ｓ１２、容量Ｃ１〜Ｃ４および増幅器段２２を具備する。スイッチＳ１〜Ｓ６および容量Ｃ１およびＣ２は一方のフェーズのクロックサイクルの間に増幅器２２とともに動作する。スイッチＳ７〜Ｓ１２は他方のフェーズをクロックサイクルの間に増幅器２２とともに動作する。
【００１４】
スイッチドキャパシタ増幅器段２１は入力ＶＩＮ、入力ＶＲＥＦＰ、入力ＶＲＥＦＭ、および出力ＶＯＵＴを有する。入力ＶＲＥＦＭおよびＶＲＥＦＰはスイッチドキャパシタ増幅器段２１のＶＯＵＴにおける増幅された信号からそれぞれ基準電圧を減算するための入力である。増幅器２２はノード２５に結合された反転入力、電源端子（例えば、グランド）に結合された非反転入力、および出力ＶＯＵＴに結合された出力を有する。スイッチＳ１は出力ＶＯＵＴとノード２４の間に結合されている。スイッチＳ２は入力ＶＩＮとノード２４の間に結合している。スイッチＳ３はノード２６とノード２５の間に結合している。スイッチＳ４はノード２６と電源端子（例えば、グランド）の間に結合している。スイッチＳ５は入力ＶＩＮおよびノード２３の間に結合している。スイッチＳ６は入力ＶＲＥＦＭおよびノード２３の間に接続されている。容量Ｃ１はノード２４とノード２６の間に結合されている。容量Ｃ２はノード２３とノード２６の間に結合されている。
【００１５】
スイッチＳ２，Ｓ５およびＳ４は容量Ｃ１およびＣ２を入力ＶＩＮおよびグランドの間に結合する。スイッチＳ２，Ｓ５およびＳ４は容量Ｃ１およびＣ２がＶＩＮに印加される電圧に充電できるようにする。
【００１６】
スイッチＳ１およびＳ３は容量Ｃ１を反転入力と増幅器２２の出力の間に結合する。スイッチＳ６およびＳ３は容量Ｃ２を入力ＶＲＥＦＭと増幅器２２の反転入力との間に結合する。ＶＲＥＦＭに印加される基準電圧は容量Ｃ１およびＣ２が増幅器２２の回りに結合されたとき出力ＶＯＵＴの出力電圧から減算される。
【００１７】
スイッチＳ７はノード２７と出力ＶＯＵＴの間に結合される。スイッチＳ８は入力ＶＩＮとノード２７の間に結合される。スイッチＳ９はノード２９とノード２５の間に結合される。スイッチＳ１０はノード２９と電源端子（例えば、グランド）の間に結合される。スイッチＳ１１は入力ＶＩＮとノード２８の間に結合される。スイッチＳ１２は入力ＶＲＥＦＰとノード２８の間に結合される。容量Ｃ３はノード２７とノード２９の間に結合される。容量Ｃ４はノード２８とノード２９の間に結合される。
【００１８】
スイッチＳ８，Ｓ１０およびＳ１１は容量Ｃ３およびＣ４を入力ＶＩＮとグランドの間に結合する。スイッチＳ８，Ｓ１０およびＳ１１は容量Ｃ３およびＣ４がＶＩＮに印加される電圧に充電できるようにする。
【００１９】
スイッチＳ７およびＳ９は容量Ｃ３を反転入力と増幅器２２の出力の間に結合する。スイッチＳ１２およびＳ９は容量Ｃ４を入力ＶＲＥＦＰと増幅器２２の反転入力の間に結合する。ＶＲＥＦＰに印加される基準電圧は容量Ｃ３およびＣ４が増幅器２２の回りに結合されたとき出力ＶＯＵＴの出力電圧から減算される。
【００２０】
図３は、図２のスイッチドキャパシタ増幅器段２１のスイッチＳ１〜Ｓ１２を開きかつ閉じるためのクロック信号を示すタイミング図である。クロック信号ＣＬＫ１およびクロック信号ＣＬＫ１バーがスイッチＳ１〜Ｓ１２をイネーブルしかつディスエーブルするために使用される。ＣＬＫ１バーはクロック信号ＣＬＫ１の補信号である。サンプリングのレートはクロック信号ＣＬＫ１の両方のフェーズの間にサンプリングしかつ出力信号を提供することによって倍化される。ダブルサンプリングは図２のスイッチドキャパシタ増幅器段２１の実効クロックレートをクロック信号ＣＬＫ１の周波数の２倍に等しくし、それは出力信号はそれぞれのクロックフェーズの間に提供されるからである。好ましい実施形態では、クロック信号ＣＬＫ１およびＣＬＫ１バーはオーバラップしない。
【００２１】
図４は、図３のクロック信号ＣＬＫ１が論理１レベルにありかつ図３のクロック信号ＣＬＫ１バーが論理０レベルにある場合の図２のスイッチドキャパシタ増幅器段２１の容量Ｃ１およびＣ２の回路図である。容量Ｃ１およびＣ２はサンプリング構造になっている。スイッチＳ２，Ｓ４およびＳ５は閉じられ、それによって容量Ｃ１およびＣ２を入力ＶＩＮとグランドの間に結合する。入力ＶＩＮに印加される電圧は容量Ｃ１およびＣ２を充電する。容量Ｃ１およびＣ２の充電は図２の増幅器２２と独立に動作することに注意を要する。
【００２２】
図５は、図３のクロック信号ＣＬＫ１が論理０レベルでありかつ図３のクロック信号ＣＬＫ１バーが論理１レベルである場合の図２のスイッチドキャパシタ増幅器段２１の回りの利得構造となっている容量Ｃ１およびＣ２の回路図である。スイッチＳ１，Ｓ３およびＳ６は閉じられている。容量Ｃ１は増幅器２２の反転入力と出力の間に結合されている。容量Ｃ２は入力ＶＲＥＦＭおよび増幅器２２の反転入力の間に結合されている。好ましい実施形態では、容量Ｃ１およびＣ２は等しい容量を有し、これは増幅器段を２の利得で構成する。ＶＲＥＦＭに印加される基準電圧は容量Ｃ１およびＣ２におけるサンプル電圧の増幅された電圧から減算される。従って、図５に示される増幅器段は容量Ｃ１およびＣ２に関して図４においてサンプルされた電圧を２の係数で乗算しかつＶＲＥＦＭに印加される基準電圧を減算する。
【００２３】
図６は、図３のクロック信号ＣＬＫ１が論理０レベルにありかつ図３のクロック信号ＣＬＫ１バーが論理１レベルにある場合の図２のスイッチドキャパシタ増幅器段２１の容量Ｃ３およびＣ４の回路図である。容量Ｃ３およびＣ４はサンプリング構造になっている。スイッチＳ８，Ｓ１０およびＳ１１が閉じられ、それによって容量Ｃ３およびＣ４を入力ＶＩＮとグランドの間に結合する。入力ＶＩＮに印加される電圧は容量Ｃ３およびＣ４を充電する。容量Ｃ３およびＣ４の充電は図２の増幅器２２と独立に動作することに注目すべきである。容量Ｃ３およびＣ４は図２の容量Ｃ１およびＣ２が図２の増幅器２２の回りの利得構造になっている場合に充電されている。
【００２４】
図７は、図３のクロック信号ＣＬＫ１が論理１レベルにありかつ図３のクロック信号ＣＬＫ１バーが論理ゼロレベルにある場合の図２のスイッチドキャパシタ増幅器段２１の回りの利得構造になっている容量Ｃ３およびＣ４の回路図である。スイッチＳ７，Ｓ９およびＳ１２は閉じられている。容量Ｃ３は図２の増幅器２２の反転入力と出力の間に結合されている。容量Ｃ４は入力ＶＲＥＦＰと増幅器２２の反転入力の間に結合されている。好ましい実施形態では、容量Ｃ３およびＣ４は等しい容量を有し、これは増幅器段を２の利得で構成する。ＶＲＥＦＰに印加される基準電圧は容量Ｃ３およびＣ４におけるサンプル電圧の増幅された電圧から減算される。従って、図７に示されるスイッチドキャパシタ増幅器段は容量Ｃ３およびＣ４における図６でサンプルされた電圧を２の係数で乗算しかつＶＲＥＦＰに印加される基準電圧を減算する。図２の容量Ｃ１およびＣ２は容量Ｃ３およびＣ４が増幅器２２の回りの利得構造になっているときに充電されている。
【００２５】
図３に戻ると、クロック信号ＣＬＫ１のおのおのの遷移時に図２のスイッチドキャパシタ増幅器段２１によって有効な出力信号が与えられる。スイッチドキャパシタ増幅器段２１は、第１のフェーズのクロック信号の間にサンプルを行いかつ第２のフェーズのクロック信号の間に増幅を行う従来技術の増幅器段のレートの２倍で出力信号を提供する。クロック信号の両方のクロックフェーズの間にサンプリングを行うために付加的な容量が加えられている。従来技術の増幅器段は１つの増幅器段の容量が充電され該増幅器が使用されていないときにクロックのハーフサイクルの間デッド期間（ｄｅａｄ ｐｅｒｉｏｄ）を有する。おのおののハーフサイクルとともに絶えずターンオンおよびオフすれば静止状態へ安定化するために増幅器にとって必要な余分の時間のため増幅器の性能が低下する。従来技術の増幅器段はこの問題を増幅器が使用されていないクロックサイクルの部分の間に増幅器へのフィードバックを提供するためにダミーのスイッチおよび容量を加えることによって解決している。図２に示される回路は増幅器が使用されていない期間の問題をもたないが、それは図２の増幅器２２はクロックサイクルの間絶えず動作しているからである。回路の面積を増大するダミースイッチおよび容量は必要ではない。動作における唯一の中断は一方のグループの容量が電圧をサンプリングするために増幅器から切り離されつつありかつ他方のグループの容量が増幅器の回りの利得構造で結合されている場合またはこの逆の場合である。
【００２６】
図２のスイッチドキャパシタ増幅器段２２は上に述べた従来技術の増幅器段と同じ速度で動作したとき２の係数で電力を低減する。スイッチドキャパシタ増幅器段２２は単一のサンプリング増幅器段の半分の周波数で動作することができ、従って、それは半分の電力を消費する。また、増幅器の付加は従来技術の増幅器段と近い。
【００２７】
図８は、図２のスイッチドキャパシタ増幅器段２１と対応する完全に差動構成のスイッチドキャパシタ増幅器段７１を示す。増幅器段の完全な差動構成は両方の入力に共通のノイズの排除に有利でありかつ達成可能なダイナミックレンジを倍化する。スイッチドキャパシタ増幅器段７１は入力Ａ、入力Ｂ、入力ＶＲＥＦＭＡ、入力ＶＲＥＦＭＢ、入力ＶＲＥＦＰＡ、入力ＶＲＥＦＰＢ、出力Ａ、および出力Ｂを有する。スイッチドキャパシタ増幅器段７１の動作は図２のスイッチドキャパシタ増幅器段２１について説明したのと同様である。異なる点は図２の増幅器２２の反転入力回りに結合された容量およびスイッチがスイッチドキャパシタ増幅器段７１の非反転入力に対して倍化されていることである。
【００２８】
容量Ｃ１〜Ｃ４およびそれらに結合されたスイッチは増幅器７２のための第１のサンプリング回路に対応する。容量Ｃ１およびＣ２は入力Ａから電圧を受ける。容量Ｃ３およびＣ４は入力Ｂから電圧を受ける。入力ＡおよびＢの間の電圧差は増幅器７２によって増幅される。容量Ｃ５〜Ｃ８およびそれらに結合されたスイッチは増幅器７２のための第２のサンプリング回路に対応する。容量Ｃ５およびＣ６は入力Ａから電圧を受ける。容量Ｃ７およびＣ８は入力Ｂにおいて電圧を受ける。容量Ｃ１〜Ｃ４は容量Ｃ５〜Ｃ８が図５および図６に示されるものと同様の利得構造で増幅器７２の回りに結合されている間に第１のクロックフェーズで（入力ＡおよびＢ、およびグランドの間の）電圧に充電される。差動基準電圧が入力ＶＲＥＦＰＡおよびＶＲＥＦＰＢの間に印加される。第２のクロックフェーズの間に、容量Ｃ５〜Ｃ８は容量Ｃ１〜Ｃ４が増幅器７２の回りに利得構造で結合されている間に（入力ＡおよびＢ、およびグランドの間の）電圧に充電される。差動基準電圧が入力ＶＲＥＦＭＡおよびＶＲＥＦＭＢの間に印加される。増幅器７２はダブルサンプリング処理によりクロックサイクルにわたり動作する。より多くの回路が必要であるが、この完全に差動的なスイッチドキャパシタ増幅器段７１はいくつかの用途において高い性能特性を有しかつ高い速度または低減された電力で動作する。
【００２９】
【発明の効果】
以上から動作速度を高めあるいは電力消費を低減するスイッチドキャパシタ増幅器段が提供されたことが理解されるべきである。前記増幅器段は１つのクロックサイクルの両方のクロックフェーズの間に入力電圧をサンプリングする。このサンプリングプロセスは増幅プロセスから独立であり、従って前にサンプルされた信号の増幅を他の入力サンプリングと同時に行うことができるようにする。増幅器は常に動作しており、それによって従来技術の増幅器段において使用されたダミーのフィードバック回路を必要としない。本増幅器は複数の利得段を直列的に使用するパイプライン方式ＡＤＣの性能を大幅に改善する。
【００３０】
本発明の特定の実施形態が示されかつ説明されたが、当業者にはさらに他の修正および改善をなすことができる。本発明は示された特定の形式に限定されるのではなく、添付の特許請求の範囲によりこの発明の精神および範囲から離れることのないすべての修正をカバーすることを意図している。
【図面の簡単な説明】
【図１】直列的に接続された複数の利得段を示すパイプライン方式のアナログ−デジタル変換器（ＡＤＣ）のブロック図である。
【図２】本発明に係わるスイッチドキャパシタ利得段を示す電気回路図である。
【図３】本発明に係わる図２のスイッチドキャパシタ利得段のタイミング図である。
【図４】容量Ｃ１およびＣ２へのサンプリングを示す電気回路図である。
【図５】増幅器回りの利得構造に結合された容量Ｃ１およびＣ２を示す電気回路図である。
【図６】容量Ｃ３およびＣ４へのサンプリングを示す電気回路図である。
【図７】増幅器回りの利得構造に結合された容量Ｃ３およびＣ４を示す電気回路図である。
【図８】図２のスイッチドキャパシタ利得段の完全に差動的な構成を示す電気回路図である。
【符号の説明】
１１ パイプライン方式アナログ−デジタル変換器（ＡＤＣ）
１２ 増幅器利得段
１３ アライメントおよび同期回路
２１ スイッチドキャパシタ増幅器段
２２ 増幅器段
Ｃ１，Ｃ２，…，Ｃ８ 容量
Ｓ１，Ｓ２，…，Ｓ１２ スイッチ
７１ スイッチドキャパシタ増幅器段
７２ 増幅器
【発明の属する技術分野】
この発明は、一般的には、利得段（ｇａｉｎ ｓｔａｇｅｓ）に関し、かつより特定的には、スイッチドキャパシタ利得段に関する。
【０００２】
【従来の技術】
増幅器は典型的には入力および出力を有する。増幅器は該入力に印加される信号を増幅しかつ出力に増幅された信号を提供する。一般に、増幅器は提供される利得または増幅度の量、動作の帯域幅または周波数、ノイズ特性、および増幅の正確さによって特徴付けられる。増幅器は一般に数多くの異なるタイプの回路、例えば、アナログ−デジタル変換器に使用される。
【０００３】
１つの形式の増幅器はスイッチドキャパシタ増幅器である。スイッチドキャパシタ増幅器は離散的ステップで動作するクロック制御される（ｃｌｏｃｋｅｄ）回路である。例えば、第１のフェーズのクロックサイクルにおいて電圧がサンプリングされ、特に、スイッチドキャパシタ増幅段の容量が前記電圧に充電される。容量を異なる構成で結合するためにスイッチが使用される。該スイッチは相補型トランジスタ形式で形成される転送または伝送ゲートである。第２のフェーズのクロックサイクルにおいては、スイッチドキャパシタ増幅器の容量は増幅器の回りのスイッチを介してサンプルされた電圧を増幅する構成で結合される。前記第１のフェーズのクロックサイクルにおいて容量に蓄積された電圧は増幅段の出力電圧の大きさを決定する。利得は典型的には増幅段の構成（第２のフェーズのクロックサイクルにおける）および容量値によって固定される。
【０００４】
【発明が解決しようとする課題】
一般に、スイッチドキャパシタ増幅段の動作速度は該増幅段の容量を充電しかつ放電するのに必要な時間または増幅段の増幅器が安定化するのに必要な時間によって制限される。例えば、スイッチドキャパシタ利得段はパイプライン方式アナログ−デジタル変換器（ＡＤＣ）段に使用される。前記スイッチドキャパシタ利得段はパイプライン方式ＡＤＣにおいてアナログ信号を増幅するために使用される。ＡＤＣにおけるスイッチドキャパシタ利得段はアナログ信号レベルのデジタル等価物に対応する。アナログ信号がデジタル信号に変換できる速度または周波数はスイッチドキャパシタ増幅段の速度に直接関係する。アナログ−デジタル変換器のスイッチドキャパシタ増幅段の速度の増大は動作の周波数を向上させるために使用できる。
【０００５】
従って、信号を増幅するのに必要な時間を低減するスイッチドキャパシタ増幅段が提供できれば大きな利点となる。
【０００６】
【課題を解決するための手段】
増幅器はアナログ−デジタル変換器（ＡＤＣ）の必須の構成要素である。高い分解能および高速のサンプリングレートを有する１つの形式のＡＤＣはパイプライン方式ＡＤＣである。パイプライン方式ＡＤＣはデジタル信号を発生するために一群の直列的に結合された増幅段を使用する。１つの増幅段は容量の不整合、増幅器の電圧オフセット、理想的でないスイッチ、ノイズ、有限の増幅器利得、有限の増幅器帯域幅、およびデバイスのリーケージによる誤差を生じやすい。１つの増幅段によって生成される誤差はＡＤＣの性能を悪化させる。
【０００７】
【発明の実施の形態】
図１は、パイプライン方式のアナログ−デジタル変換器（ＡＤＣ）１１のブロック図である。ＡＤＣ１１はアナログ信号を受けるための入力およびデジタル出力信号を提供するための出力を有する。増幅器利得段１２は直列的に結合され、おのおのサンプルされたアナログ信号の振幅に対応するデジタル信号を発生する。アライメントおよび同期回路１３がデジタル変換プロセスを調整する。
【０００８】
一般に、パイプライン方式ＡＤＣはアナログ信号を特定のクロックレートまたは速度でサンプリングしかつおのおののサンプリングされた信号の電圧振幅に対応するデジタル信号を発生する。パイプライン方式のＡＤＣの分解能または精度は使用される増幅器利得段の数の関数である。おのおのの直列接続された増幅器利得段は１ビットの分解能に対応し、増幅の最初の回路段に対して最上位ビット（ＭＳＢ）で始まりかつ最後の増幅段に対して最下位ビット（ＬＳＢ）で終了する。
【０００９】
ＡＤＣ１１の動作速度は直列接続された増幅器利得段１２の速度に直接関係する。おのおのの増幅器利得段はデジタル信号を発生する前に先行する増幅器利得段の結果に依存する。１つの増幅器利得段はスイッチドキャパシタ利得段および少なくとも１つの比較器を含む。増幅器利得段のスイッチドキャパシタ利得段は隣接する増幅器利得段に結合された増幅器利得段によって受けられる電圧を増幅する。増幅器利得段の比較器は該増幅器利得段によって受信された電圧を基準電圧と比較しかつ対応する論理レベルを発生する。入力信号がＡＤＣ１１によってサンプリングされるクロックレートは増幅器利得段１２を通る遅延経路およびアライメントおよび同期回路１３による遅延によって決定される。従って、増幅器利得段１２の動作速度が低下すればクロックレートは増大する。
【００１０】
好ましい実施形態では、パイプライン方式ＡＤＣ１１の増幅器利得段１２は２の利得を有する。基準電圧（Ｖｒｅｆ）は前記比較の結果に応じて第１の増幅器利得段（図１の利得段１）の増幅された電圧に加えられあるいは該電圧から減算される。論理レベルもまた前記比較の結果にもとづきセットされる。結果として得られる出力電圧（２＊Ｖｉｎ＋／−Ｖｒｅｆ）は次に次の増幅段（図１の利得段２）に印加されかつよく知られているようにサンプル電圧がパイプライン処理されて残りのデジタルビットを順次決定するように処理が反復される。
【００１１】
異なるパイプライン方式ＡＤＣ回路の動作およびアーキテクチャが、Ｂａｎｇ−Ｓｕｐ Ｓｏｎｇ，Ｍｉｃｈａｅｌ Ｆ．ＴｏｍｐｓｅｔｔおよびＫａｄａｂａ Ｒ．Ｌａｋｓｈｍｉｋｕｍａｒによる“Ａ １２−ｂｉｔ １−Ｍｓａｍｐｌｅ／ｓ Ｃａｐａｃｉｔｏｒ Ｅｒｒｏｒ−Ａｖｅｒａｇｉｎｇ Ｐｉｐｅｌｉｎｅｄ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ”、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、第２３巻、第６号、１９８８年１２月、Ｓｅｈａｔ ＳｕｔａｒｊａおよびＰａｕｌ Ｒ．Ｇｒａｙによる“Ａ Ｐｉｐｅｌｉｎｅｄ １３ ｂｉｔ，２５０−ｋｓ／ｓ，５−Ｖ Ａｎａｌｏｇｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ”、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、第２３巻、第６号、１９８８年１２月、およびＴｈｏｍａｓ Ｂｙｕｎｇｈａｋ ＣｈｏおよびＰａｕｌ Ｒ．Ｇｒａｙによる“Ａ １０ ｂ，２０ Ｍｓａｍｐｌｅ／ｓ，３５ ｍＷ Ｐｉｐｅｌｉｎｅ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ”、ＩＥＥＥ Ｊｏｕｒｎａｌｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、第３０巻、第３３号、１９９５年３月に記載されており、これらは参照のため本明細書に導入される。上に掲げたおのおののパイプライン方式ＡＤＣ回路は一群の直列的に接続された増幅器利得段を使用する。これらの論文に記載された増幅段は同様の特徴を有するスイッチドキャパシタ増幅器段である。特に、スイッチドキャパシタ増幅器段はクロック制御式の（ｃｌｏｃｋｅｄ）回路である。該スイッチドキャパシタ回路の容量は第１のフェーズのクロックサイクルの間に充電される。該容量は次に第２のフェーズのクロックサイクルの間に所定の構造で演算増幅器の回りに結合される。
【００１２】
スイッチドキャパシタ増幅器段の動作速度は上に述べたようにクロックサイクルの半分の代わりに全クロックサイクルの間スイッチドキャパシタ増幅器段の増幅器を使用することにより２の係数で増大される。２つのグループまたは組の容量がサンプルされた信号を絶えず増幅するためにスイッチ接続または遮断される（ｓｗｉｔｃｈｅｄ ｉｎ ａｎｄ ｏｕｔ）。
【００１３】
図２は本発明に係わるスイッチドキャパシタ増幅器段２１を示す電気回路図である。スイッチドキャパシタ増幅器段２１はスイッチＳ１〜Ｓ１２、容量Ｃ１〜Ｃ４および増幅器段２２を具備する。スイッチＳ１〜Ｓ６および容量Ｃ１およびＣ２は一方のフェーズのクロックサイクルの間に増幅器２２とともに動作する。スイッチＳ７〜Ｓ１２は他方のフェーズをクロックサイクルの間に増幅器２２とともに動作する。
【００１４】
スイッチドキャパシタ増幅器段２１は入力ＶＩＮ、入力ＶＲＥＦＰ、入力ＶＲＥＦＭ、および出力ＶＯＵＴを有する。入力ＶＲＥＦＭおよびＶＲＥＦＰはスイッチドキャパシタ増幅器段２１のＶＯＵＴにおける増幅された信号からそれぞれ基準電圧を減算するための入力である。増幅器２２はノード２５に結合された反転入力、電源端子（例えば、グランド）に結合された非反転入力、および出力ＶＯＵＴに結合された出力を有する。スイッチＳ１は出力ＶＯＵＴとノード２４の間に結合されている。スイッチＳ２は入力ＶＩＮとノード２４の間に結合している。スイッチＳ３はノード２６とノード２５の間に結合している。スイッチＳ４はノード２６と電源端子（例えば、グランド）の間に結合している。スイッチＳ５は入力ＶＩＮおよびノード２３の間に結合している。スイッチＳ６は入力ＶＲＥＦＭおよびノード２３の間に接続されている。容量Ｃ１はノード２４とノード２６の間に結合されている。容量Ｃ２はノード２３とノード２６の間に結合されている。
【００１５】
スイッチＳ２，Ｓ５およびＳ４は容量Ｃ１およびＣ２を入力ＶＩＮおよびグランドの間に結合する。スイッチＳ２，Ｓ５およびＳ４は容量Ｃ１およびＣ２がＶＩＮに印加される電圧に充電できるようにする。
【００１６】
スイッチＳ１およびＳ３は容量Ｃ１を反転入力と増幅器２２の出力の間に結合する。スイッチＳ６およびＳ３は容量Ｃ２を入力ＶＲＥＦＭと増幅器２２の反転入力との間に結合する。ＶＲＥＦＭに印加される基準電圧は容量Ｃ１およびＣ２が増幅器２２の回りに結合されたとき出力ＶＯＵＴの出力電圧から減算される。
【００１７】
スイッチＳ７はノード２７と出力ＶＯＵＴの間に結合される。スイッチＳ８は入力ＶＩＮとノード２７の間に結合される。スイッチＳ９はノード２９とノード２５の間に結合される。スイッチＳ１０はノード２９と電源端子（例えば、グランド）の間に結合される。スイッチＳ１１は入力ＶＩＮとノード２８の間に結合される。スイッチＳ１２は入力ＶＲＥＦＰとノード２８の間に結合される。容量Ｃ３はノード２７とノード２９の間に結合される。容量Ｃ４はノード２８とノード２９の間に結合される。
【００１８】
スイッチＳ８，Ｓ１０およびＳ１１は容量Ｃ３およびＣ４を入力ＶＩＮとグランドの間に結合する。スイッチＳ８，Ｓ１０およびＳ１１は容量Ｃ３およびＣ４がＶＩＮに印加される電圧に充電できるようにする。
【００１９】
スイッチＳ７およびＳ９は容量Ｃ３を反転入力と増幅器２２の出力の間に結合する。スイッチＳ１２およびＳ９は容量Ｃ４を入力ＶＲＥＦＰと増幅器２２の反転入力の間に結合する。ＶＲＥＦＰに印加される基準電圧は容量Ｃ３およびＣ４が増幅器２２の回りに結合されたとき出力ＶＯＵＴの出力電圧から減算される。
【００２０】
図３は、図２のスイッチドキャパシタ増幅器段２１のスイッチＳ１〜Ｓ１２を開きかつ閉じるためのクロック信号を示すタイミング図である。クロック信号ＣＬＫ１およびクロック信号ＣＬＫ１バーがスイッチＳ１〜Ｓ１２をイネーブルしかつディスエーブルするために使用される。ＣＬＫ１バーはクロック信号ＣＬＫ１の補信号である。サンプリングのレートはクロック信号ＣＬＫ１の両方のフェーズの間にサンプリングしかつ出力信号を提供することによって倍化される。ダブルサンプリングは図２のスイッチドキャパシタ増幅器段２１の実効クロックレートをクロック信号ＣＬＫ１の周波数の２倍に等しくし、それは出力信号はそれぞれのクロックフェーズの間に提供されるからである。好ましい実施形態では、クロック信号ＣＬＫ１およびＣＬＫ１バーはオーバラップしない。
【００２１】
図４は、図３のクロック信号ＣＬＫ１が論理１レベルにありかつ図３のクロック信号ＣＬＫ１バーが論理０レベルにある場合の図２のスイッチドキャパシタ増幅器段２１の容量Ｃ１およびＣ２の回路図である。容量Ｃ１およびＣ２はサンプリング構造になっている。スイッチＳ２，Ｓ４およびＳ５は閉じられ、それによって容量Ｃ１およびＣ２を入力ＶＩＮとグランドの間に結合する。入力ＶＩＮに印加される電圧は容量Ｃ１およびＣ２を充電する。容量Ｃ１およびＣ２の充電は図２の増幅器２２と独立に動作することに注意を要する。
【００２２】
図５は、図３のクロック信号ＣＬＫ１が論理０レベルでありかつ図３のクロック信号ＣＬＫ１バーが論理１レベルである場合の図２のスイッチドキャパシタ増幅器段２１の回りの利得構造となっている容量Ｃ１およびＣ２の回路図である。スイッチＳ１，Ｓ３およびＳ６は閉じられている。容量Ｃ１は増幅器２２の反転入力と出力の間に結合されている。容量Ｃ２は入力ＶＲＥＦＭおよび増幅器２２の反転入力の間に結合されている。好ましい実施形態では、容量Ｃ１およびＣ２は等しい容量を有し、これは増幅器段を２の利得で構成する。ＶＲＥＦＭに印加される基準電圧は容量Ｃ１およびＣ２におけるサンプル電圧の増幅された電圧から減算される。従って、図５に示される増幅器段は容量Ｃ１およびＣ２に関して図４においてサンプルされた電圧を２の係数で乗算しかつＶＲＥＦＭに印加される基準電圧を減算する。
【００２３】
図６は、図３のクロック信号ＣＬＫ１が論理０レベルにありかつ図３のクロック信号ＣＬＫ１バーが論理１レベルにある場合の図２のスイッチドキャパシタ増幅器段２１の容量Ｃ３およびＣ４の回路図である。容量Ｃ３およびＣ４はサンプリング構造になっている。スイッチＳ８，Ｓ１０およびＳ１１が閉じられ、それによって容量Ｃ３およびＣ４を入力ＶＩＮとグランドの間に結合する。入力ＶＩＮに印加される電圧は容量Ｃ３およびＣ４を充電する。容量Ｃ３およびＣ４の充電は図２の増幅器２２と独立に動作することに注目すべきである。容量Ｃ３およびＣ４は図２の容量Ｃ１およびＣ２が図２の増幅器２２の回りの利得構造になっている場合に充電されている。
【００２４】
図７は、図３のクロック信号ＣＬＫ１が論理１レベルにありかつ図３のクロック信号ＣＬＫ１バーが論理ゼロレベルにある場合の図２のスイッチドキャパシタ増幅器段２１の回りの利得構造になっている容量Ｃ３およびＣ４の回路図である。スイッチＳ７，Ｓ９およびＳ１２は閉じられている。容量Ｃ３は図２の増幅器２２の反転入力と出力の間に結合されている。容量Ｃ４は入力ＶＲＥＦＰと増幅器２２の反転入力の間に結合されている。好ましい実施形態では、容量Ｃ３およびＣ４は等しい容量を有し、これは増幅器段を２の利得で構成する。ＶＲＥＦＰに印加される基準電圧は容量Ｃ３およびＣ４におけるサンプル電圧の増幅された電圧から減算される。従って、図７に示されるスイッチドキャパシタ増幅器段は容量Ｃ３およびＣ４における図６でサンプルされた電圧を２の係数で乗算しかつＶＲＥＦＰに印加される基準電圧を減算する。図２の容量Ｃ１およびＣ２は容量Ｃ３およびＣ４が増幅器２２の回りの利得構造になっているときに充電されている。
【００２５】
図３に戻ると、クロック信号ＣＬＫ１のおのおのの遷移時に図２のスイッチドキャパシタ増幅器段２１によって有効な出力信号が与えられる。スイッチドキャパシタ増幅器段２１は、第１のフェーズのクロック信号の間にサンプルを行いかつ第２のフェーズのクロック信号の間に増幅を行う従来技術の増幅器段のレートの２倍で出力信号を提供する。クロック信号の両方のクロックフェーズの間にサンプリングを行うために付加的な容量が加えられている。従来技術の増幅器段は１つの増幅器段の容量が充電され該増幅器が使用されていないときにクロックのハーフサイクルの間デッド期間（ｄｅａｄ ｐｅｒｉｏｄ）を有する。おのおののハーフサイクルとともに絶えずターンオンおよびオフすれば静止状態へ安定化するために増幅器にとって必要な余分の時間のため増幅器の性能が低下する。従来技術の増幅器段はこの問題を増幅器が使用されていないクロックサイクルの部分の間に増幅器へのフィードバックを提供するためにダミーのスイッチおよび容量を加えることによって解決している。図２に示される回路は増幅器が使用されていない期間の問題をもたないが、それは図２の増幅器２２はクロックサイクルの間絶えず動作しているからである。回路の面積を増大するダミースイッチおよび容量は必要ではない。動作における唯一の中断は一方のグループの容量が電圧をサンプリングするために増幅器から切り離されつつありかつ他方のグループの容量が増幅器の回りの利得構造で結合されている場合またはこの逆の場合である。
【００２６】
図２のスイッチドキャパシタ増幅器段２２は上に述べた従来技術の増幅器段と同じ速度で動作したとき２の係数で電力を低減する。スイッチドキャパシタ増幅器段２２は単一のサンプリング増幅器段の半分の周波数で動作することができ、従って、それは半分の電力を消費する。また、増幅器の付加は従来技術の増幅器段と近い。
【００２７】
図８は、図２のスイッチドキャパシタ増幅器段２１と対応する完全に差動構成のスイッチドキャパシタ増幅器段７１を示す。増幅器段の完全な差動構成は両方の入力に共通のノイズの排除に有利でありかつ達成可能なダイナミックレンジを倍化する。スイッチドキャパシタ増幅器段７１は入力Ａ、入力Ｂ、入力ＶＲＥＦＭＡ、入力ＶＲＥＦＭＢ、入力ＶＲＥＦＰＡ、入力ＶＲＥＦＰＢ、出力Ａ、および出力Ｂを有する。スイッチドキャパシタ増幅器段７１の動作は図２のスイッチドキャパシタ増幅器段２１について説明したのと同様である。異なる点は図２の増幅器２２の反転入力回りに結合された容量およびスイッチがスイッチドキャパシタ増幅器段７１の非反転入力に対して倍化されていることである。
【００２８】
容量Ｃ１〜Ｃ４およびそれらに結合されたスイッチは増幅器７２のための第１のサンプリング回路に対応する。容量Ｃ１およびＣ２は入力Ａから電圧を受ける。容量Ｃ３およびＣ４は入力Ｂから電圧を受ける。入力ＡおよびＢの間の電圧差は増幅器７２によって増幅される。容量Ｃ５〜Ｃ８およびそれらに結合されたスイッチは増幅器７２のための第２のサンプリング回路に対応する。容量Ｃ５およびＣ６は入力Ａから電圧を受ける。容量Ｃ７およびＣ８は入力Ｂにおいて電圧を受ける。容量Ｃ１〜Ｃ４は容量Ｃ５〜Ｃ８が図５および図６に示されるものと同様の利得構造で増幅器７２の回りに結合されている間に第１のクロックフェーズで（入力ＡおよびＢ、およびグランドの間の）電圧に充電される。差動基準電圧が入力ＶＲＥＦＰＡおよびＶＲＥＦＰＢの間に印加される。第２のクロックフェーズの間に、容量Ｃ５〜Ｃ８は容量Ｃ１〜Ｃ４が増幅器７２の回りに利得構造で結合されている間に（入力ＡおよびＢ、およびグランドの間の）電圧に充電される。差動基準電圧が入力ＶＲＥＦＭＡおよびＶＲＥＦＭＢの間に印加される。増幅器７２はダブルサンプリング処理によりクロックサイクルにわたり動作する。より多くの回路が必要であるが、この完全に差動的なスイッチドキャパシタ増幅器段７１はいくつかの用途において高い性能特性を有しかつ高い速度または低減された電力で動作する。
【００２９】
【発明の効果】
以上から動作速度を高めあるいは電力消費を低減するスイッチドキャパシタ増幅器段が提供されたことが理解されるべきである。前記増幅器段は１つのクロックサイクルの両方のクロックフェーズの間に入力電圧をサンプリングする。このサンプリングプロセスは増幅プロセスから独立であり、従って前にサンプルされた信号の増幅を他の入力サンプリングと同時に行うことができるようにする。増幅器は常に動作しており、それによって従来技術の増幅器段において使用されたダミーのフィードバック回路を必要としない。本増幅器は複数の利得段を直列的に使用するパイプライン方式ＡＤＣの性能を大幅に改善する。
【００３０】
本発明の特定の実施形態が示されかつ説明されたが、当業者にはさらに他の修正および改善をなすことができる。本発明は示された特定の形式に限定されるのではなく、添付の特許請求の範囲によりこの発明の精神および範囲から離れることのないすべての修正をカバーすることを意図している。
【図面の簡単な説明】
【図１】直列的に接続された複数の利得段を示すパイプライン方式のアナログ−デジタル変換器（ＡＤＣ）のブロック図である。
【図２】本発明に係わるスイッチドキャパシタ利得段を示す電気回路図である。
【図３】本発明に係わる図２のスイッチドキャパシタ利得段のタイミング図である。
【図４】容量Ｃ１およびＣ２へのサンプリングを示す電気回路図である。
【図５】増幅器回りの利得構造に結合された容量Ｃ１およびＣ２を示す電気回路図である。
【図６】容量Ｃ３およびＣ４へのサンプリングを示す電気回路図である。
【図７】増幅器回りの利得構造に結合された容量Ｃ３およびＣ４を示す電気回路図である。
【図８】図２のスイッチドキャパシタ利得段の完全に差動的な構成を示す電気回路図である。
【符号の説明】
１１ パイプライン方式アナログ−デジタル変換器（ＡＤＣ）
１２ 増幅器利得段
１３ アライメントおよび同期回路
２１ スイッチドキャパシタ増幅器段
２２ 増幅器段
Ｃ１，Ｃ２，…，Ｃ８ 容量
Ｓ１，Ｓ２，…，Ｓ１２ スイッチ
７１ スイッチドキャパシタ増幅器段
７２ 増幅器
Claims (1)
- 入力（Ｖｉｎ）および出力（Ｖｏｕｔ）を有するスイッチドキャパシタ利得段（２１）であって：
反転（−）入力、電源端子に結合された非反転（＋）入力、および前記スイッチドキャパシタ利得段の出力に結合された出力を有する増幅器（２２）；
第１の端子および第２の端子を有する第１の容量（Ｃ１）；
前記第１の容量の前記第１の端子に結合された第１の端子と前記増幅器の前記出力に結合された第２の端子とを有する第１のスイッチ（Ｓ１）；
前記スイッチドキャパシタ利得段の前記入力に結合された第１の端子と前記第１の容量の前記第１の端子に結合された第２の端子とを有する第２のスイッチ（Ｓ２）；
前記第１の容量の前記第２の端子に結合された第１の端子と前記増幅器の前記反転入力に結合された第２の端子とを有する第３のスイッチ（Ｓ３）；
前記第１の容量の前記第２の端子に結合された第１の端子と前記電源端子に結合された第２の端子を有する第４のスイッチ（Ｓ４）；
前記スイッチドキャパシタ利得段の前記入力に結合された第１の端子と、第２の端子とを有する第５のスイッチ（Ｓ５）；
前記第５のスイッチの前記第２の端子に結合された第１の端子と前記第１の容量の前記第２の端子に結合された第２の端子とを有する第２の容量（Ｃ２）；
第１の端子と第２の端子とを有する第３の容量（Ｃ３）；
前記第３の容量の前記第１の端子に結合された第１の端子と前記増幅器の前記出力に結合された第２の端子とを有する第６のスイッチ（Ｓ７）；
前記スイッチドキャパシタ利得段の前記入力に結合された第１の端子と前記第３の容量の前記第１の端子に結合された第２の端子とを有する第７のスイッチ（Ｓ８）；
前記第３の容量の前記第２の端子に結合された第１の端子と前記増幅器の前記反転入力に結合された第２の端子とを有する第８のスイッチ（Ｓ９）；
前記第３の容量の前記第２の端子に結合された第１の端子と前記電源端子に結合された第２の端子とを有する第９のスイッチ（Ｓ１０）；
前記スイッチドキャパシタ利得段の前記入力に結合された第１の端子と、第２の端子とを有する第１０のスイッチ（Ｓ１１）；
前記第１０のスイッチの前記第２の端子に結合された第１の端子と前記第３の容量の前記第２の端子に結合された第２の端子とを有する第４の容量（Ｃ４）；
第１の基準電圧端子（Ｖｒｅｆｍ）に結合された第１の端子と前記第２の容量の前記第１の端子に結合された第２の端子とを有する第１１のスイッチ（Ｓ６）；および
第２の基準電圧端子（Ｖｒｅｆｐ）に結合された第１の端子と前記第４の容量の前記第１の端子に結合された第２の端子とを有する第１２のスイッチ（Ｓ１２）；
を具備することを特徴とするスイッチドキャパシタ利得段（２１）。
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