JPH098604A - スイッチドキャパシタ利得段 - Google Patents

スイッチドキャパシタ利得段

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JPH098604A
JPH098604A JP8170639A JP17063996A JPH098604A JP H098604 A JPH098604 A JP H098604A JP 8170639 A JP8170639 A JP 8170639A JP 17063996 A JP17063996 A JP 17063996A JP H098604 A JPH098604 A JP H098604A
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Abstract

(57)【要約】 【課題】 スイッチドキャパシタ増幅器段の動作速度を
向上させかつ電力消費を低減する。 【解決手段】 スイッチドキャパシタ利得段２１は入力
電圧を各クロックフェーズでサンプルして動作周波数を
倍化する。第１または第２の容量ネットワークが入力電
圧をサンプリングしている。例えば、第１の容量ネット
ワークが入力電圧をサンプリングする。第２のスイッチ
ドキャパシタネットワークはスイッチを介して利得構造
で増幅器２２の回りに結合される。第２のスイッチドキ
ャパシタネットワークの容量は前のクロックフェーズか
ら蓄積された電圧を有する。次のクロックフェーズで、
第２のスイッチドキャパシタネットワークは入力電圧を
サンプリングするようスイッチを介して結合されかつ第
１のスイッチドキャパシタネットワークはスイッチを介
して増幅器２２の回りの利得構造で結合される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、一般的には、利
得段（ｇａｉｎ ｓｔａｇｅｓ）に関し、かつより特定
的には、スイッチドキャパシタ利得段に関する。
【０００２】
【従来の技術】増幅器は典型的には入力および出力を有
する。増幅器は該入力に印加される信号を増幅しかつ出
力に増幅された信号を提供する。一般に、増幅器は提供
される利得または増幅度の量、動作の帯域幅または周波
数、ノイズ特性、および増幅の正確さによって特徴付け
られる。増幅器は一般に数多くの異なるタイプの回路、
例えば、アナログ−デジタル変換器に使用される。
【０００３】１つの形式の増幅器はスイッチドキャパシ
タ増幅器である。スイッチドキャパシタ増幅器は離散的
ステップで動作するクロック制御される（ｃｌｏｃｋｅ
ｄ）回路である。例えば、第１のフェーズのクロックサ
イクルにおいて電圧がサンプリングされ、特に、スイッ
チドキャパシタ増幅段の容量が前記電圧に充電される。
容量を異なる構成で結合するためにスイッチが使用され
る。該スイッチは相補型トランジスタ形式で形成される
転送または伝送ゲートである。第２のフェーズのクロッ
クサイクルにおいては、スイッチドキャパシタ増幅器の
容量は増幅器の回りのスイッチを介してサンプルされた
電圧を増幅する構成で結合される。前記第１のフェーズ
のクロックサイクルにおいて容量に蓄積された電圧は増
幅段の出力電圧の大きさを決定する。利得は典型的には
増幅段の構成（第２のフェーズのクロックサイクルにお
ける）および容量値によって固定される。
【０００４】
【発明が解決しようとする課題】一般に、スイッチドキ
ャパシタ増幅段の動作速度は該増幅段の容量を充電しか
つ放電するのに必要な時間または増幅段の増幅器が安定
化するのに必要な時間によって制限される。例えば、ス
イッチドキャパシタ利得段はパイプライン方式アナログ
−デジタル変換器（ＡＤＣ）段に使用される。前記スイ
ッチドキャパシタ利得段はパイプライン方式ＡＤＣにお
いてアナログ信号を増幅するために使用される。ＡＤＣ
におけるスイッチドキャパシタ利得段はアナログ信号レ
ベルのデジタル等価物に対応する。アナログ信号がデジ
タル信号に変換できる速度または周波数はスイッチドキ
ャパシタ増幅段の速度に直接関係する。アナログ−デジ
タル変換器のスイッチドキャパシタ増幅段の速度の増大
は動作の周波数を向上させるために使用できる。
【０００５】従って、信号を増幅するのに必要な時間を
低減するスイッチドキャパシタ増幅段が提供できれば大
きな利点となる。
【０００６】
【課題を解決するための手段】増幅器はアナログ−デジ
タル変換器（ＡＤＣ）の必須の構成要素である。高い分
解能および高速のサンプリングレートを有する１つの形
式のＡＤＣはパイプライン方式ＡＤＣである。パイプラ
イン方式ＡＤＣはデジタル信号を発生するために一群の
直列的に結合された増幅段を使用する。１つの増幅段は
容量の不整合、増幅器の電圧オフセット、理想的でない
スイッチ、ノイズ、有限の増幅器利得、有限の増幅器帯
域幅、およびデバイスのリーケージによる誤差を生じや
すい。１つの増幅段によって生成される誤差はＡＤＣの
性能を悪化させる。
【０００７】
【発明の実施の形態】図１は、パイプライン方式のアナ
ログ−デジタル変換器（ＡＤＣ）１１のブロック図であ
る。ＡＤＣ１１はアナログ信号を受けるための入力およ
びデジタル出力信号を提供するための出力を有する。増
幅器利得段１２は直列的に結合され、おのおのサンプル
されたアナログ信号の振幅に対応するデジタル信号を発
生する。アライメントおよび同期回路１３がデジタル変
換プロセスを調整する。
【０００８】一般に、パイプライン方式ＡＤＣはアナロ
グ信号を特定のクロックレートまたは速度でサンプリン
グしかつおのおののサンプリングされた信号の電圧振幅
に対応するデジタル信号を発生する。パイプライン方式
のＡＤＣの分解能または精度は使用される増幅器利得段
の数の関数である。おのおのの直列接続された増幅器利
得段は１ビットの分解能に対応し、増幅の最初の回路段
に対して最上位ビット（ＭＳＢ）で始まりかつ最後の増
幅段に対して最下位ビット（ＬＳＢ）で終了する。
【０００９】ＡＤＣ１１の動作速度は直列接続された増
幅器利得段１２の速度に直接関係する。おのおのの増幅
器利得段はデジタル信号を発生する前に先行する増幅器
利得段の結果に依存する。１つの増幅器利得段はスイッ
チドキャパシタ利得段および少なくとも１つの比較器を
含む。増幅器利得段のスイッチドキャパシタ利得段は隣
接する増幅器利得段に結合された増幅器利得段によって
受けられる電圧を増幅する。増幅器利得段の比較器は該
増幅器利得段によって受信された電圧を基準電圧と比較
しかつ対応する論理レベルを発生する。入力信号がＡＤ
Ｃ１１によってサンプリングされるクロックレートは増
幅器利得段１２を通る遅延経路およびアライメントおよ
び同期回路１３による遅延によって決定される。従っ
て、増幅器利得段１２の動作速度が低下すればクロック
レートは増大する。
【００１０】好ましい実施形態では、パイプライン方式
ＡＤＣ１１の増幅器利得段１２は２の利得を有する。基
準電圧（Ｖｒｅｆ）は前記比較の結果に応じて第１の増
幅器利得段（図１の利得段１）の増幅された電圧に加え
られあるいは該電圧から減算される。論理レベルもまた
前記比較の結果にもとづきセットされる。結果として得
られる出力電圧（２＊Ｖｉｎ＋／−Ｖｒｅｆ）は次に次
の増幅段（図１の利得段２）に印加されかつよく知られ
ているようにサンプル電圧がパイプライン処理されて残
りのデジタルビットを順次決定するように処理が反復さ
れる。
【００１１】異なるパイプライン方式ＡＤＣ回路の動作
およびアーキテクチャが、Ｂａｎｇ−Ｓｕｐ Ｓｏｎ
ｇ，Ｍｉｃｈａｅｌ Ｆ．ＴｏｍｐｓｅｔｔおよびＫａ
ｄａｂａ Ｒ．Ｌａｋｓｈｍｉｋｕｍａｒによる“Ａ
１２−ｂｉｔ １−Ｍｓａｍｐｌｅ／ｓ Ｃａｐａｃｉ
ｔｏｒ Ｅｒｒｏｒ−Ａｖｅｒａｇｉｎｇ Ｐｉｐｅｌ
ｉｎｅｄ Ａ／Ｄ Ｃｏｎｖｅｒｔｅｒ”、ＩＥＥＥ
Ｊｏｕｒｎａｌ ｏｆＳｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒ
ｃｕｉｔｓ、第２３巻、第６号、１９８８年１２月、Ｓ
ｅｈａｔ ＳｕｔａｒｊａおよびＰａｕｌ Ｒ．Ｇｒａ
ｙによる“ＡＰｉｐｅｌｉｎｅｄ １３ ｂｉｔ，２５
０−ｋｓ／ｓ，５−Ｖ Ａｎａｌｏｇｔｏ Ｄｉｇｉｔ
ａｌ Ｃｏｎｖｅｒｔｅｒ”、ＩＥＥＥ Ｊｏｕｒｎａ
ｌｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、
第２３巻、第６号、１９８８年１２月、およびＴｈｏｍ
ａｓ Ｂｙｕｎｇｈａｋ ＣｈｏおよびＰａｕｌＲ．Ｇ
ｒａｙによる“Ａ １０ ｂ，２０ Ｍｓａｍｐｌｅ／
ｓ，３５ ｍＷＰｉｐｅｌｉｎｅ Ａ／Ｄ Ｃｏｎｖｅ
ｒｔｅｒ”、ＩＥＥＥ Ｊｏｕｒｎａｌｏｆ Ｓｏｌｉ
ｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ、第３０巻、第３３
号、１９９５年３月に記載されており、これらは参照の
ため本明細書に導入される。上に掲げたおのおののパイ
プライン方式ＡＤＣ回路は一群の直列的に接続された増
幅器利得段を使用する。これらの論文に記載された増幅
段は同様の特徴を有するスイッチドキャパシタ増幅器段
である。特に、スイッチドキャパシタ増幅器段はクロッ
ク制御式の（ｃｌｏｃｋｅｄ）回路である。該スイッチ
ドキャパシタ回路の容量は第１のフェーズのクロックサ
イクルの間に充電される。該容量は次に第２のフェーズ
のクロックサイクルの間に所定の構造で演算増幅器の回
りに結合される。
【００１２】スイッチドキャパシタ増幅器段の動作速度
は上に述べたようにクロックサイクルの半分の代わりに
全クロックサイクルの間スイッチドキャパシタ増幅器段
の増幅器を使用することにより２の係数で増大される。
２つのグループまたは組の容量がサンプルされた信号を
絶えず増幅するためにスイッチ接続または遮断される
（ｓｗｉｔｃｈｅｄ ｉｎ ａｎｄ ｏｕｔ）。
【００１３】図２は本発明に係わるスイッチドキャパシ
タ増幅器段２１を示す電気回路図である。スイッチドキ
ャパシタ増幅器段２１はスイッチＳ１〜Ｓ１２、容量Ｃ
１〜Ｃ４および増幅器段２２を具備する。スイッチＳ１
〜Ｓ６および容量Ｃ１およびＣ２は一方のフェーズのク
ロックサイクルの間に増幅器２２とともに動作する。ス
イッチＳ７〜Ｓ１２は他方のフェーズをクロックサイク
ルの間に増幅器２２とともに動作する。
【００１４】スイッチドキャパシタ増幅器段２１は入力
ＶＩＮ、入力ＶＲＥＦＰ、入力ＶＲＥＦＭ、および出力
ＶＯＵＴを有する。入力ＶＲＥＦＭおよびＶＲＥＦＰは
スイッチドキャパシタ増幅器段２１のＶＯＵＴにおける
増幅された信号からそれぞれ基準電圧を減算するための
入力である。増幅器２２はノード２５に結合された反転
入力、電源端子（例えば、グランド）に結合された非反
転入力、および出力ＶＯＵＴに結合された出力を有す
る。スイッチＳ１は出力ＶＯＵＴとノード２４の間に結
合されている。スイッチＳ２は入力ＶＩＮとノード２４
の間に結合している。スイッチＳ３はノード２６とノー
ド２５の間に結合している。スイッチＳ４はノード２６
と電源端子（例えば、グランド）の間に結合している。
スイッチＳ５は入力ＶＩＮおよびノード２３の間に結合
している。スイッチＳ６は入力ＶＲＥＦＭおよびノード
２３の間に接続されている。容量Ｃ１はノード２４とノ
ード２６の間に結合されている。容量Ｃ２はノード２３
とノード２６の間に結合されている。
【００１５】スイッチＳ２，Ｓ５およびＳ４は容量Ｃ１
およびＣ２を入力ＶＩＮおよびグランドの間に結合す
る。スイッチＳ２，Ｓ５およびＳ４は容量Ｃ１およびＣ
２がＶＩＮに印加される電圧に充電できるようにする。
【００１６】スイッチＳ１およびＳ３は容量Ｃ１を反転
入力と増幅器２２の出力の間に結合する。スイッチＳ６
およびＳ３は容量Ｃ２を入力ＶＲＥＦＭと増幅器２２の
反転入力との間に結合する。ＶＲＥＦＭに印加される基
準電圧は容量Ｃ１およびＣ２が増幅器２２の回りに結合
されたとき出力ＶＯＵＴの出力電圧から減算される。
【００１７】スイッチＳ７はノード２７と出力ＶＯＵＴ
の間に結合される。スイッチＳ８は入力ＶＩＮとノード
２７の間に結合される。スイッチＳ９はノード２９とノ
ード２５の間に結合される。スイッチＳ１０はノード２
９と電源端子（例えば、グランド）の間に結合される。
スイッチＳ１１は入力ＶＩＮとノード２８の間に結合さ
れる。スイッチＳ１２は入力ＶＲＥＦＰとノード２８の
間に結合される。容量Ｃ３はノード２７とノード２９の
間に結合される。容量Ｃ４はノード２８とノード２９の
間に結合される。
【００１８】スイッチＳ８，Ｓ１０およびＳ１１は容量
Ｃ３およびＣ４を入力ＶＩＮとグランドの間に結合す
る。スイッチＳ８，Ｓ１０およびＳ１１は容量Ｃ３およ
びＣ４がＶＩＮに印加される電圧に充電できるようにす
る。
【００１９】スイッチＳ７およびＳ９は容量Ｃ３を反転
入力と増幅器２２の出力の間に結合する。スイッチＳ１
２およびＳ９は容量Ｃ４を入力ＶＲＥＦＰと増幅器２２
の反転入力の間に結合する。ＶＲＥＦＰに印加される基
準電圧は容量Ｃ３およびＣ４が増幅器２２の回りに結合
されたとき出力ＶＯＵＴの出力電圧から減算される。
【００２０】図３は、図２のスイッチドキャパシタ増幅
器段２１のスイッチＳ１〜Ｓ１２を開きかつ閉じるため
のクロック信号を示すタイミング図である。クロック信
号ＣＬＫ１およびクロック信号ＣＬＫ１バーがスイッチ
Ｓ１〜Ｓ１２をイネーブルしかつディスエーブルするた
めに使用される。ＣＬＫ１バーはクロック信号ＣＬＫ１
の補信号である。サンプリングのレートはクロック信号
ＣＬＫ１の両方のフェーズの間にサンプリングしかつ出
力信号を提供することによって倍化される。ダブルサン
プリングは図２のスイッチドキャパシタ増幅器段２１の
実効クロックレートをクロック信号ＣＬＫ１の周波数の
２倍に等しくし、それは出力信号はそれぞれのクロック
フェーズの間に提供されるからである。好ましい実施形
態では、クロック信号ＣＬＫ１およびＣＬＫ１バーはオ
ーバラップしない。
【００２１】図４は、図３のクロック信号ＣＬＫ１が論
理１レベルにありかつ図３のクロック信号ＣＬＫ１バー
が論理０レベルにある場合の図２のスイッチドキャパシ
タ増幅器段２１の容量Ｃ１およびＣ２の回路図である。
容量Ｃ１およびＣ２はサンプリング構造になっている。
スイッチＳ２，Ｓ４およびＳ５は閉じられ、それによっ
て容量Ｃ１およびＣ２を入力ＶＩＮとグランドの間に結
合する。入力ＶＩＮに印加される電圧は容量Ｃ１および
Ｃ２を充電する。容量Ｃ１およびＣ２の充電は図２の増
幅器２２と独立に動作することに注意を要する。
【００２２】図５は、図３のクロック信号ＣＬＫ１が論
理０レベルでありかつ図３のクロック信号ＣＬＫ１バー
が論理１レベルである場合の図２のスイッチドキャパシ
タ増幅器段２１の回りの利得構造となっている容量Ｃ１
およびＣ２の回路図である。スイッチＳ１，Ｓ３および
Ｓ６は閉じられている。容量Ｃ１は増幅器２２の反転入
力と出力の間に結合されている。容量Ｃ２は入力ＶＲＥ
ＦＭおよび増幅器２２の反転入力の間に結合されてい
る。好ましい実施形態では、容量Ｃ１およびＣ２は等し
い容量を有し、これは増幅器段を２の利得で構成する。
ＶＲＥＦＭに印加される基準電圧は容量Ｃ１およびＣ２
におけるサンプル電圧の増幅された電圧から減算され
る。従って、図５に示される増幅器段は容量Ｃ１および
Ｃ２に関して図４においてサンプルされた電圧を２の係
数で乗算しかつＶＲＥＦＭに印加される基準電圧を減算
する。
【００２３】図６は、図３のクロック信号ＣＬＫ１が論
理０レベルにありかつ図３のクロック信号ＣＬＫ１バー
が論理１レベルにある場合の図２のスイッチドキャパシ
タ増幅器段２１の容量Ｃ３およびＣ４の回路図である。
容量Ｃ３およびＣ４はサンプリング構造になっている。
スイッチＳ８，Ｓ１０およびＳ１１が閉じられ、それに
よって容量Ｃ３およびＣ４を入力ＶＩＮとグランドの間
に結合する。入力ＶＩＮに印加される電圧は容量Ｃ３お
よびＣ４を充電する。容量Ｃ３およびＣ４の充電は図２
の増幅器２２と独立に動作することに注目すべきであ
る。容量Ｃ３およびＣ４は図２の容量Ｃ１およびＣ２が
図２の増幅器２２の回りの利得構造になっている場合に
充電されている。
【００２４】図７は、図３のクロック信号ＣＬＫ１が論
理１レベルにありかつ図３のクロック信号ＣＬＫ１バー
が論理ゼロレベルにある場合の図２のスイッチドキャパ
シタ増幅器段２１の回りの利得構造になっている容量Ｃ
３およびＣ４の回路図である。スイッチＳ７，Ｓ９およ
びＳ１２は閉じられている。容量Ｃ３は図２の増幅器２
２の反転入力と出力の間に結合されている。容量Ｃ４は
入力ＶＲＥＦＰと増幅器２２の反転入力の間に結合され
ている。好ましい実施形態では、容量Ｃ３およびＣ４は
等しい容量を有し、これは増幅器段を２の利得で構成す
る。ＶＲＥＦＰに印加される基準電圧は容量Ｃ３および
Ｃ４におけるサンプル電圧の増幅された電圧から減算さ
れる。従って、図７に示されるスイッチドキャパシタ増
幅器段は容量Ｃ３およびＣ４における図６でサンプルさ
れた電圧を２の係数で乗算しかつＶＲＥＦＰに印加され
る基準電圧を減算する。図２の容量Ｃ１およびＣ２は容
量Ｃ３およびＣ４が増幅器２２の回りの利得構造になっ
ているときに充電されている。
【００２５】図３に戻ると、クロック信号ＣＬＫ１のお
のおのの遷移時に図２のスイッチドキャパシタ増幅器段
２１によって有効な出力信号が与えられる。スイッチド
キャパシタ増幅器段２１は、第１のフェーズのクロック
信号の間にサンプルを行いかつ第２のフェーズのクロッ
ク信号の間に増幅を行う従来技術の増幅器段のレートの
２倍で出力信号を提供する。クロック信号の両方のクロ
ックフェーズの間にサンプリングを行うために付加的な
容量が加えられている。従来技術の増幅器段は１つの増
幅器段の容量が充電され該増幅器が使用されていないと
きにクロックのハーフサイクルの間デッド期間（ｄｅａ
ｄ ｐｅｒｉｏｄ）を有する。おのおののハーフサイク
ルとともに絶えずターンオンおよびオフすれば静止状態
へ安定化するために増幅器にとって必要な余分の時間の
ため増幅器の性能が低下する。従来技術の増幅器段はこ
の問題を増幅器が使用されていないクロックサイクルの
部分の間に増幅器へのフィードバックを提供するために
ダミーのスイッチおよび容量を加えることによって解決
している。図２に示される回路は増幅器が使用されてい
ない期間の問題をもたないが、それは図２の増幅器２２
はクロックサイクルの間絶えず動作しているからであ
る。回路の面積を増大するダミースイッチおよび容量は
必要ではない。動作における唯一の中断は一方のグルー
プの容量が電圧をサンプリングするために増幅器から切
り離されつつありかつ他方のグループの容量が増幅器の
回りの利得構造で結合されている場合またはこの逆の場
合である。
【００２６】図２のスイッチドキャパシタ増幅器段２２
は上に述べた従来技術の増幅器段と同じ速度で動作した
とき２の係数で電力を低減する。スイッチドキャパシタ
増幅器段２２は単一のサンプリング増幅器段の半分の周
波数で動作することができ、従って、それは半分の電力
を消費する。また、増幅器の付加は従来技術の増幅器段
と近い。
【００２７】図８は、図２のスイッチドキャパシタ増幅
器段２１と対応する完全に差動構成のスイッチドキャパ
シタ増幅器段７１を示す。増幅器段の完全な差動構成は
両方の入力に共通のノイズの排除に有利でありかつ達成
可能なダイナミックレンジを倍化する。スイッチドキャ
パシタ増幅器段７１は入力Ａ、入力Ｂ、入力ＶＲＥＦＭ
Ａ、入力ＶＲＥＦＭＢ、入力ＶＲＥＦＰＡ、入力ＶＲＥ
ＦＰＢ、出力Ａ、および出力Ｂを有する。スイッチドキ
ャパシタ増幅器段７１の動作は図２のスイッチドキャパ
シタ増幅器段２１について説明したのと同様である。異
なる点は図２の増幅器２２の反転入力回りに結合された
容量およびスイッチがスイッチドキャパシタ増幅器段７
１の非反転入力に対して倍化されていることである。
【００２８】容量Ｃ１〜Ｃ４およびそれらに結合された
スイッチは増幅器７２のための第１のサンプリング回路
に対応する。容量Ｃ１およびＣ２は入力Ａから電圧を受
ける。容量Ｃ３およびＣ４は入力Ｂから電圧を受ける。
入力ＡおよびＢの間の電圧差は増幅器７２によって増幅
される。容量Ｃ５〜Ｃ８およびそれらに結合されたスイ
ッチは増幅器７２のための第２のサンプリング回路に対
応する。容量Ｃ５およびＣ６は入力Ａから電圧を受け
る。容量Ｃ７およびＣ８は入力Ｂにおいて電圧を受け
る。容量Ｃ１〜Ｃ４は容量Ｃ５〜Ｃ８が図５および図６
に示されるものと同様の利得構造で増幅器７２の回りに
結合されている間に第１のクロックフェーズで（入力Ａ
およびＢ、およびグランドの間の）電圧に充電される。
差動基準電圧が入力ＶＲＥＦＰＡおよびＶＲＥＦＰＢの
間に印加される。第２のクロックフェーズの間に、容量
Ｃ５〜Ｃ８は容量Ｃ１〜Ｃ４が増幅器７２の回りに利得
構造で結合されている間に（入力ＡおよびＢ、およびグ
ランドの間の）電圧に充電される。差動基準電圧が入力
ＶＲＥＦＭＡおよびＶＲＥＦＭＢの間に印加される。増
幅器７２はダブルサンプリング処理によりクロックサイ
クルにわたり動作する。より多くの回路が必要である
が、この完全に差動的なスイッチドキャパシタ増幅器段
７１はいくつかの用途において高い性能特性を有しかつ
高い速度または低減された電力で動作する。
【００２９】
【発明の効果】以上から動作速度を高めあるいは電力消
費を低減するスイッチドキャパシタ増幅器段が提供され
たことが理解されるべきである。前記増幅器段は１つの
クロックサイクルの両方のクロックフェーズの間に入力
電圧をサンプリングする。このサンプリングプロセスは
増幅プロセスから独立であり、従って前にサンプルされ
た信号の増幅を他の入力サンプリングと同時に行うこと
ができるようにする。増幅器は常に動作しており、それ
によって従来技術の増幅器段において使用されたダミー
のフィードバック回路を必要としない。本増幅器は複数
の利得段を直列的に使用するパイプライン方式ＡＤＣの
性能を大幅に改善する。
【００３０】本発明の特定の実施形態が示されかつ説明
されたが、当業者にはさらに他の修正および改善をなす
ことができる。本発明は示された特定の形式に限定され
るのではなく、添付の特許請求の範囲によりこの発明の
精神および範囲から離れることのないすべての修正をカ
バーすることを意図している。
【図面の簡単な説明】
【図１】直列的に接続された複数の利得段を示すパイプ
ライン方式のアナログ−デジタル変換器（ＡＤＣ）のブ
ロック図である。
【図２】本発明に係わるスイッチドキャパシタ利得段を
示す電気回路図である。
【図３】本発明に係わる図２のスイッチドキャパシタ利
得段のタイミング図である。
【図４】容量Ｃ１およびＣ２へのサンプリングを示す電
気回路図である。
【図５】増幅器回りの利得構造に結合された容量Ｃ１お
よびＣ２を示す電気回路図である。
【図６】容量Ｃ３およびＣ４へのサンプリングを示す電
気回路図である。
【図７】増幅器回りの利得構造に結合された容量Ｃ３お
よびＣ４を示す電気回路図である。
【図８】図２のスイッチドキャパシタ利得段の完全に差
動的な構成を示す電気回路図である。
【符号の説明】
１１ パイプライン方式アナログ−デジタル変換器（Ａ
ＤＣ） １２ 増幅器利得段 １３ アライメントおよび同期回路 ２１ スイッチドキャパシタ増幅器段 ２２ 増幅器段 Ｃ１，Ｃ２，…，Ｃ８ 容量 Ｓ１，Ｓ２，…，Ｓ１２ スイッチ ７１ スイッチドキャパシタ増幅器段 ７２ 増幅器

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 入力および出力を有するスイッチドキャ
    パシタ利得段（２１）であって、 反転入力、電源端子に結合された非反転入力、および前
    記スイッチドキャパシタ利得段の出力に結合された出力
    を有する増幅器（２２）、 第１の端子および第２の端子を有する第１の容量（Ｃ
    １）、 前記第１の容量（Ｃ１）の前記第１の端子に結合された
    第１の端子および前記増幅器（２２）の前記出力に結合
    された第２の端子を有する第１のスイッチ、 前記スイッチドキャパシタ利得段（２１）の入力に結合
    された第１の端子および前記第１の容量（Ｃ１）の前記
    第１の端子に結合された第２の端子を有する第２のスイ
    ッチ（５２）、 前記第１の容量（Ｃ１）の前記第２の端子に結合された
    第１の端子および前記増幅器（２２）の前記反転入力に
    結合された第２の端子を有する第３のスイッチ（５
    ３）、 前記第１の容量（Ｃ１）の前記第２の端子に結合された
    第１の端子および前記電源端子に結合された第２の端子
    を有する第４のスイッチ（５４）、 前記スイッチドキャパシタ利得段（２１）の入力に結合
    された第１の端子および第２の端子を有する第５のスイ
    ッチ（５５）、 前記スイッチ（５５）の前記第２の端子に結合された第
    １の端子および前記第１の容量（Ｃ１）の前記第２の端
    子に結合された第２の端子、 第１の端子および第２の端子を有する第３の容量（Ｃ
    ３）、 前記第３の容量（Ｃ３）の前記第１の端子に結合された
    第１の端子、および前記増幅器（２１）の前記出力に結
    合された第２の端子を有する第６のスイッチ（５７）、 前記スイッチドキャパシタ利得段（２１）の入力に結合
    された第１の端子および前記第３の容量（Ｃ３）の前記
    第１の端子に結合された第２の端子を有する第７のスイ
    ッチ（５８）、 前記第３の容量（Ｃ３）の前記第２の端子に結合された
    第１の端子および前記増幅器（２２）の前記反転入力に
    結合された第２の端子を有する第８のスイッチ（５
    ９）、 前記第３の容量（Ｃ３）の前記第２の端子に結合された
    第１の端子および前記電源端子に結合された第２の端子
    を有する第９のスイッチ（Ｓ１０）、 前記スイッチドキャパシタ利得段（２１）の入力に結合
    された第１の端子および第２の端子を有する第１０のス
    イッチ（Ｓ１１）、そして前記第１０のスイッチ（Ｓ１
    １）の前記第２の端子に結合された第１の端子および前
    記第３の容量（Ｃ３）の前記第２の端子に結合された第
    ２の端子を有する第４の容量（Ｃ４）、 を具備することを特徴とするスイッチドキャパシタ利得
    段（２１）。
  2. 【請求項２】 入力および出力を有するクロック式利得
    段（２１）であって、 反転入力、電源端子に結合された非反転入力、および前
    記クロック式利得段の出力に結合された出力を有する増
    幅器（２２）、 第１の容量（Ｃ１）、 第２の容量（Ｃ２）であって、前記第１（Ｃ１）および
    第２（Ｃ２）の容量はクロックサイクルの第１のフェー
    ズの間に前記クロック式利得段（２１）の入力と前記電
    源端子の間に結合され前記クロック式利得段（２１）の
    入力に印加される入力信号の電圧をサンプリングし、か
    つ前記第１（Ｃ１）および第２（Ｃ２）の容量は前記ク
    ロックサイクルの第２のフェーズの間に前記増幅器回り
    に利得構造で結合され前記クロックサイクルの前記第１
    のフェーズの間にサンプルされた電圧を増幅する（２
    ２）もの、 第３の容量（Ｃ３）、そして第４の容量（Ｃ４）であっ
    て、前記第３（Ｃ３）および第４（Ｃ４）の容量は前記
    クロックサイクルの前記第２のフェーズの間に前記クロ
    ック式利得段（２１）の入力と前記電源端子との間に結
    合されて前記クロック式利得段（２１）の入力に印加さ
    れる前記入力信号の電圧をサンプリングし、かつ前記第
    ３（Ｃ３）および第４（Ｃ４）の容量はクロックサイク
    ルの第１のフェーズの間に前記増幅器（２２）の回りに
    利得構造で結合されて前のクロックサイクルの第２のフ
    ェーズの間にサンプルされた電圧を増幅するもの、 を具備することを特徴とするクロック式利得段（２
    １）。
  3. 【請求項３】 複数の直列的に結合されたスイッチドキ
    ャパシタ利得段（１２）を含むパイプライン式アナログ
    −デジタル変換器（ＡＤＣ）（１１）であって、前記パ
    イプライン式ＡＤＣ（１１）においては前記複数の直列
    的に結合されたスイッチドキャパシタ利得段（１２）の
    内の少なくとも１つのスイッチドキャパシタ利得段（１
    ２）がクロック信号の両方のクロックフェーズの間に電
    圧をサンプルしかつ増幅して前記パイプライン式ＡＤＣ
    （１１）の動作速度を増大することを特徴とするパイプ
    ライン式アナログ−デジタル変換器（ＡＤＣ）（１
    １）。
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