TWI695587B - 類比至數位轉換器 - Google Patents

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Abstract

介紹了一種雜訊整形逐次逼近型類比至數位轉換器（NS-SAR ADC），其採用具有1個輸入對的SAR比較器的被動雜訊整形技術。殘餘取樣和積分電路耦接在DAC和比較器之間，用於取樣DAC產生的殘餘電壓並對已取樣的殘餘電壓進行電荷共享。第一積分電容耦接在比較器的第一輸入端和DAC的第一輸出端之間。在第一殘餘電容對DAC產生的殘餘電壓進行取樣之後，第一殘餘電容被耦接到第一積分電容以進行殘餘電壓的電荷共享。

Description

類比至數位轉換器
本發明通常涉及一種類比至數位轉換技術，以及，更特別地，涉及一種類比至數位轉換器（analog-to-digital converter，ADC）。
逐次逼近型類比至數位轉換器（successive approximation analog-to-digital converter，SAR ADC）因其低功率和小面積而在行動WiFi應用中很流行。在802.11 ac/ax標準中，為滿足下行鏈（downlink chain）的雜訊預算，60-70dB的信號雜訊比（signal-to-noise ratio，SNR）是必要的。比較器雜訊和量化雜訊通常是SNR受限的主要雜訊源。近來，為了增大SNR，雜訊整形SAR（noise-shaping SAR，NS-SAR）ADC已經變得流行起來，其大大降低了以上提及的兩個雜訊源。
本段描述了SAR ADC的基本概念。在輸入取樣階段（input sampling phase），輸入電壓V I被取樣到加權電容陣列（電容數位至類比轉換器（capacitive digital-to-analog converter，縮寫為CDAC））。在類比至數位轉換階段（analog-to-digital conversion phase），執行逐次逼近方案。CDAC被數位信號控制，以基於取樣后的（sampled）輸入電壓V I執行逐次逼近。比較器根據CDAC操作以改變控制CDAC的數位信號。根據一系列比較器輸出，CDAC內的電容在幾個參考電壓之間切換，以均衡（equalize）CDAC的正輸出端和負輸出端上的電壓電位（level），以及，輸入電壓V I的數位表示從MSB（most significant bit，最高有效位）到LSB（least significant bit，最低有效位）確定。在逐次逼近之後，CDAC的正輸出端和負輸出端之間仍存在殘餘電壓（residue voltage）V R。用於降低雜訊的雜訊整形信號由殘餘電壓V R導出。SAR ADC（SAR比較器）的比較器通常提供附加的（additional）差分輸入對，以用於減去雜訊整形信號。然而，附加的差分輸入對會產生額外的熱雜訊和回踢雜訊（kickback noise）。
此外，雜訊整形信號的產生涉及電荷共享（charge-sharing）過程。通常，主動（active）殘餘放大（使用運算放大器）被用來維持殘餘振幅，這會消耗大量功率。對於被動（passive）解決方案（沒有運算放大器），需要滿足SAR比較器的信號和殘餘輸入對之間的增益比，這導致大尺寸的SAR比較器。具體地，對於更高階的雜訊整形，電荷共享過程重複，且SAR比較器需要更多的輸入對。在先前技術中，電荷共享過程需要額外的定時時隙（timing slot），這也限制了NS-SAR ADC的取樣速率。
因此，需要一種低功率和小面積的NS-SAR ADC。
有鑑於此，本發明的目的之一在於提出一種類比至數位轉換器（ADC），以解決上述問題。
根據本發明示例性實施例提供的類比至數位轉換器（ADC）包括數位至類比轉換器（DAC）、比較器，以及，殘餘取樣和積分電路。數位至類比轉換器（DAC）對輸入電壓進行取樣。殘餘取樣和積分電路耦接在數位至類比轉換器（DAC）和比較器之間，用於對數位至類比轉換器（DAC）產生的殘餘電壓進行取樣并對已取樣的（sampled）殘餘電壓進行電荷共享（charge-sharing）。
在示例性實施例中，殘餘取樣和積分電路包括第一積分電容和第一殘餘電容。第一積分電容耦接在比較器的第一輸入端和DAC的第一輸出端之間。在第一殘餘電容對DAC產生的殘餘電壓進行取樣之後，第一殘餘電容被耦接到第一積分電容，以對取樣后的殘餘電壓進行電荷共享。
在示例性實施例中，殘餘取樣和積分電路還包括第二積分電容和第二殘餘電容。第二積分電容耦接在比較器的第二輸入端和DAC的第二輸出端之間。在第二殘餘電容對殘餘電壓的反相值進行取樣之後，第二殘餘電容被耦接到第二積分電容，以對取樣后的殘餘電壓進行電荷共享。在另一示例性實施例中，殘餘取樣和積分電路還包括第三殘餘電容和第四殘餘電容。當該第一殘餘電容完成對該殘餘電壓的同相值的取樣以及該第二殘餘電容完成對該殘餘電壓的反相值的取樣時，該第三殘餘電容被切換以對該殘餘電壓的同相值進行取樣，以及該第四殘餘電容被切換以對該殘餘電壓的反相值進行取樣；當該第一殘餘電容被切換回以取樣該殘餘電壓的同相值時，該第三殘餘電容的頂板被切換為耦接到該比較器的第一輸入端，該第三殘餘電容的底板被切換為耦接到該數位至類比轉換器的第一輸出端，以對該第三殘餘電容已取樣的殘餘電壓進行電荷共享；以及，當該第二殘餘電容被切換回以取樣該殘餘電壓的反相值時，該第四殘餘電容的頂板被切換為耦接到該比較器的第二輸入端，該第四殘餘電容的底板被切換為耦接到該數位至類比轉換器的第二輸出端，以對該第四殘餘電容已取樣的殘餘電壓進行電荷共享。
在示例性實施例中，當對殘餘電壓進行取樣時，第一殘餘電容的頂板耦接到DAC的第一輸出端，且第一殘餘電容的底板耦接到DAC的第二輸出端。當對殘餘電壓的反相值進行取樣時，第二殘餘電容的頂板耦接到DAC的第二輸出端，且第二殘餘電容的底板耦接到DAC的第一輸出端。
在示例性實施例中，第一積分電容的頂板耦接到比較器的第一輸入端，且第一積分電容的底板耦接到DAC的第一輸出端。第二積分電容的頂板耦接到比較器的第二輸入端，第二積分電容的底板耦接到DAC的第二輸出端。
在示例性實施例中，當第一殘餘電容耦接到第一積分電容以對取樣后的殘餘電壓進行電荷共享時，第一殘餘電容的頂板耦接到第一積分電容的頂板且第一殘餘電容的底板耦接到第一積分電容的底板。當第二殘餘電容耦接到第二積分電容以對取樣后的殘餘電壓進行電荷共享時，第二殘餘電容的頂板耦接到第二積分電容的頂板，且第二殘餘電容的底板耦接到第二積分電容的底板。
在示例性實施例中，第一輸入取樣階段、第一類比至數位轉換階段和第一殘餘取樣積分階段被佈置。在第一輸入取樣階段，DAC對輸入電壓進行取樣。在第一類比至數位轉換階段，該類比至數位轉換器（ADC）執行逐次逼近。在第一殘餘取樣積分階段，第一殘餘電容對殘餘電壓進行取樣，第二殘餘電容對殘餘電壓的反相值進行取樣，第三殘餘電容耦接到第一積分電容，以對第三殘餘電容已取樣的殘餘電壓進行電荷共享，第四殘餘電容耦接到第二積分電容，以對第四殘餘電容已取樣的殘餘電壓進行電荷共享。第一殘餘取樣積分階段與第一輸入取樣階段、第一類比至數位轉換階段重疊，而不使用附加的定時時隙。
在示例性實施例中，另外佈置了第二輸入取樣階段、第二類比至數位轉換階段和第二殘餘取樣積分階段。在位於第一類比至數位轉換階段之後的第二輸入取樣階段期間，DAC再次對輸入電壓進行取樣。在位於第二輸入取樣階段之後的第二類比至數位轉換階段期間，類比至數位轉換器（ADC）再次執行逐次逼近。在第二殘餘取樣積分階段期間，第一殘餘電容耦接到第一積分電容，以對第一殘餘電容已取樣的殘餘電壓進行電荷共享，第二殘餘電容耦接到第二積分電容，以對第二殘餘電容已取樣的殘餘電壓進行電荷共享，第三殘餘電容對殘餘電壓進行取樣，第四殘餘電容對殘餘電壓的反相值進行取樣。第二殘餘取樣積分階段與第二輸入取樣階段、第二類比至數位轉換階段重疊，而不使用附加的定時時隙。
在示例性實施例中，殘餘取樣和積分電路還包括第三殘餘電容和第四殘餘電容，用於進行乒乓模式操作。在一些實施例中，數位至類比轉換器根據第一控制信號對該輸入電壓進行取樣，以及，該第一控制信號在該第一輸入取樣階段和該第二輸入取樣階段的期間是有效的（即具有有效的預定電壓電位，如高電壓電位）；以及比較器受第二控制信號控制，其中，第二控制信號在第一類比至數位轉換階段和第二類比至數位轉換階段的期間是有效的且在高低電位之間振蕩。在另一些實施例中，該第一殘餘取樣積分階段因第三控制信號有效（如第三控制信號具有高電壓電位）而開始，且因第三控制信號無效（如第三控制信號具有低電壓電位）而結束；以及，該第三控制信號在該第一控制信號的第一次有效之後且在該第二控制信號的振盪之前是有效的，而在該第一控制信號的第二次有效之前變成無效。在一些實施例中，該第二殘餘取樣積分階段因第四控制信號有效（如第四控制信號具有高電壓電位）而開始，且因該第四控制信號無效（如第四控制信號具有低電壓電位）而結束；以及，該第四控制信號在該第一控制信號的該第二次有效之後且在該第二控制信號的振蕩之前是有效的，而在該第一控制信號的第三次有效之前變成無效。在另一些實施例中，該類比至數位轉換器還包括逐次逼近邏輯單元和解碼器，逐次逼近邏輯單元耦接到該比較器的輸出端，并產生控制該類比至數位轉換器的數位信號；解碼器對該逐次逼近邏輯單元的輸出進行解碼，以產生該輸入電壓的該數位表示。
在示例性實施例中，DAC在穩定的共模電壓下操作。
在示例性實施例中，DAC在變化的共模電壓下操作，以用於單側逐次逼近。
在示例性實施例中，ADC還包括放大器。放大器的輸入端耦接到DAC的第一輸出端和第二輸出端，以及，放大器的輸出端耦接到第一積分電容和第二積分電容。
在示例性實施例中，第一殘餘電容係由串聯連接的多個電容構成的，該串聯連接的多個電容之間的一連接端子耦接到直流電壓；以及，第二殘餘電容係由串聯連接的多個電容構成的，該串聯連接的多個電容之間的一連接端子耦接到該直流電壓。
以上發明內容僅係為了描述目的，而不是意圖對本發明之限制。換言之，以上描述的發明內容係為了介紹本發明之新穎進步技術之概念、要點、益處、優勢。在后面的詳細述中將進一步描述所選實施例。因此，以上發明內容不是用於確定本發明之基本特徵，也不用於確定本發明之範圍。
以下描述為本發明實施的較佳實施例。以下實施例僅用來例舉闡釋本發明的技術特徵，並非用來限制本發明的範疇。在通篇說明書及申請專利範圍當中使用了某些詞彙來指稱特定的組件。所屬技術領域中具有通常知識者應可理解，製造商可能會用不同的名詞來稱呼同樣的組件。本說明書及申請專利範圍並不以名稱的差異來作為區別組件的方式，而係以組件在功能上的差異來作為區別的基準。本發明的範圍應當參考后附的申請專利範圍來確定。在以下描述和申請專利範圍當中所提及的術語“包含”和“包括”為開放式用語，故應解釋成“包含，但不限定於…”的意思。此外，術語“耦接”意指間接或直接的電氣連接。因此，若文中描述一個裝置耦接至另一裝置，則代表該裝置可直接電氣連接於該另一裝置，或者透過其它裝置或連接手段間接地電氣連接至該另一裝置。
第1圖根據本發明示例性實施例示出了一種NS-SAR ADC（雜訊整形逐次逼近型類比至數位轉換器）100。本發明實施例提供的ADC採用被動雜訊整形技術，其中，ADC中採用的比較器可以僅具有1個輸入對（或在單端信號的應用中，可以僅具有1個輸入），而無需額外增設附加的輸入對來實現輸入信號與雜訊整形信號的合併，也就是說，通過1個輸入對就可以將輸入信號和殘餘電壓有關的雜訊整形信號傳送至比較器。為方便說明與理解，附圖基於差分信號（如差分輸入信號V IP、V IN）對結構進行示例說明，但本發明並不限於差分結構，本領域中具有通常知識者應當理解，基於所示出的差分結構容易推知單端信號的相應結構。
NS-SAR ADC 100包括數位至類比轉換器（例如，本發明實施例以電容數位至類比轉換器（CDAC）為例進行示例說明）102、比較器（又稱為SAR比較器，圖中標註為Comp）104、SAR邏輯單元（SAR logic unit）106（圖中標註為SAR邏輯）和解碼器（decoder）108（圖中標註為DEC）。CDAC 102是加權電容陣列（weighted capacitor array）。在輸入取樣階段（對應於控制信號CLKS的高狀態），輸入電壓V I（=V IP-V IN）被取樣到加權電容陣列（CDAC 102）上。CDAC 102的頂板（top plate，對應於端子IP和IN）耦接到比較器104。在類比至數位轉換階段（對應於控制信號CLKC的一系列脈衝），一系列比較器輸出被產生且被傳送至SAR邏輯單元106。從而，SAR邏輯單元106對耦接于CDAC 102的電容（例如，電容C1、C2、C3、C4）的多個參考電壓（如V REF）進行切換，以實現兩個端子IP和IN之間的逐次逼近。由SAR邏輯單元106控制的逐次逼近被解碼器108解碼。輸入電壓V I（=V IP-V IN）的數位表示Dout被產生。
NS-SAR ADC 100包括殘餘取樣和積分電路（residue sampling and integration circuit）110，殘餘取樣和積分電路110耦接在CDAC 102和比較器104之間，用於對CDAC 102產生的殘餘電壓進行取樣并對已取樣的殘餘電壓進行電荷共享（即對已取樣的殘餘電壓進行累加或積分）。在本發明實施例中，殘餘取樣和積分電路110對殘餘電壓的取樣、積分操作並行（同時）進行，且其與數位至類比轉換器102對輸入電壓進行取樣和轉換的取樣轉換週期重疊（如第3圖所示的部分重疊）。例如，如第3圖所示，殘餘取樣和積分電路110執行取樣、積分操作的第一殘餘取樣積分週期與ADC 100執行取樣、轉換操作的第一輸入取樣轉換週期重疊（如第3圖所示的部分重疊，部分重疊為優選方式，但本發明並不限於部分重疊），第二殘餘取樣積分週期與第二輸入取樣轉換週期重疊。殘餘取樣和積分電路110包括殘餘電容對（C RP1，C RN1）、殘餘電容對（C RP2，C RN2）和積分電容對（C INTP，C INTN）。兩個端子IP和IN之間的殘餘電壓（V R）被殘餘電容對（C RP1，C RN1）或殘餘電容對（C RP2，C RN2）選擇性地取樣，且通過電荷共享被積分至積分電容對（C INTP，C INTN）。積分電容（integral capacitor）C INTP被配置在端子IP和比較器104的正輸入端'+'（或SP）之間，其中，積分電容C INTP的頂板（top plate）耦接到正輸入端'+'，積分電容C INTP的底板（bottom plate）耦接到端子IP。另一個積分電容C INTN被配置在端子IN和比較器104的負輸入端'-'（或SN）之間，其中，積分電容C INTN的頂板耦接到比較器104的負輸入端'-'，積分電容C INTN的底板耦接到端子IN。在一些實施例中，殘餘電容對（C RP1，C RN1）和（C RP2，C RN2）用於乒乓模式（Ping-Pong mode），根據控制信號Φ1和Φ2進行切換。在一些實施例中，乒乓模式的不同模式之間設置有另一特定模式（即殘餘電容對兩端的開關均是斷開的），以具有更好的切換性能。在本發明一些實施例中，殘餘電容對（C RP1，C RN1）和（C RP2，C RN2）的兩端可設置有被控制信號Φ1和Φ2控制的開關單元（例如，單個開關或雙擲開關等）。例如，當控制信號Φ1為高，Φ2為低時，將殘餘電容對（C RP1，C RN1）和（C RP2，C RN2）控制為第1圖所示的連接方式；再例如，當控制信號Φ2為高，Φ1為低時，將殘餘電容對（C RP1，C RN1）和（C RP2，C RN2）控制為第2圖所示的連接方式；再例如，當控制信號Φ1和Φ2均為低時（如第3圖中所示），殘餘電容對（C RP1，C RN1）和（C RP2，C RN2）的兩端均被控制為是斷開的，從而不與積分電容（C INTP、C INTN）並聯聯通也不與端子IP、IN聯通。
在第1圖中，控制信號Φ1為高，以及，控制信號Φ2為低。殘餘電容C RP1和C RN1以彼此相反的方向並聯耦接在端子IP和IN之間。殘餘電容C RP1取樣殘餘電壓V R，以及，殘餘電容C RN1取樣殘餘電壓V R的負值（negative value），或者說，殘餘電容C RP1取樣殘餘電壓V R的同相值（或原始值），而殘餘電容C RN1取樣殘餘電壓V R的反相值，即殘餘電容C RP1和C RN1對殘餘電壓V R的不同極性值進行取樣。殘餘電容C RP1的頂板和底板分別耦接到端子IP和IN。殘餘電容C RN1的頂板和底板分別耦接到端子IN和IP。至於殘餘電容對（C RP2，C RN2），先前的（previous）殘餘電壓（即上一個取樣轉換週期中產生的殘餘電壓）被取樣在殘餘電容C RP2中（即殘餘電容C RP2在上一個殘餘取樣積分週期中對殘餘電壓進行了取樣），以及，該先前的殘餘電壓的負值被取樣在殘餘電容C RN2中。如第1圖所示，殘餘電容C RP2和C RN2耦接于積分電容C INTP和C INTN，以通過電荷共享對上一個殘餘取樣積分週期中取樣的殘餘電壓（即已被取樣在殘餘電容C RP2和C RN2中的殘餘電壓）進行積分或累加。殘餘電容C RP2的頂板和底板分別耦接于積分電容C INTP的頂板和底板。殘餘電容C RN2的頂板和底板分別耦接于積分電容C INTN的頂板和底板。
具體地，殘餘電壓的積分被跨接在積分電容上，比較器104包括一個（one）輸入對。輸入電壓和殘餘電壓的積分之和被添加到比較器104的輸入端上。代替了在比較器104中佈置附加的輸入對，雜訊整形信號被直接補償在從端子IP和IN獲得的電壓上。比較器104不需要附加的輸入對來減去雜訊整形信號。
第2圖示出了當控制信號Φ2為高及控制信號Φ1為低時，殘餘電容對（C RP1，C RN1）和（C RP2，C RN2）的連接。殘餘電容C RP2和C RN2以彼此相反的方向並聯耦接在端子IP和IN之間。殘餘電容C RP2取樣殘餘電壓V R，殘餘電容C RN2取樣殘餘電壓V R的負值。殘餘電容C RP2的頂板和底板分別耦接到端子IP和IN。殘餘電容C RN2的頂板和底板分別耦接到端子IN和IP。這時，殘餘電容C RP1和C RN1耦接到積分電容C INTP和C INTN，以對已被取樣在殘餘電容C RP1和C RN1中的殘餘電壓進行積分或累加。殘餘電容C RP1的頂板和底板分別耦接于積分電容C INTP的頂板和底板。殘餘電容C RN1的頂板和底板分別耦接于積分電容C INTN的頂板和底板。
第1圖和第2圖示出了殘餘電容對（C RP1，C RN1）和（C RP2，C RN2）的乒乓切換。
第3圖係控制信號CLKS，CLKC，Φ1和Φ2的時序示意圖。當控制信號CLKS為高時，用於輸入電壓V I的輸入取樣階段被執行。輸入取樣階段之後係類比至數位轉換階段，相鄰的取樣階段和類比至數位轉換階段可以被稱為一個輸入取樣轉換週期。如第3圖所示，控制信號CLKC在類比至數位轉換階段期間振盪（oscillate）。從第3圖可以看出，本發明提出的包括殘餘取樣和積分電路（在當前的殘餘取樣積分週期中對殘餘電壓取樣以及對上一個殘餘取樣積分週期中已取樣的殘餘電壓進行電荷分享，即通過電荷共享實現積分或累加）的雜訊整形補償方案無需使用任何附加的定時時隙（timing slot），而被執行在輸入取樣階段和類比至數位轉換階段的期間。從而提高了取樣速率。例如，在第一殘餘取樣積分週期中，殘餘取樣和積分電路110利用殘餘電容對（C RP2，C RN2）對殘餘電壓進行取樣，在第二殘餘取樣積分週期中，殘餘取樣和積分電路110利用另一殘餘電容對（C RP1，C RN1）對殘餘電壓進行取樣，同時，殘餘電容對（C RP2，C RN2）被切換為與積分電容對（C INTP，C INTN）並聯，從而，殘餘電容對（C RP2，C RN2）與積分電容對（C INTP，C INTN）之間通過電荷共享對已被取樣在殘餘電容對（C RP2，C RN2）中的殘餘電壓進行積分或累加，從而，輸入電壓和殘餘電壓的積分之和被耦接至比較器的輸入端，而無需額外增加比較器的輸入端對來接收雜訊整形信號。
在第3圖中，示出了第一輸入取樣階段302、第一類比至數位轉換階段304、第二輸入取樣階段306和第二類比至數位轉換階段308。當控制信號Φ1為高及控制信號Φ2為低時，通過殘餘電容對（C RP1，C RN1）實現殘餘取樣階段（residue sampling phase），以及，通過殘餘電容對（C RP2，C RN2）和積分電容對（C INTP，C INTN）實現殘餘積分階段（residue integral phase），這兩個階段與第一輸入取樣階段302、第一類比至數位轉換階段304（或第一取樣轉換週期）重疊（overlap）。當控制信號Φ1為低及控制信號Φ2為高時，殘餘積分階段由殘餘電容對（C RP1，C RN1）和積分電容對（C INTP，C INTN）實現，殘餘取樣階段由殘餘電容對（C RP2，C RN2）實現，這兩個階段（殘餘取樣積分週期/階段）與第二輸入取樣階段306、第二類比至數位轉換階段308（輸入取樣轉換週期/階段）重疊。在本發明提出的ADC中，不需要針對殘餘取樣和殘餘積分引入附加的定時時隙。
在第3圖的示例性實施例中，在控制信號CLKS變成有效的電壓電位（如高電壓電位）之後且在控制信號CLKC振蕩之前，控制信號Φ1變成有效的電壓電位（如高電壓電位）。控制信號Φ1在控制信號CLKS下一次（next）變成該有效的電壓電位之前變成無效的電壓電位（如低電壓電位）。控制信號Φ2在輸入取樣階段306有效之後且在控制信號CLKC振蕩之前變成有效的電壓電位（如高電壓電位），以及，在控制信號CLKS下一次變成有效的電壓電位之前變成無效的電壓電位（如低電壓電位）。
第4圖詳細描述了不同電路端子處的信號。在端子IP處，殘餘分量V RP(i)=V CM+ΔV R(i)/2。在端子IN處，殘餘分量V RN(i)=V CM-ΔV R(i)/2。通過設置控制信號（Φ1/Φ2），殘餘電容對（C RP（例如，C RP1或C RP2），C RN（例如，C RN1或C RN2））在殘餘取樣和殘餘積分之間切換。例如，在一情形中，通過將控制信號Φ1設置為高，Φ2設置為低，殘餘電容對（C RP1，C RN1）對殘餘電壓的不同極性值進行取樣（即殘餘取樣），而殘餘電容對（C RP2，C RN2）和積分電容對（C INTP，C INTN）通過電荷共享對已被取樣在殘餘電容對（C RP2，C RN2）中的殘餘電壓進行積分或累加（即殘餘積分）。再例如，在另一情形中，通過將控制信號Φ1設置為低，Φ2設置為高，殘餘電容對（C RP2，C RN2）被切換為對殘餘電壓（即殘餘取樣）的不同極性值進行取樣，而殘餘電容對（C RP1，C RN1）被切換為和積分電容對（C INTP，C INTN）通過電荷共享來對已被取樣在殘餘電容對（C RP1，C RN1）中的殘餘電壓進行積分或累加（殘餘積分）。
通過上述殘餘取樣，殘餘電容對（C RP，C RN）獲得殘餘電壓ΔV R(i)。殘餘電容C RP和C RN以相反方向（in opposite directions）並聯連接在端子IP和IN之間。殘餘電容C RP取樣殘餘電壓ΔV R(i)的同相值（positive value）或原始值，即殘餘電容C RP對殘餘電壓ΔV R(i)進行取樣，以及，殘餘電容C RN取樣殘餘電壓ΔVR(i)的反相值（negative value）。
當將殘餘電容對（C RP，C RN）切換為用於殘餘積分時，殘餘電容C RP和C RN分別連接到比較器104的正輸入端和負輸入端。已取樣的殘餘電壓ΔV R(i)的積分被添加到比較器104的正輸入端，且從比較器104的負輸入端中減去（即其反相值的積分被添加到比較器104的負輸入端）。
具體地，通過積分電容對（C INTP，C INTN）和殘餘電容對（C RP，C RN），CDAC 102的輸出對IP(i+1)和IN(i+1)也耦接到比較器104的相同輸入對SP(i+1)和SN(i+1)。如圖所示，比較器104的正輸入端和負輸入端上的電壓電位為： SP(i+1)=V CM+ΔV I(i+1)/ 2 +ΔV R(i) SN(i+1)=V CM-ΔV I(i+1)/ 2-ΔV R(i) 關於殘餘電壓ΔV R(i)的放大，殘餘電壓ΔV R(i)在沒有使用任何運算放大器的情況下被加倍，而且，不需要使用具有更大電晶體尺寸的附加比較器輸入。
第5圖係描述NS-SAR ADC 100的傳遞函數的框圖。被動積分（並聯電容C RES和C INT）之間的共享）使因子a小於1，其中，a=C RES/（C RES+C INT），C RES為與積分電容對C INT（即C INTP和C INTN）並聯的殘餘電容。具體地，取樣后的殘餘電壓在沒有運算放大器或附加的大尺寸的比較器輸入對的情況下被放大。當a=0.5且g=2時，NS-SAR ADC 100的傳遞函數為： D OUT(z)=V I(z)+[（1-0.5Z -1）/（1+0.5Z -1）]（Q(z)+V n,CMP(z)） 量化誤差Q(z)和比較器誤差V n,CMP(z)被有效地抑制。
NS-SAR ADC 100根據已取樣的殘餘電壓補償雜訊。具體地，在沒有共模電壓（common-mode）V CM的分量的情況下對殘餘電壓進行取樣。因此，NS-SAR ADC 100不僅與基於穩定的共模電壓V CM的逐次逼近（如第6A圖所示）兼容，而且對於基於變化的（changing）共模電壓V CM的逐次逼近（第6B圖）也很有效。
在示例性實施例中，CDAC 102在穩定的共模電壓V CM下操作（如第6A圖）。在另一示例性實施例中，CDAC 102在變化的共模電壓V CM下操作，以進行單側（single-side）逐次逼近（如第6B圖）。
第7圖根據本發明示例性實施例描述了另一殘餘取樣設計。在第7圖中，引入放大器702來放大CDAC 102的兩個端子IP和IN之間的殘餘電壓，然後對放大后的殘餘電壓進行取樣、積分（或累加）等操作。
第8圖根據本發明示例性實施例示出了另一殘餘取樣設計。殘餘取樣進一步由直流電壓VDC控制，且殘餘電容可由串聯連接的兩個或兩個以上的電容構成，具體地，本發明實施例不做限制。如第8圖所示，每個殘餘電容包括串聯連接的兩個電容（兩個殘餘電容2C RP/兩個電容2C RN），串聯連接的兩個電容之間的連接端子連接到直流電壓VDC。
雖然已經對本發明實施例及其優點進行了詳細說明，但應當理解的係，在不脫離本發明的精神以及申請專利範圍所定義的範圍內，可以對本發明進行各種改變、替換和變更，例如，可以通過結合不同實施例或實施例的若干部分來得出新的實施例。所描述的實施例在所有方面僅用於說明的目的而並非用於限制本發明。本發明的保護範圍當視所附的申請專利範圍所界定者為准。所屬技術領域中具有通常知識者皆在不脫離本發明之精神以及範圍內做些許更動與潤飾。
100～雜訊整形逐次逼近型類比至數位轉換器（NS-SAR ADC）； 102～電容數位至類比轉換器（CDAC）； 104～比較器； 106～SAR邏輯單元； 108～解碼器； 110～殘餘取樣和積分電路； CLKS、CLKC～控制信號； V I～輸入電壓； V IP、V IN～差分輸入信號； SP～比較器104的正輸入端； SN～比較器104的負輸入端； V REF～參考電壓； IN、IP～端子； C1、C2、C3、C4～電容； C RN1、C RP1～殘餘電容對； C RN2、C RP2～殘餘電容對； C INTN、C INTP～積分電容對； 302～第一輸入取樣階段； 304～第一類比至數位轉換階段； 306～第二輸入取樣階段； 308～第二類比至數位轉換階段； 702～放大器； VDC～直流電壓。
通過閱讀後續的詳細描述和實施例可以更全面地理解本發明，該實施例參照附圖給出。 第1圖根據本發明的示例性實施例示出了一種NS-SAR ADC（雜訊整形逐次逼近型類比至數位轉換器）100。 第2圖示出了當控制信號Φ2為高且控制信號Φ1為低時，殘餘電容對（C RP1，C RN1）和（C RP2，C RN2）的連接。 第3圖係控制信號CLKS，CLKC，Φ1和Φ2的時序示意圖。 第4圖詳細描述了不同電路端子上的信號。 第5圖係說明NS-SAR ADC 100的傳遞函數的框圖。 第6A圖示出了基於穩定的（stable）共模電壓V CM的逐次逼近過程，以及，第6B圖示出了基於變化的（changing）共模電壓V CM的逐次逼近過程。 第7圖根據本發明示例性實施例描述了另一殘餘取樣設計，其引入放大器702來放大CDAC 102的兩個端子IP和IN之間的殘餘電壓。 第8圖根據本發明示例性實施例描述了又一殘餘取樣設計，其中，殘餘取樣進一步由DC電壓VDC控制。
100～雜訊整形逐次逼近型類比至數位轉換器（NS-SAR ADC）； 102～電容數位至類比轉換器（CDAC）； 104～比較器； 106～SAR邏輯單元； 108～解碼器； 110～殘餘取樣和積分電路； V I～輸入電壓； V IP、V IN～差分輸入信號； SP～比較器104的正輸入端； SN～比較器104的負輸入端； V REF～參考電壓； IN、IP～端子； CLKS、CLKC～控制信號； C1、C2、C3、C4～電容； C RN1、C RP1～殘餘電容對； C RN2、C RP2～殘餘電容對； C INTN、C INTP～積分電容對。

Claims (13)

  1. 一種類比至數位轉換器，包括：數位至類比轉換器，用於對輸入電壓進行取樣；比較器；以及，殘餘取樣和積分電路，耦接在該數位至類比轉換器和該比較器之間，用於對該數位至類比轉換器產生的殘餘電壓進行取樣并對已取樣的殘餘電壓進行電荷共享；其中，該殘餘取樣和積分電路包括第一積分電容、第二積分電容、第一殘餘電容和第二殘餘電容；該第一積分電容耦接在該數位至類比轉換器的第一輸出端和該比較器的第一輸入端之間，該第二積分電容耦接在該數位至類比轉換器的第二輸出端和該比較器的第二輸入端之間；其中，在該第一殘餘電容對該數位至類比轉換器產生的殘餘電壓的同相值進行取樣之後，該第一殘餘電容被切換為耦接到該第一積分電容，以用於對該第一殘餘電容已取樣的殘餘電壓進行電荷共享；在該第二殘餘電容對該殘餘電壓的反相值進行取樣之後，該第二殘餘電容被切換為耦接到該第二積分電容，以用於對該第二殘餘電容已取樣的殘餘電壓進行電荷共享。
  2. 根據申請專利範圍第1項所述的類比至數位轉換器，其中，該殘餘取樣和積分電路還包括第三殘餘電容和第四殘餘電容，其中：當該第一殘餘電容完成對該殘餘電壓的同相值的取樣以及該第二殘餘電容完成對該殘餘電壓的反相值的取樣時，該第三殘餘電容被切換以對該殘餘電壓的同相值進行取樣，以及該第四殘餘電容被切換以對該殘餘電壓的反相值進行取樣；當該第一殘餘電容被切換回以取樣該殘餘電壓的同相值時，該第三殘餘電 容的頂板被切換為耦接到該比較器的第一輸入端，該第三殘餘電容的底板被切換為耦接到該數位至類比轉換器的第一輸出端，以對該第三殘餘電容已取樣的殘餘電壓進行電荷共享；以及，當該第二殘餘電容被切換回以取樣該殘餘電壓的反相值時，該第四殘餘電容的頂板被切換為耦接到該比較器的第二輸入端，該第四殘餘電容的底板被切換為耦接到該數位至類比轉換器的第二輸出端，以對該第四殘餘電容已取樣的殘餘電壓進行電荷共享。
  3. 根據申請專利範圍第2項所述的類比至數位轉換器，其中：當利用該第一殘餘電容對該殘餘電壓的同相值進行取樣時，該第一殘餘電容的頂板耦接到該數位至類比轉換器的第一輸出端，該第一殘餘電容的底板耦接到該數位至類比轉換器的第二輸出端；當利用該第二殘餘電容對該殘餘電壓的反相值進行取樣時，該第二殘餘電容的頂板耦接到該數位至類比轉換器的該第二輸出端，該第二殘餘電容的底板耦接到該數位至類比轉換器的該第一輸出端；以及，當利用該第三殘餘電容對該殘餘電壓的同相值進行取樣時，該第三殘餘電容的頂板耦接到該數位至類比轉換器的第一輸出端，該第三殘餘電容的底板耦接到該數位至類比轉換器的第二輸出端；以及，當利用該第四殘餘電容對該殘餘電壓的反相值進行取樣時，該第四殘餘電容的頂板耦接到該數位至類比轉換器的第二輸出端，該第四殘餘電容的底板耦接到該數位至類比轉換器的第一輸出端。
  4. 根據申請專利範圍第3項所述的類比至數位轉換器，其中：該第一積分電容的頂板耦接到該比較器的第一輸入端，且該第一積分電容的底板耦接到該數位至類比轉換器的第一輸出端；以及，該第二積分電容的頂板耦接到該比較器的該第二輸入端，且該第二積分電 容的底板耦接到該數位至類比轉換器的該第二輸出端。
  5. 根據申請專利範圍第4項所述的類比至數位轉換器，其中：當該第一殘餘電容耦接到該第一積分電容以對該第一殘餘電容已取樣的殘餘電壓進行電荷共享時，該第一殘餘電容的頂板耦接到該第一積分電容的頂板，且該第一殘餘電容的底板耦接到該第一積分電容的底板；以及，當該第二殘餘電容耦接到該第二積分電容以對該第二殘餘電容已取樣的殘餘電壓進行電荷共享時，該第二殘餘電容的頂板耦接到該第二積分電容的頂板，且該第二殘餘電容的底板耦接到該第二積分電容的底板。
  6. 根據申請專利範圍第5項所述的類比至數位轉換器，其中：在第一輸入取樣階段，該數位至類比轉換器對該輸入電壓進行取樣；在第一類比至數位轉換階段，該類比至數位轉換器執行逐次逼近；在第一殘餘取樣積分階段，該第一殘餘電容對該殘餘電壓的同相值進行取樣，該第二殘餘電容對該殘餘電壓的反相值進行取樣；以及，該第三殘餘電容耦接到該第一積分電容，以對該第三殘餘電容已取樣的殘餘電壓進行電荷共享，該第四殘餘電容耦接到該第二積分電容，以對該第四殘餘電容已取樣的殘餘電壓進行電荷共享；其中，該第一殘餘取樣積分階段與該第一輸入取樣階段、該第一類比至數位轉換階段重疊，而沒有使用附加的定時時隙。
  7. 根據申請專利範圍第6項所述的類比至數位轉換器，其中：在位於該第一類比至數位轉換階段之後的第二輸入取樣階段，該數位至類比轉換器再次對該輸入電壓進行取樣；在位於該第二輸入取樣階段之後的第二類比至數位轉換階段，該類比至數位轉換器再次執行逐次逼近；在第二殘餘取樣積分階段，該第一殘餘電容耦接到該第一積分電容，以對 該第一殘餘電容已取樣的殘餘電壓進行電荷共享，該第二殘餘電容耦接到該第二積分電容，以對該第二殘餘電容已取樣的殘餘電壓進行電荷共享，以及，該第三殘餘電容對該殘餘電壓的同相值進行取樣，該第四殘餘電容對該殘餘電壓的反相值進行取樣；其中，該第二殘餘取樣積分階段與該第二輸入取樣階段、該第二類比至數位轉換階段重疊，而沒有使用附加的定時時隙。
  8. 根據申請專利範圍第7項所述的類比至數位轉換器，其中，該數位至類比轉換器根據第一控制信號對該輸入電壓進行取樣；以及，該第一控制信號在該第一輸入取樣階段和該第二輸入取樣階段的期間是有效的；以及，該比較器受第二控制信號控制，其中，該第二控制信號在該第一類比至數位轉換階段和該第二類比至數位轉換階段的期間是有效的且在高低電位之間振蕩。
  9. 根據申請專利範圍第8項所述的類比至數位轉換器，其中：該第一殘餘取樣積分階段因第三控制信號有效而開始，且因第三控制信號無效而結束；以及，該第三控制信號在該第一控制信號的第一次有效之後且在該第二控制信號的振盪之前是有效的，而在該第一控制信號的第二次有效之前變成無效；該第二殘餘取樣積分階段因第四控制信號有效而開始，且因該第四控制信號無效而結束；以及，該第四控制信號在該第一控制信號的該第二次有效之後且在該第二控制信號的振蕩之前是有效的，而在該第一控制信號的第三次有效之前變成無效。
  10. 根據申請專利範圍第1項所述的類比至數位轉換器，其中，該類比至數位轉換器還包括： 逐次逼近邏輯單元，耦接到該比較器的輸出端，并產生控制該類比至數位轉換器的數位信號；以及，解碼器，對該逐次逼近邏輯單元的輸出進行解碼，以產生該輸入電壓的該數位表示。
  11. 根據申請專利範圍第1項所述的類比至數位轉換器，其中，該數位至類比轉換器在穩定的共模電壓下工作；或者，該數位至類比轉換器在變化的共模電壓下工作，以進行單側逐次逼近。
  12. 根據申請專利範圍第2項所述的類比至數位轉換器，其中，該類比至數位轉換器還包括放大器，該放大器耦接在該數位至類比轉換器與該殘餘取樣和積分電路之間。
  13. 根據申請專利範圍第1項所述的類比至數位轉換器，其中，該第一殘餘電容係由串聯連接的多個電容構成的，該串聯連接的多個電容之間的一連接端子耦接到直流電壓；以及，該第二殘餘電容係由串聯連接的多個電容構成的，該串聯連接的多個電容之間的一連接端子耦接到該直流電壓。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110113051B (zh) * 2019-05-13 2020-03-31 深圳锐越微技术有限公司 模数转换器误差整形电路和逐次逼近型模数转换器
US11522556B1 (en) * 2021-07-26 2022-12-06 Qualcomm Incorporated Noise-shaping successive approximation register (SAR) analog-to-digital converter
CN117938156B (zh) * 2024-03-20 2024-06-18 华南理工大学 一种应用于ns sar adc的二阶噪声整形电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9197240B1 (en) * 2014-07-10 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method and circuit for noise shaping SAR analog-to-digital converter
WO2017195911A1 (ko) * 2016-05-10 2017-11-16 서강대학교 산학협력단 2차 노이즈 쉐이핑 기법을 적용한 sar adc
TW201820791A (zh) * 2016-09-08 2018-06-01 聯發科技股份有限公司 類比至數位轉換器

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011036697A1 (ja) * 2009-09-24 2011-03-31 株式会社 東芝 Ａ／ｄ変換装置、無線装置
US8618975B2 (en) * 2011-10-26 2013-12-31 Semtech Corporation Multi-bit successive approximation ADC
EP2629426A1 (en) * 2012-02-17 2013-08-21 Imec Device, system and method for analogue-to-digital conversion with noise shaping function
CN106209104A (zh) * 2015-05-27 2016-12-07 松下知识产权经营株式会社 模数转换器
US9425818B1 (en) * 2015-05-28 2016-08-23 Qualcomm Incorporated Noise shaping successive approximation register analog-to-digital converter
US9722746B2 (en) * 2015-09-22 2017-08-01 Mediatek Inc. Analog-to-digital converter with bandpass noise transfer function
WO2017079514A1 (en) * 2015-11-04 2017-05-11 Board Of Regents, The University Of Texas System Noise-shaping successive-approximation-register analog-to-digital converter
JP2017168930A (ja) * 2016-03-14 2017-09-21 株式会社東芝 スイッチトキャパシタ回路
US10340932B2 (en) * 2016-04-29 2019-07-02 Analog Devices, Inc. Techniques for power efficient oversampling successive approximation register
US9698805B1 (en) * 2016-09-09 2017-07-04 Analog Devices, Inc. Electrical noise reduction in an analog-to-digital converter
US9774345B1 (en) * 2016-09-20 2017-09-26 Kabushiki Kaisha Toshiba Successive approximation register analog-to-digital converter
US9973202B2 (en) * 2016-09-20 2018-05-15 Kabushiki Kaisha Toshiba Successive approximation register analog-to-digital converter
JP6445746B2 (ja) * 2016-12-21 2018-12-26 オリンパス株式会社 逐次比較型ａ／ｄ変換装置、撮像装置、内視鏡および設定方法
CN110089108B (zh) * 2016-12-21 2021-07-09 奥林巴斯株式会社 摄像元件、摄像装置以及内窥镜
US10110242B2 (en) * 2016-12-27 2018-10-23 Mediatek Inc. Interleaving successive approximation analog-to-digital converter with noise shaping
TWI653836B (zh) * 2017-08-15 2019-03-11 瑞昱半導體股份有限公司 連續逼近式類比至數位轉換之校正裝置
KR101840683B1 (ko) * 2017-09-27 2018-03-21 포항공과대학교 산학협력단 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기
EP3503407B1 (en) * 2017-12-19 2021-04-07 IMEC vzw Improvements in or related to analog-to-digital converters
US10547322B2 (en) * 2018-01-02 2020-01-28 Samsung Electronics Co., Ltd. Analog-digital converter having multiple feedback, and communication device including the analog-digital converter
US10608655B1 (en) * 2018-12-06 2020-03-31 Analog Devices, Inc. Inter-stage gain calibration in double conversion analog-to-digital converter

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9197240B1 (en) * 2014-07-10 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method and circuit for noise shaping SAR analog-to-digital converter
WO2017195911A1 (ko) * 2016-05-10 2017-11-16 서강대학교 산학협력단 2차 노이즈 쉐이핑 기법을 적용한 sar adc
TW201820791A (zh) * 2016-09-08 2018-06-01 聯發科技股份有限公司 類比至數位轉換器

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
2015年12月30日公開文件Fredenburg, Jeffrey Alan "Noise-Shaping SAR ADCs" https://deepblue.lib.umich.edu/handle/2027.42/113647
年12月30日公開文件Fredenburg, Jeffrey Alan "Noise-Shaping SAR ADCs" https://deepblue.lib.umich.edu/handle/2027.42/113647 *

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