KR101840683B1 - 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기 - Google Patents

잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기 Download PDF

Info

Publication number
KR101840683B1
KR101840683B1 KR1020170124868A KR20170124868A KR101840683B1 KR 101840683 B1 KR101840683 B1 KR 101840683B1 KR 1020170124868 A KR1020170124868 A KR 1020170124868A KR 20170124868 A KR20170124868 A KR 20170124868A KR 101840683 B1 KR101840683 B1 KR 101840683B1
Authority
KR
South Korea
Prior art keywords
voltage
analog
digital
residual voltage
sar
Prior art date
Application number
KR1020170124868A
Other languages
English (en)
Inventor
심재윤
최승남
Original Assignee
포항공과대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포항공과대학교 산학협력단 filed Critical 포항공과대학교 산학협력단
Priority to KR1020170124868A priority Critical patent/KR101840683B1/ko
Application granted granted Critical
Publication of KR101840683B1 publication Critical patent/KR101840683B1/ko
Priority to US15/993,432 priority patent/US10250277B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/46—Analogue/digital converters using delta-sigma modulation as an intermediate step using a combination of at least one delta-sigma modulator in series with at least one analogue/digital converter of a different type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/464—Details of the digital/analogue conversion in the feedback path
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M2201/16—
    • H03M2201/625—
    • H03M2201/6372—

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

본 발명은 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기에서 잔류전압 증폭기의 출력범위에 의한 비선형성 문제점을 유발시키지 않고 잔류전압을 증폭하여 저전력으로 고해상도의 아날로그 디지털 변환을 수행하는 기술에 관한 것이다.
이를 위해 본 발명은 코스 SAR 변환모드에서 아날로그 입력전압을 공급받아 최상위비트의 디지털신호로 변환하고, 파인 SAR 변환 모드에서는 피드백전압을 공급받아 최하위비트의 디지털신호로 출력하는 코스 및 파인 축차 근사형 변환부(110); 및 상기 아날로그 입력전압과 상기 디지털신호를 아날로그신호로 변환한 아날로그 전압의 차이 전압인 잔류전압을 미리 정해진 이득으로 미리 정해진 횟수만큼 반복적으로 증폭하여 최종의 목표 배수로 출력하는 잔류전압 적분 처리를 수행하는 잔류전압 적분부(120)를 포함하는 것을 특징으로 한다.

Description

잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기{SAR TRPE ANALOG TO DIGITAL CONVERTER USING RESIDUE INTEGRATION}
본 발명은 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환 기술에 관한 것으로, 특히 잔류전압 증폭기의 출력범위에 의한 비선형성 문제점을 유발시키지 않고 잔류전압을 증폭하여 저전력으로 고해상도의 아날로그 디지털 변환을 할 수 있도록 한 잔류전압 적분을 이용한 축차근사형 아날로그 디지털 변환기에 관한 것이다.
아날로그 디지털 변환기(ADC: Analog-Digital Converter)는 아날로그 신호를 샘플링하여 그에 따른 디지털 코드나 디지털 신호로 변환하는 장치이다. 아날로그 디지털 변환기 중에서 축차 근사형(SAR : Successive Approximation Register) 아날로그 디지털 변환기는 축차 근사형 레지스터를 구비하여 디지털 코드를 상위 비트로부터 순차적으로 증가시키거나 감소시키면서 조합하고, 그 조합된 결과를 아날로그 신호와 비교하여 아날로그 입력 신호에 근사화 되도록 한다. 이를 위해 측차 근사형 아날로그 디지털 변환기는 N 비트의 디지털 아날로그 변환기(Digital-Analog Converter)와 비교기를 구비한다.
SAR 아날로그 디지털 변환기는 일반적인 아날로그 디지털 변환기에 비하여 우수한 에너지 효율을 갖는다. 이와 같은 이유로 인하여 SAR 아날로그 디지털 변환기가 각종 센서회로 분야에 널리 적용되고 있다.
그런데, SAR 아날로그 디지털 변환기에 적용된 비교기의 잡음으로 인하여 고해상도의 아날로그 디지털 변환기를 구현하는데 어려움이 있다. 또한 각종 센서회로는 해당 아날로그 신호를 정확하게 센싱하는 것과 전력 소모량이 중요한 요소이다.
따라서, 각종 센서회로에 적용되는 SAR 아날로그 디지털 변환기는 적은 전력소모로 고해상도의 아날로그 디지털 변환을 수행하는 것이 요구되고 있다.
본 발명이 해결하고자 하는 과제는 각종 센서에 적용되는 축차 근사형(SAR : Successive Approximation Register) 아날로그 디지털 변환기를 구현함에 있어서, 잔류전압 증폭기의 출력범위에 의한 비선형성 문제점을 유발시키지 않고 잔류전압을 증폭하여 저전력으로 고해상도의 아날로그 디지털 변환을 구현할 수 있도록 하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기는, 코스 SAR(Successive Approximation Register) 변환모드에서 아날로그 입력전압을 공급받아 최상위비트의 디지털신호로 변환하고, 파인 SAR 변환 모드에서는 피드백전압을 공급받아 최하위비트의 디지털신호로 출력하는 코스 및 파인 축차 근사형 변환부; 상기 아날로그 입력전압과 상기 디지털신호를 아날로그신호로 변환한 아날로그 전압의 차이 전압인 잔류전압을 미리 정해진 이득으로 미리 정해진 횟수만큼 반복적으로 증폭하여 최종의 목표 배수로 출력하는 잔류전압 적분부; 및 상기 코스 및 파인 축차 근사형 변환부로부터 공급되는 코스 SAR 변환의 결과, 상기 잔류전압 적분부에 구비된 DSM(Delta-Sigma Modulation) 루프의 결과 및 상기 코스 및 파인 축차 근사형 변환부로부터 공급되는 파인 SAR 변환의 결과를 더하여 해당 비트의 디지털 코드를 출력하는 디지털신호 출력부를 포함하는 것을 특징으로 한다.
본 발명은 축차 근사형 아날로그 디지털 변환 기술에서 잔류전압 증폭기의 출력범위에 의한 비선형성 문제점을 유발시키지 않고 잔류전압을 증폭하여 저전력으로 고해상도의 아날로그 디지털 변환을 할 수 있는 효과가 있다.
도 1은 본 발명에 의한 잔류전압 증폭기를 이용한 축차 근사형 아날로그 디지털 변환기의 블록도.
도 2는 본 발명에 따른 축차 근사형 아날로그 디지털 변환기의 동작 원리를 나타낸 설명도.
도 3은 디지털신호 출력부에 의해 최종 디지털 출력을 생성하는 원리를 나타낸 설명도.
도 4는 본 발명에 따른 코스/파인의 변환 로직을 나타낸 블록도.
도 5는 본 발명에 따른 잔류전압 적분 로직을 나타낸 블록도.
도 6은 본 발명에 따른 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기에 적용된 클럭신호들을 나타낸 파형도.
도 7은 본 발명에 따른 커패시터 부정합의 개선예시도.
도 8은 본 발명에 따른 SAR 아날로그 디지털 변환기의 나이키스트 속도 FT 스펙트럼을 나타낸 그래프.
도 9는 본 발명에 따른 SAR 아날로그 디지털 변환기의 선형 특성을 나타낸 파형도.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명에 의한 잔류전압 증폭기를 이용한 축차 근사형 아날로그 디지털 변환기의 블록도로서 이에 도시한 바와 같이, 축차 근사형 아날로그 디지털 변환기(100)는 코스(Coarse) 및 파인(Fine) 축차 근사형(SAR:Successive Approximation Register) 변환부(110), 잔류전압 적분부(120) 및 디지털신호 출력부(130)를 포함한다.
코스 및 파인 SAR 변환부(110)는 코스 SAR 변환모드에서 아날로그 입력전압(VIN)을 공급받아 최상위비트의 디지털신호(MSBs, 예: D7:0)로 변환하고, 파인(Fine) SAR 변환 모드에서는 피드백되는 최종 잔류전압(VO[32])을 공급받아 최하위비트의 디지털신호(LSBs; 예: F7:0)로 변환한다. 그러므로, 상기 디지털신호(F7:0)는 최종적으로 잔류전압 증폭을 반복한 후에 나온 출력전압값을 입력받아 변환한 디지털신호이다.
이를 위해 코스 및 파인 SAR 변환부(110)는 멀티플렉서(111), 아날로그 디지털 변환기(112), 디멀티플렉서(demultiplexor)(113) 및 제어 로직부(114)를 구비한다.
멀티플렉서(111)는 제어로직부(114)의 제어에 의해 코스 SAR 변환모드에서 아날로그 입력전압(Vin)을 선택하여 출력하고, 파인(Fine) SAR 변환 모드에서는 피드백되는 출력전압(VO [j])을 선택하여 출력한다.
아날로그 디지털 변환기(112)는 코스 SAR 변환모드 또는 파인 SAR 변환모드에서 상기 멀티플렉서(111)로부터 공급되는 아날로그 신호(전압)를 디지털 신호로 변환한다. 이와 같이 코스 SAR 변환모드 및 파인 SAR 변환모드에서 아날로그 디지털 변환기(112)를 공유하여 아날로그 디지털 변환을 수행하므로, 축차 근사형 아날로그 디지털 변환기(100)의 면적 및 전력 소모량을 줄일 수 있게 된다.
디멀티플렉서(113)는 상기 아날로그 디지털 변환기(112)로부터 공급되는 디지털신호를 출력함에 있어서, 상기 제어로직부(114)의 제어에 의해 코스 SAR 변환 모드에서 최상위비트의 디지털신호(MSBs, 예: D7:0)를 출력하고, 파인 SAR 변환 모드에서는 최하위비트의 디지털신호(LSBs; 예: F7:0)를 출력한다.
제어 로직부(114)는 코스 SAR 변환 모드와 파인 SAR 변환 모드에 따라 상기 멀티플렉서(111) 및 디멀티플렉서(113)의 동작을 제어한다.
잔류전압 적분부(120)는 상기 아날로그 입력전압(VIN)과 상기 디지털신호(D7:0)를 아날로그신호로 변환한 아날로그 전압의 차이 전압인 잔류전압(RES)을 소정의 이득으로 미리 정해진 횟수만큼 반복적으로 증폭하여 최종의 목표 배수로 출력하는 잔류전압 적분 처리를 수행한다. 예를 들어, 잔류전압 적분부(120)는 잔류전압(RES)을 23의 이득으로 25번 반복적으로 증폭하여 최종적으로 28배의 전압으로 출력하는 잔류전압 적분 처리를 수행한다. 이때, 잔류전압 적분부(120)는 내부 적분기의 출력전압을 내부 증폭기의 비선형성이 나타나지 않는 안전출력범위(Output Voltage Range; OVR) 이내로 제한하므로 그 내부 적분기의 출력전압 증가에 의한 비선형성 문제가 해결된다.
이를 위해 잔류전압 적분부(120)는 제1디지털 아날로그 변환기(121), 제1감산기(122), 잔류전압 증폭기(123), 제2감산기(124), 적분기(125) 및 델타-시그마 변조(DSM: Delta-Sigma Modulation) 루프(126)을 구비한다.
제1디지털 아날로그 변환기(121)는 상기 디멀티플렉서(113)로부터 공급되는 최상위비트의 디지털신호(D7:0)를 아날로그 신호로 변환한다.
제1감산기(122)는 상기 입력전압(Vin)에서 상기 제1디지털 아날로그 변환기(121)의 출력전압을 감산하여 그에 따른 잔류전압(RES)을 출력한다.
잔류전압 증폭기(123)는 상기 제1감산기(122)로부터 공급되는 잔류전압(RES)을 소정 배수(예: 23)로 증폭한다.
제2감산기(124)는 상기 잔류전압 증폭기(123)의 출력전압(A)에서 델타-시그마 변조 루프(126)를 통해 공급되는 DSM(Delta-Sigma Modulation) 피드백전압(B)을 감산한다. 상기 DSM 피드백전압(B)의 초기 디폴트(default) 값은 제로(zero)이다.
적분기(125)는 상기 제2감산기(124)의 출력전압을 적분하여 그에 따른 출력전압(VO[j])을 발생한다.
델타-시그마 변조 루프(126)는 상기 잔류전압(RES)을 23의 이득으로 증폭하여 적분기(125)에 누적시킬 때 마다(25번) 상기 DSM 피드백전압(B)을 발생하여 상기 제2감산기(124)에 공급한다. 이에 따라, 상기 잔류전압(RES)이 상기와 같은 경로를 통해 적분처리될 때 마다 제1감산기(124)를 통해 상기 잔류전압 증폭기(123)의 출력전압(A)에서 상기 DSM 피드백전압(B)이 감산되므로, 적분기(125)의 출력전압(VO[j])이 잔류전압 증폭기(123)의 비선형성을 유발하지 않는 안전출력범위(OVR) 이내로 제한된다.
이를 위해 상기 델타-시그마 변조 루프(126)는 비교기(126A), 지연기(126B), 제2디지털 아날로그 변환기(126C) 및 증폭기(126D)를 구비한다.
비교기(126A)는 상기 적분기(125)의 출력전압(VO [j])을 기준전압과 비교하여 그에 따른 피드백전압(Ei)을 발생한다. 여기서, 상기 비교기(126A)는 1 bit 비교기로 구현된 것을 예로 하여 설명한다.
지연기(126B)는 상기 비교기(126A)로부터 공급되는 피드백전압(Ei)을 미리 설정된 시간 만큼 지연시켜 출력한다. 여기서, 상기 미리 설정된 시간이란 피드백 루프의 한 바퀴 만큼 지연된 시간을 의미한다. 상기 피드백 루프는 제2감산기(124), 적분기(125) 및 DSM 루프(126)로 이루어진 루프를 의미한다.
제2디지털 아날로그 변환기(126C)는 상기 지연기(126B)에 의해 지연된 디지털의 피드백전압(Ei-1)을 아날로그 신호로 변환한다. 여기서, 상기 제2디지털 아날로그 변환기(126C)는 1 bit 디지털 아날로그 변환기로 구현된 것을 예로 하여 설명한다.
증폭기(126D)는 상기 제2디지털 아날로그 변환기(126C)로부터 공급되는 아날로그 전압을 소정 배수(예: 2-2)로 증폭하여 상기 DSM 피드백전압(B)을 발생한다.
잔류전압 적분부(120)에 의해 상기와 같이 28배로 증폭된 출력전압(VO [j]=VO[25])은 상기 코스 및 파인 SAR 변환부(110)에 전달되고, 이는 제어로직부(114)의 제어에 의해 아날로그 디지털 변환기(112)에 전달되어 파인 SAR 변환(Fine SAR conversion)된다. 즉, 상기 출력전압(VO[j]=VO[25])은 코스 및 파인 SAR 변환부(110)에서 파인 SAR 변환되어 최하위비트의 디지털신호(LSBs, 예: F7:0)로 변환된다.
디지털신호 출력부(130)는 축차 근사형 아날로그 디지털 변환기(100)의 디지털 출력(G16:0)의 계수를 목적한 계수로 맞춰주는 역할을 한다. 이를 위해 디지털신호 출력부(130)는 증폭기(131),(132) 및 합산기(133)를 구비한다.
증폭기(131)는 디멀티플렉서(113)로부터 공급되는 상기 디털신호(D7:0)를 소정 배수(예: 28)로 증폭하여 출력한다.
증폭기(132)는 DSM 루프(126)로부터 공급되는 DSM 결과 (E0~E31)를 소정 배수(예: 26)로 증폭하여 출력한다.
합산기(133)는 상기 증폭기(131),(132)의 출력전압 및 상기 디멀티플렉서(113)로부터 공급되는 최하위비트의 디지털신호(F7:0)를 더하여 그에 따른 디지털 출력(G16:0)을 발생한다. 결국, 합산기(133)는 코스 SAR 변환의 결과(D7:0), DSM 루프의 결과(E0~E31) 및 파인 SAR 변환의 결과(F7:0)를 더하여 최종적으로 17-bit의 디지털 코드(G16:0)를 출력한다.
도 2는 본 발명에 따른 축차 근사형 아날로그 디지털 변환기의 동작 원리를 나타낸 것으로, 이를 설명하면 다음과 같다.
코스 및 파인 SAR 변환부(110)에서 아날로그 입력전압(VIN)에 대한 8-bit 코스 SAR 변환이 완료되면 상기 잔류전압 RES = VIN - DAC8[D7:0]로 표현된다.
잔류전압 적분부(120)는 잔류전압 적분 처리과정에서 상기 잔류전압(RES)을 23배로 증폭한 결과(A=23 ·
RES)와 델타-시그마 변조 루프(126)의 피드백전압(B = 2-2 ·DAC1[Ej -1])의 차이를 적분기(125)에 누적시킨다. 따라서, 적분기(125)에서 첫 번째의 잔류전압 적분 후의 출력전압 Vo[1] = 23 ·RES-2-2 ·DAC1[E0]가 된다. 여기서, 상기 E0는 델타-시그마 변조 루프(126) 출력의 초기 값(E0 = -1)을 의미한다.
같은 방식으로 j번째 잔류전압 적분 후 적분기(125)의 출력전압 Vo[j] = Vo[j-1] + 23 ·RES - 2-2 ·DAC1[Ej- 1]이 되며, 25번의 잔류전압 적분 과정을 모두 마친 후의 적분기(125)의 출력전압 Vo[25] = 28 ·RES -2-2 ·(DAC1[E0] +....+ DAC1[E31])이 된다.
이때, |23 ·RES| ≤ |2-2 ·DAC1[Ej -1]|의 조건이 만족되므로, 델타-시그마 변조 루프(126)에 의한 적분기(125)의 출력전압은 ±(|23 ·RES| + |2-2 ·DAC1[Ej -1]|) = ±(|A| + |B|) 안에 제한된다. 이 범위를 증폭기의 비선형성이 나타나지 않는 안전출력범위(OVR)로 설정해 두면, 비선형성에 의한 왜곡 없이 잔류전압(RES)을 28배로 증폭 할 수 있다.
적분기(125)의 최종 출력전압(Vo[25])은 코스 및 파인 SAR 변환부(110)에서 코스 SAR 변환에 의해 8 LSBs (F7:0)로 변환된다.
도 3은 디지털신호 출력부에 의해 최종 디지털 출력을 생성하는 원리를 나타낸 것으로, 이를 설명하면 다음과 같다.
제1감산기(122)를 통해 출력되는 잔류전압(RES)이 최종적으로 28배로 증폭되고, 델타-시그마 변조 루프(126)의 비교기(126A)에서 25번의 비교 결과(E0~E31)는 F6과 같은 웨이트(weight)를 갖게 된다. 따라서, 코스 SAR 변환의 결과(D7:0), DSM 루프의 결과 (E0~E31) 및 파인 SAR 변환의 결과(F7:0)가 도 3과 같이 더해져서 최종적으로 17-bit 의 디지털 코드(G16:0)가 생성된다. 그런데, 1024 코드의 오프셋이 발생하므로 상기 디지털 코드(G16:0)에서 상기 오프셋을 빼주면 최종적으로 16-bit 디지털 코드가 생성된다.
한편, 도 4는 본 발명에 따른 코스(Coarse)/파인(Fine)의 변환 로직을 나타낸 블록도로서 이에 도시한 바와 같이, 제1 커패시터형 디지털 아날로그 변환기(CDAC: Capacitive Digital-to-Analog Converter)(110A), 제2 커패시터형 디지털 아날로그 변환기(110B), SAR 비교기(110C) 및 SAR 로직부(110D)를 포함한다.
도 4의 SAR 로직부(110D)는 도 1의 제1디지털 아날로그 변환기(121), 제1감산기(122) 및 적분기(125)의 일부 기능을 의미하고, 도 4의 커패시터(CE11),(CE21)와 SAR 로직부(110D)의 일부는 도 1의 제2감산기(124) 및 제2디지털 아날로그 변환기(126C)를 의미하고, 도 4의 비교기(110C)는 도 1의 아날로그 디지털 변환기(112)의 내부에 구비된 비교기를 의미한다.
제1커패시터형 디지털 아날로그 변환기(110A)는 잔류전압 증폭기(120C)의 입력단과 피드백단에 연결되어 잔류전압 적분을 위해 사용되는 잔류전압적분용 커패시터(CF11), 아날로그 입력전압(VIN)과 코스 SAR 변환 결과(D7:0)를 번갈아 받아들여 잔류전압을 생성하는 잔류전압생성용 커패시터(CS11), 비교기(120D)로부터 공급되는 피드백 비트(Ej)를 충전하는 커패시터(CE11) 및 이 커패시터(CF11),(CS11),(CE11)를 스위칭하기 위한 스위치(SW11,SW12,SW13)를 구비한다.
상기 커패시터(CF11),(CS11),(CE11)의 용량은 특별하게 한정되지 않으나, 여기서 잔류전압적분용 커패시터(CF11)는 128C(C: unit capacitance)의 용량을 갖으며 이를 위해 64C, 32C, 16C, 8C, 4C, 2C, 1C, 1C 용량의 커패시터를 구비한 것을 예로 한다. 잔류전압생성용 커패시터(CS)는 1024C의 용량을 갖고, 커패시터(CE)는 32C 용량을 갖는 것을 예로 한다. 그런데, 본 실시예에서 제1커패시터형 디지털 아날로그 변환기(110A)는 상대적으로 작은 용량의 잔류전압적분용 커패시터(CF11)를 이용하여 코스 SAR 변환모드 및 파인 SAR 변환모드에서 아날로그 입력전압(VIN)을 최상위비트의 디지털신호(D7:0)로 변환하므로 보다 빠른 속도로 아날로그 디지털 변환을 수행할 수 있게 된다.
제2커패시터형 디지털 아날로그 변환기(110B)도 제1커패시터형 디지털 아날로그 변환기(110A)와 동일한 내부 구성을 갖는다. 다만, 상기 제2커패시터형 디지털 아날로그 변환기(110B)에 입력되는 디지털신호(D7:0) 및 지연기(120E)를 통해 입력되는 피드백 비트(Ej - 1)의 부호가 반대이다.
잔류전압적분용 커패시터(CF11),(CF21)는 잔류전압적분 시에도 이용되고, 코스/파인 SAR 변환 시에도 이용되도록 스위치(SW11),(SW21)가 턴온된다. 처음에는 외부로부터 입력되는 전압이 상기 스위치(SW11),(SW21)를 각기 통해 상기 잔류전압적분용 커패시터(CF11),(CF21)에 저장되어 코스 SAR 변환된다. 이후 잔류전압 적분이 완료된 후, 최종적으로 획득된 전압이 상기 잔류전압적분용 커패시터(CF11),(CF21)에 저장되기 때문에 이를 이용하여 파인 SAR 변환을 하게 된다. 제1커패시터형 디지털 아날로그 변환기(110A)의 커패시터(SW11-SW13) 및 제2커패시터형 디지털 아날로그 변환기(110B)의 스위치(SW21-SW23)은 도 1의 멀티플렉서(111) 및 디멀티플렉서(113)의 기능을 수행한다.
SAR 로직부(110D)는 처음으로 아날로그 입력전압이 공급되는 것을 알리기 위해 입력되는 클럭신호에 의해 생성된 샘플링예보신호(ΦSAR_SAMP)가 입력될 때 제1커패시터형 디지털 아날로그 변환기(110A)의 잔류전압적분용 커패시터(CF11)에 정극성의 아날로그 입력전압(VIN +)을 공급한다. 이때, SAR 로직부(110D)는 스위치(SW11),(SW21)를 턴온시켜 아날로그 입력전압(VIN +)과 공통모드 전압(VCM)의 차전압이 커패시터(CS11), (CE11)에 충전된다.
상기 SAR 로직부(110D)에 의해 상기 제1커패시터형 디지털 아날로그 변환기(110A)의 커패시터(CF11), (CS11),(CE11)에 대한 상기와 같은 충전 제어동작은 제2커패시터형 디지털 아날로그 변환기(110B)의 커패시터(CF21),(CS21),(CE21)에 대해에서도 동일하게 이루어지며, 차이점은 제2커패시터형 디지털 아날로그 변환기(110B)의 커패시터(CF21),(CS21),(CE21)에는 부극성의 아날로그 입력전압(VIN -)이 공급되는 것이다.
이로부터 소정 시간이 경과되어 상기 SAR 로직부(110D)에 상기 커패시터(CF11), (CS11),(CE11)에 대한 충전이 완료되었다는 사실을 알리기 위한 변환예보신호(ΦSAR _CONV)가 입력되면 상기 SAR 로직부(110D)는 상기 스위치(SW13)를 턴오프시키고, 상기 잔류전압적분용 커패시터(CF11)에 공급되는 상기 정극성의 아날로그 입력전압(VIN +)을 차단한다. 상기 변환예보신호(ΦSAR _ CONV)는 샘플링 작업이 완료된 후 SAR 로직부(110D)에서 자체적으로 생성된다.
이후, SAR 비교기(110C)는 제1커패시터형 디지털 아날로그 변환기(110A)로부터 공급되는 부극성의 잔류전압(VDAC -)과 제2커패시터형 디지털 아날로그 변환기(110B)로부터 공급되는 정극성의 잔류전압(VDAC +)을 비교하여 그에 따른 비교신호(CS)를 출력한다.
SAR 로직부(110D)는 상기 SAR 비교기(110C)로부터 공급되는 상기 비교신호(CS)에 따라 잔류전압적분용 커패시터(CF11)에 구비된 커패시터 64C의 충전전압을 결정하는데, 이 충전전압이 아날로그 디지털 변환의 첫 번째 비트값에 해당되는 전압이다.
이후, 나머지 비트들에 대해 상기와 같은 동작을 반복 수행하여 나머지 커패시터 32C, 16C, 8C, 4C, 2C, 1C, 1C의 충전전압을 결정하는 것으로, 총 8번의 아날로그 디지털 변환동작 즉, 8 bit의 SAR 변환이 완료된다.
한편, 도 5는 본 발명에 따른 잔류전압 적분 로직을 나타낸 블록도로서 이에 도시한 바와 같이, 제1 커패시터형 디지털 아날로그 변환기(CDAC: Capacitive Digital-to-Analog Converter)(120A), 제2 커패시터형 디지털 아날로그 변환기(120B), 잔류전압 증폭기(120C), 잔류전압 비교기(120D), 지연기(120E) 및 잔류전압 적분(RI) 로직부(120F)를 포함한다.
도 5의 잔류전압 증폭기(120C)는 도 1의 잔류전압 증폭기(123)을 의미하고, 도 5의 RI 로직부(120F)는 도 1의 제1디지털 아날로그 변환기(121), 제1감산기(122) 및 적분기(125)를 의미하고, 도 5의 커패시터(CE11), (CE21)와 RI 로직부(120F)의 일부는 도 1의 제2감산기(124) 및 제2디지털 아날로그 변환기(126C)를 의미하고, 도 5의 비교기(120D)는 도 1의 비교기(126A)를 의미하고, 도 5의 지연기(120E)는 도 1의 지연기(126B)를 의미하고, 도 5의 커패시터(CE11)와 커패시터(CF11)의 비율 및 커패시터(CE21)와 커패시터(CF21)의 비율은 도 1에서 증폭기(126D)를 의미한다.
제1커패시터형 디지털 아날로그 변환기(120A)는 전압을 충전하기 위한 커패시터(CF11),(CS11),(CE11) 및 이들을 스위칭하기 위한 스위치(SW11,SW12,SW13)를 구비한다. 상기 커패시터(CE11)는 피드백 비트를 위한 것으로 이의 용량은 32C(C: unit capacitance)이다.
잔류전압생성용 커패시터(Cs11)의 전체 용량은 1024C이며, 이를 위해 512C,256C, 128C, 64C, 32C, 16C, 8C, 4C, 4C 용량의 커패시터를 구비한 것을 예로 한다.
제2커패시터형 디지털 아날로그 변환기(120B)도 제1커패시터형 디지털 아날로그 변환기(120A)와 동일한 내부 구성을 갖는다.
RI 로직부(120F)는 제1커패시터형 디지털 아날로그 변환기(120A)를 다음과 같이 제어하여 이로부터 부극성의 잔류전압(VDAC -)이 발생되어 잔류전압 증폭기(120C)의 일측 입력단자에 공급된다.
코스 및 파인 SAR 변환부(110)에서 SAR 변환이 종료된 후 아날로그 입력전압이 공급되는 것을 알리기 위한 샘플링예보신호(ΦRI_SAMP)가 RI 로직부(120F)에 입력된다. 이때, RI 로직부(120F)는 커패시터(CS11),(CE11)의 일측 단자에 정극성의 아날로그 입력전압(VIN +)을 공급하고, 스위치(SW13)를 턴온시켜 공통모드 전압(VCM)이 상기 커패시터(CS11),(CE11)에 충전된다.
상기 커패시터(CS11),(CE11)의 충전동작이 완료되면, RI 로직부(120F)에 잔류전압측정신호(ΦRI_EVAL)가 입력된다. 이때, RI 로직부(120F)는 스위치(SW13)를 턴오프시켜 커패시터(CS11),(CE11)에 공급되던 공통모드 전압(VCM)이 차단된다. 이때, 잔류전압 증폭기(120C)가 인에이블 상태로 전환된다.
그리고 SAR 변환을 위해 사용되고 있던 잔류전압적분용 커패시터(CF11),(CF21)가 잔류전압 증폭기(120C)의 양측 입력단자에 각기 연결되어 이들의 충전전압이 상기 잔류전압 증폭기(120C)에 의해 증폭된다.
RI 로직부(120F)는 스위치(SW12)를 턴온시켜 이전 모드에서 변환된 SAR 8비트의 전압이 잔류전압 증폭기(120C)의 일측 입력단자에 순차적으로 공급되고, 이전에 발생된 피드백 비트(Ej-1)가 지연기(120E)를 통해 커패시터(CE11)에 충전되어 제1 커패시터형 디지털 아날로그 변환기(120A)로부터 부극성의 잔류전압(VDAC -)이 발생되고, 이는 잔류전압 증폭기(120C)의 일측 입력단자에 공급된다.
마찬가지로, RI 로직부(120F)는 제2커패시터형 디지털 아날로그 변환기(120B)를 상기 제1커패시터형 디지털 아날로그 변환기(120A)와 같이 제어하여 그 제2커패시터형 디지털 아날로그 변환기(120B)로부터 정극성의 잔류전압(VDAC +)이 발생되고, 이는 잔류전압 증폭기(120C)의 타측 입력단자에 공급된다.
상기와 같은 과정을 통해 발생된 잔류전압(VDAC -, VDAC +)은 잔류전압증폭기(120C)에 의해 23만큼 증폭된 전압(Vo[j] -),(Vo[j] +)으로 변환된다.
비교기(120D)는 상기와 같이 발생된 전압(Vo[j] -),(Vo[j] +)을 비교하여 그에 따른 피드백 비트(Ej)를 출력한다.
이러한 과정을 총 25번 반복하여 전체적인 이득을 28으로 맞추어 준다. 마지막 25번째에 생성된 전압(Vo[j] -),(Vo[j] +)은 코스 및 파인 SAR 변환부(110)가 파인 변환(Fine conversion) 모드로 동작할 때 입력전압으로 공급된다.
도 6은 본 발명에 따른 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기에 적용된 클럭신호들을 나타낸 파형도로서 이 클럭신호들에 대해 설명하면 다음과 같다.
아날로그/디지털 변환을 위한 타이밍 클럭신호들은 외부 클럭신호인 샘플링예보신호(ΦSAR_SAMP)에 의해 내부적으로 만들어진다. 샘플링예보신호(ΦSAR_SAMP)가 "하이"일 때 잔류전압적분용 커패시터(CF11),(CF21)에 충전된 아날로그 입력전압(VIN)을 샘플링하고, 디지털 회로들을 리세트한다.
샘플링예보신호(ΦSAR_SAMP)가 "로우"로 천이되면, 변환예보신호(ΦSAR _ CONV)가 "하이"로 천이되어 8-bit 코스 SAR 변환을 수행한다.
이후, 상기 변환예보신호(ΦSAR_CONV)가 "로우"로 천이되면 샘플링예보신호(ΦRI_SAMP)와 잔류전압측정신호(ΦRI_EVAL)가 교번되게 활성화 되면서 상기와 같이 25번의 잔류전압 적분 과정을 수행한다.
상기와 같은 일련의 잔류전압 적분 과정이 마무리 되면, 상기 변환예보신호(ΦSAR_CONV)가 "하이"로 천이되어 8-bit 파인 SAR 변환을 수행한 후 전체 동작을 종료한다.
상기와 같은 과정을 통해 생성된 디지털 출력(G16:0)은 상기 샘플링예보신호(ΦSAR_SAMP)가 "로우"에서 "하이"로 천이될 때 출력 레지스터(도면에 미표시)에 저장된다.
도 7은 본 발명에 따른 커패시터 부정합의 개선예를 나타낸 블록도이다. 잔류전압을 적분하는 과정에서 커패시터 부정합(Capacitor mismatch) 문제가 발생될 수 있는데, 도 7은 잔류전압을 적분하는 과정에서 이전에 피드백 전압을 충전하는데 사용된 커패시터(CE)와 잔류전압생성용 커패시터(CS)에 DEM(Dynamic Element Matching)을 적용하여 커패시터 부정합을 개선한 것을 나타낸 것이다.
잔류전압을 적분하는 과정에서 총 1024C(32Cㅧ32)의 커패시터가 사용되는데, 이 중에서 최상위 비트(MSB)의 32C로서 이전에 피드백 전압을 충전하는데 사용된 커패시터(CE)를 사용하고, 나머지의 992C로서 아날로그 입력전압(VIN)에 대한 8-bit 코스(또는 파인) SAR 변환된 값을 저장하는데 사용된 잔류전압생성용 커패시터(CS)를 사용한다. 상기 992C는 32C 단위를 갖는 31 개로 분류하여, 이들 중에서 16개는 CS7(512C)로, 8개는 CS6(256C), 4개는 CS5(128C), 2개는 CS4(64C), 남은 한 개 CS3(32C)로 분류한다.
상기 설명에서와 같이 잔류전압측정신호(ΦRI _ EVAL)가 입력되는 단계에서 디지털신호를 아날로그신호로 변환한 전압을 커패시터에 충전하여 잔류전압(RES)을 발생하는 단계에서 피드백 비트를 제외한 항상 똑같은 디지털신호에 해당되는 전압을 충전하는 과정을 32(25)번 반복적으로 수행한다. 이때, 상기 총 1024C의 커패시터 중에서 32C 커패시터 씩 32회에 걸쳐 순차적으로 선택하여 상기 디지털신호에 해당되는 전압을 충전한다. 이에 따라, 상위 5개의 커패시터(CS7-CS3) 및 커패시터(CE) 까지의 커패시터를 평균화 하는 효과가 발휘되어 커패시터 부정합 문제가 해소된다.
도 8은 본 발명에 따른 SAR 아날로그 디지털 변환기의 나이키스트 속도 FT(Fast Fourier Transforms) 스펙트럼을 나타낸 그래프이다. 도 8에서와 같이 본 발명에 따른 AR 아날로그 디지털 변환기는 2 KS/s의 샘플링 속도로 977.777 Hz의 입력 아날로그 신호를 변환하였을 때, 98.2 dB의 SFDR(Spurious Free Dynamic Range)와 84.6 dB의 SNDR(Signal to Noise Ratio and Distortion Ratio)을 나타내었다.
도 9는 본 발명에 따른 SAR 아날로그 디지털 변환기의 선형 특성을 나타낸 파형도이다. 도 9에서와 같이 본 발명에 따른 AR 아날로그 디지털 변환기는 2 KS/s의 샘플링 속도에서 -0.70/+0.49의 DNL(Differential Non-Linearity)와 -3.44/+3.65의 INL(Integral Non-Linearity)를 나타내었다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.
100:축차 근사형 아날로그 디지털 변환기 110 : 코스 및 파인 SAR 변환부
111 : 멀티플렉서 112 : 아날로그 디지털 변환기
113 : 디멀티플렉서 120 : 잔류전압 적분부
121 : 제1디지털 아날로그 변환기 122 : 제1감산기
123 : 잔류전압 증폭기 124 : 제2감산기
125 : 적분기 126 : 델타-시그마 변조 루프
130 : 디지털신호 출력부

Claims (13)

  1. 코스 SAR(Successive Approximation Register) 변환모드에서 아날로그 입력전압을 공급받아 최상위비트의 디지털신호로 변환하고, 파인 SAR 변환 모드에서는 피드백전압을 공급받아 최하위비트의 디지털신호로 출력하는 코스 및 파인 축차 근사형 변환부;
    상기 아날로그 입력전압과 상기 디지털신호를 아날로그신호로 변환한 아날로그 전압의 차이 전압인 잔류전압을 미리 정해진 이득으로 미리 정해진 횟수만큼 반복적으로 증폭하여 최종의 목표 배수로 출력하는 잔류전압 적분부; 및
    상기 코스 및 파인 축차 근사형 변환부로부터 공급되는 코스 SAR 변환의 결과, 상기 잔류전압 적분부에 구비된 DSM(Delta-Sigma Modulation) 루프의 결과 및 상기 코스 및 파인 축차 근사형 변환부로부터 공급되는 파인 SAR 변환의 결과를 더하여 해당 비트의 디지털 코드를 출력하는 디지털신호 출력부를 포함하는 것을 특징으로 하는 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기.
  2. 제1항에 있어서, 상기 코스 및 파인 축차 근사형 변환부는
    코스 SAR 변환모드에서 상기 아날로그 입력전압을 선택하여 출력하고, 상기 파인 SAR 변환 모드에서는 상기 피드백전압을 선택하여 출력하는 멀티플렉서;
    상기 코스 SAR 변환모드 또는 상기 파인 SAR 변환모드에서 상기 멀티플렉서로부터 공급되는 아날로그 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기;
    상기 아날로그 디지털 변환기로부터 공급되는 디지털신호를 출력함에 있어서, 상기 코스 SAR 변환 모드에서 최상위비트의 디지털신호를 출력하고, 상기 파인 SAR 변환 모드에서는 최하위비트의 디지털신호를 출력하는 디멀티플렉서; 및
    상기 코스 SAR 변환 모드와 상기 파인 SAR 변환 모드에 따라 상기 멀티플렉서 및 상기 디멀티플렉서의 동작을 제어하는 제어 로직부를 포함하는 것을 특징으로 하는 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기.
  3. 제1항에 있어서, 상기 잔류전압 적분부는
    상기 잔류전압을 23의 이득으로 25번 반복적으로 증폭하여 최종적으로 28배의 전압으로 출력하는 것을 특징으로 하는 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기.
  4. 제1항에 있어서, 상기 잔류전압 적분부는
    상기 코스 및 파인 축차 근사형 변환부로부터 공급되는 최상위비트의 디지털신호를 아날로그 신호로 변환하는 제1디지털 아날로그 변환기;
    상기 입력전압에서 상기 제1디지털 아날로그 변환기의 출력전압을 감산하여 그에 따른 잔류전압을 출력하는 제1감산기;
    상기 잔류전압을 미리 설정된 배수로 증폭하는 잔류전압 증폭기;
    상기 잔류전압 증폭기의 출력전압에서 DSM(Delta-Sigma Modulation) 피드백전압을 감산하는 제2감산기;
    상기 제2감산기의 출력전압을 적분하여 그에 따른 출력전압을 발생하는 적분기; 및
    상기 잔류전압을 상기 미리 설정된 배수로 증폭하여 적분기에 누적시킬 때 마다 상기 DSM 피드백전압을 발생하여 상기 적분기의 출력전압이 상기 잔류전압 증폭기의 비선형성을 유발하지 않는 안전출력범위 이내로 제한되게 하는 델타-시그마 변조 루프를 포함하는 것을 특징으로 하는 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기.
  5. 제4항에 있어서, 상기 미리 설정된 배수는 23인 것을 특징으로 하는 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기.
  6. 제4항에 있어서, 상기 잔류전압을 상기 미리 설정된 배수로 증폭하여 적분기에 누적시키는 횟수는 25인 것을 특징으로 하는 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기.
  7. 제4항에 있어서, 상기 델타-시그마 변조 루프는
    상기 적분기의 출력전압을 기준전압과 비교하여 그에 따른 디지털의 피드백전압을 발생하는 비교기;
    상기 비교기로부터 공급되는 상기 디지털의 피드백전압을 지연시켜 출력하는 지연기;
    상기 지연기에서 출력되는 상기 디지털의 피드백전압을 아날로그 신호로 변환하는 제2디지털 아날로그 변환기; 및
    상기 제2디지털 아날로그 변환기로부터 공급되는 아날로그 전압을 증폭하여 상기 DSM 피드백전압을 발생하는 증폭기를 포함하는 것을 특징으로 하는 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기.
  8. 제7항에 있어서, 상기 비교기는 1비트의 비교기이고, 상기 제2디지털 아날로그 변환기는 1비트의 디지털 아날로그 변환기인 것을 특징으로 하는 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기.
  9. 제7항에 있어서, 상기 증폭기는
    상기 제2디지털 아날로그 변환기로부터 공급되는 아날로그 전압을 2-2 배수로 증폭하는 것을 특징으로 하는 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기.
  10. 제1항에 있어서, 상기 코스 및 파인 축차 근사형 변환부는
    상기 잔류전압 적분을 위해 충전 동작하는 잔류전압적분용 커패시터;
    상기 아날로그 입력전압과 상기 코스 SAR 변환의 결과를 번갈아 받아들여 잔류전압을 생성하는 잔류전압생성용 커패시터; 및
    상기 잔류전압 적분부로부터 공급되는 피드백 비트의 전압을 충전하는 피드백전압충전용 커패시터를 각기 구비하는 제1커패시터형 디지털 아날로그 변환기 및 제2커패시터형 디지털 아날로그 변환기 포함하는 것을 특징으로 하는 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기.
  11. 제10항에 있어서, 상기 잔류전압적분용 커패시터는
    용량이 상기 잔류전압생성용 커패시터의 용량이나 상기 피드백전압충전용 커패시터의 용량에 비해 작은 값을 갖도록 설계되어, 코스 SAR 변환모드에서 상기 피드백전압을 최하위비트의 디지털신호로 변환할 때 상대적으로 빠른 속도로 변환하는 것이 가능케 하는 것을 특징으로 하는 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기.
  12. 제10항에 있어서, 상기 잔류전압적분용 커패시터는
    용량이 상기 잔류전압생성용 커패시터의 용량이나 상기 피드백전압충전용 커패시터의 용량에 비해 작은 값을 갖도록 설계되어, 파인 SAR 변환모드에서 상기 잔류전압 적분 이후에 증폭된 잔류전압을 최하위비트의 디지털신호로 변환할 때 상대적으로 빠른 속도로 변환하는 것이 가능케 하는 것을 특징으로 하는 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기.
  13. 제10항에 있어서, 상기 피드백전압충전용 커패시터와 상기 잔류전압생성용 커패시터는 DEM(Dynamic Element Matching)이 적용되어 커패시터 부정합 개선 기능을 수행하는 것을 특징으로 하는 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기.
KR1020170124868A 2017-09-27 2017-09-27 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기 KR101840683B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020170124868A KR101840683B1 (ko) 2017-09-27 2017-09-27 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기
US15/993,432 US10250277B1 (en) 2017-09-27 2018-05-30 SAR-type analog-digital converter using residue integration

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170124868A KR101840683B1 (ko) 2017-09-27 2017-09-27 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기

Publications (1)

Publication Number Publication Date
KR101840683B1 true KR101840683B1 (ko) 2018-03-21

Family

ID=61900464

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170124868A KR101840683B1 (ko) 2017-09-27 2017-09-27 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기

Country Status (2)

Country Link
US (1) US10250277B1 (ko)
KR (1) KR101840683B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102073309B1 (ko) 2018-08-06 2020-02-04 울산과학기술원 가스 센서 시스템

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102441025B1 (ko) * 2017-12-06 2022-09-05 삼성전자주식회사 반도체 장치 및 그 동작 방법
US10840932B2 (en) * 2018-10-12 2020-11-17 Mediatek Inc. Analog-to-digital converter
US10476513B1 (en) * 2018-11-19 2019-11-12 Ncku Research And Development Foundation SAR ADC with high linearity
US10771083B2 (en) * 2018-12-28 2020-09-08 Texas Instruments Incorporated Top plate sampling analog-to-digital converter (ADC) having a dynamic comparator with a preamplifier and a clamp circuit
US10396811B1 (en) * 2019-01-15 2019-08-27 Globalfoundries Inc. Temperature compensation for reference voltages in an analog-to-digital converter
US11094354B2 (en) 2019-10-10 2021-08-17 Stmicroelectronics International N.V. First order memory-less dynamic element matching technique
KR20210100438A (ko) 2020-02-06 2021-08-17 삼성전자주식회사 아날로그 디지털 변환 장치 및 아날로그 디지털 변환 방법
TWI768549B (zh) * 2020-11-19 2022-06-21 瑞昱半導體股份有限公司 管線式類比數位轉換器與類比數位轉換方法
CN113422608A (zh) * 2021-05-25 2021-09-21 杭州微纳核芯电子科技有限公司 电容数字转换电路
GB2605466A (en) * 2021-06-21 2022-10-05 Nordic Semiconductor Asa Error-feedback SAR-ADC
CN115549683A (zh) * 2022-10-18 2022-12-30 杭州万高科技股份有限公司 一种高精度增量型zoom ADC架构

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100031831A (ko) * 2008-09-16 2010-03-25 한국전자통신연구원 다단 연속 근사 레지스터 아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법
KR20120061094A (ko) * 2010-10-22 2012-06-13 삼성전자주식회사 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서
KR20120065806A (ko) * 2010-12-13 2012-06-21 한국전자통신연구원 아날로그 디지털 변환기
US20120229313A1 (en) * 2011-03-08 2012-09-13 University Of Macau Analog to digital converter circuit
KR101309837B1 (ko) * 2010-03-16 2013-09-23 한국전자통신연구원 순차 접근 아날로그-디지털 변환기 및 그 구동 방법
KR20150122284A (ko) * 2014-04-22 2015-11-02 에스케이하이닉스 주식회사 Ｓａｒ 및 ｓｓ 아날로그-디지털 변환 장치 및 그 방법과 그에 따른 씨모스 이미지 센서
KR20170069140A (ko) * 2015-12-10 2017-06-20 삼성전자주식회사 플래시 지원 연속 근사 레지스터형 adc의 리던던시 장치 및 방법
KR101774522B1 (ko) * 2016-06-02 2017-09-04 금오공과대학교 산학협력단 파이프라인 축차근사형 에이디씨

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7511648B2 (en) * 2007-04-23 2009-03-31 Texas Instruments Incorporated Integrating/SAR ADC and method with low integrator swing and low complexity
US7944386B2 (en) * 2008-10-21 2011-05-17 Analog Devices, Inc. Apparatus for and method of performing an analog to digital conversion

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100031831A (ko) * 2008-09-16 2010-03-25 한국전자통신연구원 다단 연속 근사 레지스터 아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법
KR101309837B1 (ko) * 2010-03-16 2013-09-23 한국전자통신연구원 순차 접근 아날로그-디지털 변환기 및 그 구동 방법
KR20120061094A (ko) * 2010-10-22 2012-06-13 삼성전자주식회사 아날로그 디지털 컨버터 및 이를 포함하는 이미지 센서
KR20120065806A (ko) * 2010-12-13 2012-06-21 한국전자통신연구원 아날로그 디지털 변환기
US20120229313A1 (en) * 2011-03-08 2012-09-13 University Of Macau Analog to digital converter circuit
KR20150122284A (ko) * 2014-04-22 2015-11-02 에스케이하이닉스 주식회사 Ｓａｒ 및 ｓｓ 아날로그-디지털 변환 장치 및 그 방법과 그에 따른 씨모스 이미지 센서
KR20170069140A (ko) * 2015-12-10 2017-06-20 삼성전자주식회사 플래시 지원 연속 근사 레지스터형 adc의 리던던시 장치 및 방법
KR101774522B1 (ko) * 2016-06-02 2017-09-04 금오공과대학교 산학협력단 파이프라인 축차근사형 에이디씨

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102073309B1 (ko) 2018-08-06 2020-02-04 울산과학기술원 가스 센서 시스템

Also Published As

Publication number Publication date
US10250277B1 (en) 2019-04-02
US20190097648A1 (en) 2019-03-28

Similar Documents

Publication Publication Date Title
KR101840683B1 (ko) 잔류전압 적분을 이용한 축차 근사형 아날로그 디지털 변환기
US10158369B2 (en) A/D converter
US9385740B2 (en) SAR ADC and method thereof
US5977899A (en) Digital-to-analog converter using noise-shaped segmentation
CN111327323B (zh) 无源噪声整形过采样逐次逼近模数转换器及控制方法
US8947285B2 (en) ADC with noise-shaping SAR
EP2629429B1 (en) A/D converter and method for calibrating the same
CN110401449B (zh) 一种高精度sar adc结构及校准方法
JP4139332B2 (ja) 増分デルタ・アナログ／ディジタル変換器
US10027343B2 (en) Circuit and method for generating reference signals for hybrid analog-to-digital convertors
US9030344B2 (en) System and method for integration of hybrid pipeline
KR20180105027A (ko) 분할-커패시터 기반의 디지털-아날로그 변환기를 갖는 축차 근사형 아날로그-디지털 컨버터
US11349492B2 (en) Analog-to-digital converter
TW201916599A (zh) 類比/數位轉換器及其方法
US10312926B2 (en) Noise-shaping analog-to-digital converter
JP2015211391A (ja) Ａｄ変換器及びａｄ変換方法
US10886937B1 (en) Method to embed ELD DAC in SAR quantizer
CN108270442B (zh) 具有增大分辨率的第一级的模-数转换器
US11955983B2 (en) Error-feedback SAR-ADC
Sundarasaradula et al. A 6-bit, two-step, successive approximation logarithmic ADC for biomedical applications
US7573417B2 (en) Multi-bit per stage pipelined analog to digital converters
WO2019227845A1 (en) Successive approximation register (sar) analog to digital converter (adc) dynamic range extension
Ming et al. An 8b 80Msample/s pipelined ADC with background calibration
JP2023081353A (ja) デルタ－シグマ・アナログ－デジタル変換器のゲインプログラマビリティ技術
Li et al. A 0.45 mW 12b 12.5 MS/s SAR ADC with digital calibration

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant