CN108270442B - 具有增大分辨率的第一级的模-数转换器 - Google Patents

具有增大分辨率的第一级的模-数转换器 Download PDF

Info

Publication number
CN108270442B
CN108270442B CN201711468396.2A CN201711468396A CN108270442B CN 108270442 B CN108270442 B CN 108270442B CN 201711468396 A CN201711468396 A CN 201711468396A CN 108270442 B CN108270442 B CN 108270442B
Authority
CN
China
Prior art keywords
analog
digital
digital converter
capacitor
converter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711468396.2A
Other languages
English (en)
Other versions
CN108270442A (zh
Inventor
S·保罗
R·N·斯里尼瓦撒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN108270442A publication Critical patent/CN108270442A/zh
Application granted granted Critical
Publication of CN108270442B publication Critical patent/CN108270442B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/001—Analogue/digital/analogue conversion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/002—Provisions or arrangements for saving power, e.g. by allowing a sleep mode, using lower supply voltage for downstream stages, using multiple clock domains or by selectively turning on stages when needed
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
    • H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/0607—Offset or drift compensation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
    • H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
    • H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

本申请涉及具有增大分辨率的第一级的模‑数转换器。一个示例包括流水线型模‑数转换器装置(100)。流水线型模‑数转换器装置(100)包括电容式数‑模转换器(104)、第一模‑数转换器(106)和第二模‑数转换器(108)。电容式数‑模转换器(104)包括包含顶板(TP)和底板(BP)的电容器(112)，电容式数‑模转换器(104)在电容器(112)接地时对施加到流水线型模‑数转换器装置(100)的模拟输入信号进行采样，在顶板(TP)浮置时保持所采样的模拟输入，并输出残余电压。第二模‑数转换器(108)耦合到电容器(112)的顶板(TP)，第二模‑数转换器(108)在顶板(TP)浮置之后产生电容器(112)的顶板(TP)上的电压的第二数字表示，其中第二数字表示表示由流水线型模‑数转换器装置(100)的第一级产生的精细位。

Description

具有增大分辨率的第一级的模-数转换器
技术领域
本公开总体上涉及一种模-数转换器，并且更具体地涉及具有增大分辨率的第一级的模-数转换器。
背景技术
在电子学中，模-数转换器(ADC)是将模拟信号转换成数字信号的装置。例如，ADC可以将由麦克风拾取的模拟音频信号转换为数字信号，诸如来自允许用计算机操纵数字信号的录音棚中的麦克风。ADC还可以提供隔离测量，诸如将输入模拟电压或电流转换为与电压或电流的大小成比例的数字数的电子装置。数字输出通常是与输入成比例的二进制补码数。
发明内容
一个示例包括一种流水线型模-数转换器装置。流水线型模-数转换器装置包括包含电容式数-模转换器、第一模-数转换器和第二模-数转换器的第一级。电容式数-模转换器包括包含顶板和底板的电容器。电容式数-模转换器在电容器接地时对施加到流水线型模-数转换器装置的模拟输入信号进行采样，在顶板浮置时保持所采样的模拟输入，并输出残余电压。第一模-数转换器耦合到电容器的底板，第一模-数转换器在电容器接地时产生电容器的底板上的电压的第一数字表示，其中第一数字表示表示由流水线型模-数转换器装置的第一级产生的粗糙位(coarse bit)。第二模-数转换器耦合到电容器的顶板。第二模-数转换器在顶板浮置之后产生电容器的顶板上的电压的第二数字表示，其中第二数字表示表示由流水线型模-数转换器装置的第一级产生的精细位。
另一个示例包括一种将模拟信号转换为数字信号的方法，该方法包括在电容式数-模转换器的电容器的顶板接地时对施加到流水线型模-数转换器装置的模拟输入信号进行采样；将电容器的底板上的电压转换成第一数字表示，其中第一数字表示表示由流水线型模-数转换器装置的第一级产生的粗糙位；浮置电容器的顶板；以及将电容器的顶板上的电压转换成第二数字表示，其中第二数字表示表示由流水线型模-数转换器装置的第一级产生的精细位。
另一个示例包括另一流水线型模-数转换器装置。流水线型模-数转换器装置包括第一级和第二级。第一级包括电容式数-模转换器、第一模-数转换器和第二模-数转换器。电容式数-模转换器包括包含顶板和底板的电容器，电容式数-模转换器在电容器接地时对施加到流水线型模-数转换器装置的模拟输入信号进行采样，并且在顶板浮置时保持所采样的模拟输入。第一模-数转换器耦合到电容器的底板，第一模-数转换器在电容器接地时产生电容器的底板上的电压的第一数字表示，其中第一数字表示表示由流水线型模-数转换器装置的第一级产生的粗糙位。第二模-数转换器耦合到电容器的顶板，第二模-数转换器在顶板浮置之后产生电容器的顶板上的电压的第二数字表示，其中第二数字表示表示由流水线型模-数转换器装置的第一级产生的精细位。第三模-数转换器耦合到电容式数-模转换器的模拟输出端，第三模-数转换器产生来自第一级的残余电压的第三数字表示。数字求和器将第一数字表示、第二数字表示和第三数字表示求和成为施加到流水线型模-数转换器装置的模拟信号的复合数字表示。
附图说明
图1示出了从装置的第一级获得附加位的装置的示例。
图2示出了从装置的第一级获得附加位的另一装置的示例。
图3示出了校正偏移误差的偏移校正电路的示例。
图4示出了耦合到顶板模-数转换器和底板模-数转换器的示例电容式数-模转换器。
图5示出了用于从图1和图2所示的装置的第一级获得附加位的示例方法。
具体实施方式
本公开涉及一种流水线型模-数转换器(ADC)，其能够从多个级的第一级中获得附加位。在一个示例中，ADC的第一级包括包含电容器的电容式数-模转换器(CDAC)。第一模-数转换器(ADC)耦合到电容器的底板，并且第二ADC耦合到电容器的顶板。第一级中的第一ADC和第二ADC一起为第一级产生比在第一级中通常使用单个附加ADC的更多的位。来自第一级的残余电压由第二级转换成分辨率的附加位。在示例中，包括使用耦合到电容器的顶板的第二模-数转换器的混合布置仅使用二十四个比较器允许横跨输入信号的六十四个等级(level)，其中通常这种分辨率将需要六十四个比较器。较少的比较器降低流水线型ADC的功率要求。
通常，连接到流水线型ADC的第一级的输入端相对于第一级采样网络具有时序和带宽失配。这引入了动态误差，其在高输入频率下将第一级的有效位数限制为四个。本文公开的ADC包括消除这种动态误差的保持阶段。此外，通过在ADC的第一级内添加耦合到电容器的顶板的第二模-数转换器，使用ADC的第一级获得附加位，其允许第二级的放松规格。
图1示出了从装置100的第一级获得附加位的装置100的示例。在示例中，装置100是流水线型ADC。在其它示例中，装置100是诸如音频记录设备的另一个装置内的组件。装置100包括第一级STG 1和第二级STG 2。然而，装置100可以基于期望的装置分辨率包括一个或多个附加级。
STG 1包括耦合到模拟输入端的电容式数-模转换器(CDAC)104，该模拟输入端向装置100提供模拟输入信号ANALOG INPUT。CDAC 104包括电容器112。电容器112包括底板(BP)和顶板(TP)。CDAC 104在电容器112耦合到接地的采样时间段内接受ANALOG INPUT。此后，电容器112的TP浮置并且在相减时间段(subtract time period)期间变为电压：-Vin(例如，ANALOG INPUT)+VDAC。在电压被减去之后，电容器112上的剩余电压被保持。电容器112两端的电压的这种保持消除了动态误差。因此，CDAC 104起到类似采样/减法/保持电路的作用。CDAC 104包括电容器阵列(图4)以生成电荷残余，该残余与N等级信号近似值与信号本身之间的差成比例。该电荷残余被转储到CDAC 104内的放大器(图4)的虚拟接地上。CDAC 104从输入电压中减去DAC电压，并且生成与在电容器112的TP上的残余电压成比例的电荷输入。CDAC 104产生该残余的模拟电压表示，其比常规STG 1中产生的大小更小。在示例中，CDAC 104用于低到中等速度、低噪声、高线性度应用。
CDAC 104的电容器112的BP耦合到STG 1内的第一模-数转换器(ADC)，本文被称为BP ADC 106。在电容器112耦合到接地的保持时间段期间，BP ADC 106接受电容器112的BP上的电压。BP ADC 106在保持时间段期间产生对应于由STG 1产生的粗糙位的少量位。在示例中，BP ADC 106产生多达四位。在其它示例中，BP ADC 106产生更多或更少的位。BP ADC106可能引入偏移误差，该偏移误差用图3中所示的电路解决。
CDAC 104的电容器112的TP耦合到STG 1内的第二ADC，本文被称为TP ADC 108。在BP ADC 106产生其位之后，电容器112的TP浮置。在电容器112的TP浮置之后，BP ADC 106的输出端耦合到电容器112的BP。然后TP移动到ANALOG INPUT减去VDAC(BP)。VDAC(BP)是对应于由BP ADC 106产生的STG 1输出的第一近似值的中间电压。此后，在电容器112的TP浮置的保持时间段期间，TP ADC 108接受在电容器112浮置之后在电容器112的TP上剩余的电压。TP ADC 108的输出确定将与BP ADC 106一起从ANALOG INPUT中减去的CDAC 104的电压。TP ADC 108产生少量的位，其对应于在保持时间段期间由STG 1产生的精细位。然后，TPADC 108的输出端耦合到电容器112的BP。在这种耦合之后，TP移动到ANALOG INPUT减去VDAC(BP+TP)，其是STG 1的最终未放大残余。在示例中，TP ADC 106产生两个位，比从STG 1常规可获得的多两个位。在其它示例中，TP ADC 108产生更多或更少的位。因此，在示例中，STG 1产生六个分辨率位，比使用缺乏TP ADC 108的常规STG 1可能产生的多两个附加的分辨率位。为了避免破坏在电容器112的TP上剩余的电压，TP ADC 108可以相对于BP ADC 106是小的。这种小型TP ADC 108可能引入偏移误差，该偏移误差用图3所示的电路解决。TPADC 108包括关于电荷泄漏和输入负载的严格规范。在示例中，BP ADC 106和TP ADC 108包括图3中所示的电路以校正偏移误差。
STG 2包括第三ADC 110。ADC 110耦合到CDAC 104的输出端。STG 2中的ADC 110接收由CDAC 104产生的模拟电压。该模拟电压表示CDAC 104的残余电压。
数字求和器114耦合到BP ADC 106的输出端、TP ADC 108的输出端和ADC 110的输出端。数字求和器114将由STG 1产生的位与由STG 2产生的位，由BP ADC 106、TP ADC 108和ADC 110产生的位组合，以产生复合数字输出信号DIGITAL OUT。DIGITAL OUT是装置100的ANALOG INPUT的数字表示。
数字求和器114另外耦合到误差反馈回路、耦合到TP ADC 108的第一误差反馈回路116和耦合到BP ADC 106的第二误差反馈回路118。STG 2的输出用于调节TP ADC 108的等级并且TP ADC 108用于调节BP ADC 106的等级。数字求和器114另外检查STG 2的输出。如果STG 2的输出在预期给定的理想的TP ADC 108和BP ADC 106内的范围之外，则这提供偏移误差的指示。这些偏移误差提供TP ADC 108和BP ADC 106的阈值被错误设定的指示。数字求和器114连续地检测发生超范围的方向(高于MAX值或低于MIN值)，以及作为调节TPADC 108和BP ADC 106的阈值的基础的TP ADC 108和BP ADC 106的输出，在图3中更详细地讨论。数字求和器114分别经由误差反馈回路116和118向TP ADC 108和BP ADC 106提供误差校正信号。在示例中，TP ADC 108和BP ADC 106基于从数字求和器114接收的误差校正信号来校正这种偏移误差。
图2示出用于从装置200的第一级获得附加位的另一装置200的示例。在示例中，装置200为流水线型ADC。在其它示例中，装置200是诸如音频记录设备的另一装置内的组件。
在示例装置200中，STG 1具体包括耦合到电容器112的BP的闪速ADC(flash ADC)，本文被称为BP闪速转换器208。STG 1进一步包括耦合到电容器112的TP的闪速ADC，本文被称为TP闪速转换器210。BP闪速转换器208执行以上针对BP ADC 106描述的功能，并且TP闪速转换器210执行以上针对TP ADC 108描述的功能。除了以上针对BP ADC 106和TP ADC108描述的优点，BP闪速转换器208和TP闪速转换器210还包括图3中所示的电路。
除了以上针对BP ADC 106和TP ADC 108所描述的优点之外，在示例中，BP闪速转换器208和TP闪速转换器210各自耦合到偏移校正器，例如BP偏移校正器236和TP偏移校正器234。BP偏移校正器236接收来自TP闪速转换器210和BP闪速转换器208的输出。基于接收到的TP闪速转换器210和BP闪速转换器208的输出，BP偏移校正器236产生偏移校正信号。BP偏移校正器236将这种偏移校正信号输出到BP闪速转换器208，以校正由BP闪速转换器208产生的偏移误差。TP偏移校正器234接收来自TP闪速转换器210的输出和多路复用器(MUX)232的输出两者。基于接收的TP闪速转换器210的输出和多路复用器232的输出两者，TP偏移校正器234产生偏移校正信号。TP偏移校正器234将这种偏移校正信号输出到TP闪速转换器210，以校正由TP闪速转换器210产生的偏移误差。
装置200进一步包括耦合到CDAC 206的输出端并耦合到装置200的STG2的输入端的放大器212。在所示的示例中，放大器212耦合到多个ADC，例如，耦合到第一ADC 214的输入端和第二ADC 216的输入端。放大器212放大由CDAC 206产生的模拟信号，并将所放大的模拟信号输出到STG 2。由CDAC 206产生的模拟信号是比通常由STG 1提供的残余更小的残余，这允许AMP 212使用比常规STG 1和STG 2之间所使用的增益更高的增益。使用这种更高的增益减少了STG 2非理想性的影响。
STG 2包括并联的第一ADC 214和第二ADC 216，它们的输出端耦合到多路复用器232的第一输入端和第二输入端。多路复用器232多路复用该输入并将所多路复用的信号输出到数字求和器224。在另一个示例中，STG 2包括耦合到数字求和器224的单个ADC。在示例中，第一ADC 214和第二ADC216是交叉的逐次逼近寄存器(SAR)ADC。SAR ADC提供具有无偏移误差和高精度的优点。两个ADC 214和216并联操作，并且从而加速处理引入到STG 2的模拟信号。该增加的速度允许STG 2的时序输出与STG 1的输出近似匹配。第一开关220耦合到放大器212的输出端以及第一ADC 214的输入端，并且第二开关222耦合到放大器212的输出端和第二ADC 216的输入端。第一开关220和第二开关222在适当的时间闭合以允许第一ADC214和第二ADC 216输入来自放大器212的模拟电压信号。此后，第一ADC 214和第二ADC 216产生由放大器212产生的模拟电压信号的相应部分的数字表示。这些数字表示被输出到多路复用器232。
数字求和器224耦合到BP闪速转换器208的输出端、TP闪速转换器210的输出端和多路复用器232的输出端。数字求和器114将由STG 1产生的位与由STG 2产生的位、由BP闪速转换器208、TP闪速转换器210、ADC 214和ADC 216产生的位组合，以产生复合数字输出信号DIGITAL OUT。DIGITAL OUT是装置200的ANALOG INPUT的数字表示。
在示例中，BP闪速转换器208是16等级ADC(16-level ADC)，并且TP闪速转换器210是具有4个冗余等级的8等级ADC(8-level ADC)。此外，STG 2包括2048个等级，其中有1024个冗余等级。BP闪速转换器208的输出等于由BP闪速转换器208的输出(bp_op)中的“1”所构成的数减8，对于16个等级的闪速转换器，最大输出为+8，并且最小输出为-8。TP闪速转换器210的输出(tp_op)等于由TP闪速转换器210的输出中的“1”所构成的数减4，其中最大输出为+4，并且最小输出为-4。STG 2的输出(stg2_op)等于STG 2的有符号输出。数字求和器224的最终输出等于bp_op*2^12+tp_op*2^10+stg2_op。
图3示出了校正偏移误差的电路300的示例。在示例中，TP ADC 108、BP ADC 106、TP闪速转换器210和BP闪速转换器208各自包括电路300。在示例中，电路300校正由TP ADC108、BP ADC 106、TP闪速转换器210和BP闪速转换器208的阈值被错误设定所导致的偏移误差。在另一个示例中，电路300校正由温度和其它装置参数所导致的偏移漂移。在流水线型装置(诸如装置100/200)中，每个后续级包括附加的输入范围，以校正前一级的ADC误差。该附加范围等于装置100/200的所需范围。这在本文中被称为超范围(over-range)或误差校正范围。监测STG 1和STG 2的输出，并且如果其中任何一个超出其正常范围或超范围，则前级ADC出错，前级ADC包括BP ADC106、TP ADC 108、BP闪速转换器208和TP闪速转换器210。通过监测超范围的方向，可以确定偏移的方向。电路300校正这种偏移。STG 2的输出用于调节TP ADC 108的等级，并且TP ADC 108用于调节BP ADC 106的等级。
TP ADC 108、TP闪速转换器210、BP ADC 106和BP闪速转换器208可以各自包括电路300以校正偏移误差。电路300包括包含多个电阻器R1-Rn的线性电压阶梯(ladder)302。线性电压阶梯302的顶部耦合到电压+Vref，并且电阻器阶梯的底部耦合到电压-Vref。电阻器R1-Rn分别耦合到校正块304a-304n。校正块304a-304n分别耦合到比较器306a-306n。比较器306a-306n另外耦合到电压Vin。比较器306a-306n分别产生单独的位Out1-Outn。
电路300考虑变量。例如，每个比较器306a-306n的输出Out1-Outn指示该输入是大于还是小于为特定比较器306建立的电压阈值。用于比较器306a-306n中的每个的阈值的校正值Corr_1-Corr_n的范围从1到n。来自STG2的数字输出对应于STG 1的模拟电压输出-(Vin-VDAC_BP-VDAC_TP)，其中VDAC_BP是对应于STG 1BP闪速转换器208的输出的模拟电压，并且VDAC_TP是对应于STG 1BP ADC 106/BP闪速转换器208的数字输出的模拟电压。因此，电路300的输出随着输入电压的增加而增加，并且随着来自STG1TP ADC 108/TP闪速转换器210和BP ADC 106/BP闪速转换器208的输出的增加而减小。
电路300执行算法。例如，数字求和器114/TP偏移校正器234确定STG2的输出是否大于最大阈值MAX_VALUE。如果数字求和器114/TP偏移校正器234确定STG 2的输出大于最大阈值MAX_VALUE，则进一步从Out1到Outn中确定哪个比较器306a-306n正在产生二进制0Out。无论哪个校正块304耦合到该比较器306，校正块304都修改比较器306的输出以替代地输出作为替代的二进制1Out。
因此，如果STG 1的输出大于最大允许值，则意味着电路300中给出二进制“1”的输出的比较器306的数量少于正确的数量。数字求和器114/BP偏移校正器236/TP偏移校正器234监测STG 1的输出以做出这种确定。这需要增加电路300的输出中的二进制“1”的数量。为了执行这种增加，比较器306的阈值被降低。知道阈值将被移动的方向，确定哪个比较器306需要调节。选择产生二进制“0”的输出的具有最低阈值的比较器306。调节该比较器306以针对给定输入给出二进制“1”的输出，对该比较器306施加负校正。如果数字求和器114//TP偏移校正器234确定STG 2的输出小于最小阈值MIN_VALUE，则进一步从Out1到Outn中确定哪个比较器306a-306n正在产生二进制1Out。无论哪个校正块304耦合到比较器306，校正块304都修改比较器306的输出以替代地输出作为替代的二进制1Out。如果数字求和器114/TP偏移校正器234确定STG 2的输出不大于最大阈值MAX_VALUE并且STG 2的输出不小于最小阈值MIN_VALUE，则不采取行动。
电路300考虑负超范围，其中由电路300产生的二进制“1”的数量比应该有的数量更多。这要求减少电路300的输出中的二进制“1”的数量，这就要求增加给出二进制“1”作为其输出的比较器306的阈值。选择其输出为二进制“1”的具有最高阈值的比较器306。对应的校正块304对该比较器306施加正的阈值调节，以便针对给定的输入给出作为替代的二进制“0”的输出。
电路300连续地执行该算法，直到即使存在大的比较器306偏移时，所有阈值都达到正确的值。校正块304由数字求和器114/BP偏移校正器236/TP偏移校正器234产生的偏移校正信号控制，并且算法分别调节去往每个比较器306的阈值以考虑其偏移。
图4示出耦合到TP ADC 108/210和BP ADC 106/208的示例CDAC 104。CDAC 104和BP ADC 106/208耦合到VIN。BP ADC 106/208例如在BP0-BP7输出端上产生多个输出位，并且TP ADC 108/210例如在TP0-TP7输出端上产生多个输出位。CDAC 104进一步耦合到REFP节点上的正参考电压和REFM节点上的负参考电压。用在TP_TRIGGER信号节点上接收到的信号触发TP ADC 108/210，并且用在BP_TRIGGER信号节点上接收到的信号触发BP ADC106/208。
CDAC 104包括接入/断开多个相应电容器的多个开关。例如，开关S1-S4分别耦合到电容器C1-C4。为了便于解释，仅示出了四个开关S1-S4和四个相应的电容器C1-C4，其中这些开关和相应电容器的数量基于CDAC 104的期望分辨率。这些开关S1-S4中的每一个包括VIN信号节点、REFP节点、REFM节点和DAC节点。电容器C1和C2经由它们相应的开关S1和S2被控制。开关S1的DAC节点耦合到BP ADC 106/208的BP0输出端，并且开关S2的DAC节点耦合到BP ADC 106/208的BP1输出端。因此，对于八位BP ADC106/208，存在相应数量的开关和电容器。类似地，电容器C3和C4经由它们相应的开关S3和S4被控制。开关S3的DAC节点耦合到TP ADC 108/210的TP0输出端，并且开关S4的DAC节点耦合到TP ADC 108/210的TP7输出端。因此，对于八等级的(3位)TP ADC 108/210，存在相应数量的开关和电容器。开关S1-S4进一步包括“S”采样时序节点和“H”保持时序节点，其接收控制开关S1-S4何时接通和断开的信号。开关S1-S4也耦合到BP ADC 106/208。
在CDAC 104的采样时间段期间，开关S1-S4闭合以将VIN耦合到电容器C1-C4，并且开关S5闭合以将接地耦合到电容器C1-C4。在电容器C1-C4接地的情况下，在BP_TRIGGER节点上触发BP ADC 106/208以根据电容器C1和C2的BP上的电压产生BP ADC 106/208的位。此后，打开开关S5以使电容器C1-C4的TP浮置，并且TP ADC 108/210接收在电容器C1-C4浮置之后在电容器C1-C4的TP上剩余的电压。在TP浮置的情况下，在TP_TRIGGER节点上触发TPADC 108/210，以根据电容器C1-C4的TP上的电压产生TP ADC 108/210的位。
为了生成上面讨论的残余，根据在开关S1-S4的相应DAC节点上接收到的信号，选择性地闭合开关S1-S4。在开关S1-S4的这些DAC节点上接收到的信号选择性地激活电容器C1-C4以产生输出到放大器402的模拟输出电压。放大器402的一个输入端耦合到电容器C1-C4。放大器402的第二输入端耦接到地。放大器402的输出端耦合到开关S6，该开关S6耦合到电容器C5，该电容器C5还耦合到放大器402的第一输入端。开关S6还耦合到另一个开关S7，该开关S7耦合到地。在TP ADC 108/210和BP ADC 106/208产生它们相应的位之后，放大器402被激活以放大电容器C1-C4的TP上剩余的残余，以用于装置100/200的STG 2。闭合开关S6激活放大器402以放大电容器C1-C4的TP上剩余的残余，以用于装置100/200的STG 2。开关S7在CDAC104的采样阶段期间闭合，以在放大器402激活之前使放大器402归零。
鉴于以上描述的前述的结构和功能特征，参考图5将更好地认识根据本公开的各个方面的方法。虽然为了简化说明的目的，图5被示出和描述为连续执行，但是应当理解和认识到，本公开不受所示顺序的限制，因为根据本公开，一些方面可以以不同顺序发生和/或与来自本文所示和所述的其他方面同时发生。此外，并非所有示出的特征都可能是实现根据本公开的方面的方法所需要的。此外，为了简化说明，图5的方法可以包括未讨论的附加功能特征，参照本文所示的示例来描述图5。
图5示出了用于从图1和图2所示的装置的第一级STG 1获得附加位的示例方法500。在502处，在电容式数-模转换器104的电容器112的顶板TP接地时，模拟输入信号ANALOG INPUT被采样并且被施加到流水线型模-数转换器装置100/200。
在504处，将电容器112的底板BP上的电压转换为第一数字表示，其中第一数字表示表示由流水线型模-数转换器100/200的STG 1产生的粗糙位。BP ADC 106/BP闪速转换器208将保持在电容器112的底板BP上的电压转换成该电压的数字表示。
在506处，电容器112的TP浮置。例如，切换电容器112的TP和地之间的开关将电容器112的TP与地断开。浮置电容器112的TP致使采样信号被保持以用于处理。
在508处，将电容器112的TP上的电压转换为第二数字表示，其中第二数字表示表示由流水线型模-数转换器100/200的STG 1产生的精细位。TP ADC 108/TP闪速转换器208将保持在电容器112的顶板TP上的电压转换成该电压的数字表示。
此后，在将采样完全转换为输入信号ANALOG INPUT的数字表示之后，通过切换电容器112的TP和地之间的开关以将电容器112的TP重新连接到地，从而电容器112的TP被重新连接到地。重复方法500以将另一个样本转换成输入信号ANALOG INPUT的另一个数字表示。
以上已经描述了本公开的示例。当然，不可能为了描述本公开而描述组件或方法的每个可想到的组合，但是本领域的普通技术人员将认识到，本公开的许多进一步的组合和置换是可能的。相应地，本公开旨在涵盖落入本申请(包括所附权利要求)的范围内的所有这种改变、修改和变化。

Claims (18)

1.一种流水线型模-数转换器装置，包括：
第一级，其包括：
电容式数-模转换器，其包括包含顶板和底板的电容器，所述电容式数-模转换器在所述电容器的所述顶板接地时在所述电容器的所述底板上对施加到所述流水线型模-数转换器装置的模拟输入信号进行采样，在所述顶板浮置时保持所采样的模拟输入，并且输出残余电压；
第一模-数转换器，其耦合到所述电容器的所述底板，所述第一模-数转换器在所述电容器接地时产生所述电容器的所述底板上的电压的第一数字表示，其中所述第一数字表示表示由所述流水线型模-数转换器装置的所述第一级产生的粗糙位；以及
第二模-数转换器，其耦合到所述电容器的所述顶板，所述第二模-数转换器在所述顶板浮置之后产生所述电容器的所述顶板上的电压的第二数字表示，其中所述第二数字表示表示由所述流水线型模-数转换器装置的所述第一级产生的精细位；
第二级，其包括耦合到所述电容式数-模转换器的模拟输出端的第三模-数转换器，所述第三模-数转换器产生来自所述第一级的所述残余电压的第三数字表示；以及
数字求和器，其将所述第一数字表示、所述第二数字表示和所述第三数字表示求和成为施加到所述流水线型模-数转换器装置的所述模拟输入信号的复合数字表示。
2.根据权利要求1所述的流水线型模-数转换器装置，其中所述第二模-数转换器包含耦合到多个校正块的线性电压阶梯，所述多个校正块分别耦合到多个比较器，其中所述校正块使用来自偏移校正器的反馈信号以修改所述比较器的阈值，从而校正由所述数字求和器接收的所述第一数字表示和所述第二数字表示内的偏移误差。
3.根据权利要求1所述的流水线型模-数转换器装置，进一步包括放大器，其用于放大所述残余电压，并且将所放大的残余电压输出至所述第二级。
4.根据权利要求1所述的流水线型模-数转换器装置，进一步包括反馈回路，其用于将来自偏移校正器的偏移误差校正信号反馈所述第一模-数转换器。
5.根据权利要求1所述的流水线型模-数转换器装置，进一步包括反馈回路，其用于将来自偏移校正器的偏移误差校正信号反馈给所述第二模-数转换器。
6.根据权利要求1所述的流水线型模-数转换器装置，其中所述第一模-数转换器和所述第二模-数转换器是闪速模-数转换器。
7.根据权利要求1所述的流水线型模-数转换器装置，其中所述第一模-数转换器产生四个位并且所述第二模-数转换器产生两个位。
8.一种将模拟信号转换为数字信号的方法，包括：
在电容式数-模转换器的电容器的顶板接地时，在所述电容器的底板上对施加到流水线型模-数转换器装置的模拟输入信号进行采样；
将所述电容器的所述底板上的电压转换成第一数字表示，其中所述第一数字表示表示由所述流水线型模-数转换器装置的第一级产生的粗糙位；
浮置所述电容器的所述顶板；
将所述电容器的所述顶板上的电压转换成第二数字表示，其中所述第二数字表示表示由所述流水线型模-数转换器装置的所述第一级产生的精细位；
在第一模-数转换器和第二模-数转换器产生所述第一数字表示和所述第二数字表示之后，将来自所述电容式数-模转换器的残余电压转换成第三数字表示；以及
将所述第一数字表示、所述第二数字表示和所述第三数字表示进行数字求和成为施加到所述流水线型模-数转换器装置的所述模拟输入信号的复合数字表示。
9.根据权利要求8所述的将模拟信号转换为数字信号的方法，进一步包括在所述残余电压的所述转换之前，放大由所述电容式数-模转换器产生的所述残余电压。
10.根据权利要求8所述的将模拟信号转换为数字信号的方法，进一步包括修改所述第一模-数转换器的比较器阈值以校正所述第一模-数转换器内的偏移误差。
11.根据权利要求8所述的将模拟信号转换为数字信号的方法，进一步包括修改所述第二模-数转换器的比较器阈值以校正所述第二模-数转换器内的偏移误差。
12.根据权利要求8所述的方法，进一步包括通过所述电容器的所述顶板上的所述电压的所述转换来产生两个位。
13.根据权利要求8所述的方法，进一步包括通过所述电容器的所述底板上的所述电压的所述转换来产生四个位。
14.一种流水线型模-数转换器装置，包括：
第一级，其包括：
电容式数-模转换器，其包括包含顶板和底板的电容器，所述电容式数-模转换器在所述电容器的所述顶板接地时在所述电容器的所述底板上对施加到所述流水线型模-数转换器装置的模拟输入信号进行采样，并且在所述顶板浮置时保持所采样的模拟输入，
第一模-数转换器，其耦合到所述电容器的所述底板，所述第一模-数转换器在所述电容器接地时产生所述电容器的所述底板上的电压的第一数字表示，其中所述第一数字表示表示由所述流水线型模-数转换器装置的所述第一级产生的粗糙位；以及
第二模-数转换器，其耦合到所述电容器的所述顶板，所述第二模-数转换器在所述顶板浮置之后产生所述电容器的所述顶板上的电压的第二数字表示，其中所述第二数字表示表示由所述流水线型模-数转换器装置的所述第一级产生的精细位；
第二级，其包括耦合到所述电容式数-模转换器的模拟输出端的第三模-数转换器，所述第三模-数转换器产生来自所述第一级的残余电压的第三数字表示；以及
数字求和器，其将所述第一数字表示、所述第二数字表示和所述第三数字表示求和成为施加到所述流水线型模-数转换器装置的所述模拟输入信号的复合数字表示。
15.根据权利要求14所述的流水线型模-数转换器装置，其中所述第二模-数转换器包含耦合到多个校正块的线性电压阶梯，所述多个校正块分别耦合到多个比较器，其中所述校正块使用来自偏移校正器的反馈信号以修改所述比较器的阈值，从而校正由所述数字求和器接收的所述第一数字表示和所述第二数字表示内的偏移误差。
16.根据权利要求14所述的流水线型模-数转换器装置，进一步包括放大器，其用于在所述顶板浮置之后放大在所述顶板上剩余的所述残余电压，并且将所放大的残余电压提供给所述第二级。
17.根据权利要求14所述的流水线型模-数转换器装置，进一步包括反馈回路，其用于将来自偏移校正器的偏移误差校正信号反馈给所述第二模-数转换器。
18.根据权利要求14所述的流水线型模-数转换器装置，其中所述第一模-数转换器产生四个位并且所述第二模-数转换器产生两个位。
CN201711468396.2A 2016-12-30 2017-12-29 具有增大分辨率的第一级的模-数转换器 Active CN108270442B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/395,285 2016-12-30
US15/395,285 US9735794B1 (en) 2016-12-30 2016-12-30 Analog-to-digital converter with an increased resolution first stage

Publications (2)

Publication Number Publication Date
CN108270442A CN108270442A (zh) 2018-07-10
CN108270442B true CN108270442B (zh) 2023-06-23

Family

ID=59561196

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711468396.2A Active CN108270442B (zh) 2016-12-30 2017-12-29 具有增大分辨率的第一级的模-数转换器

Country Status (2)

Country Link
US (2) US9735794B1 (zh)
CN (1) CN108270442B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9673835B1 (en) * 2015-12-04 2017-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Pipelined SAR with TDC converter
US10608655B1 (en) 2018-12-06 2020-03-31 Analog Devices, Inc. Inter-stage gain calibration in double conversion analog-to-digital converter
KR102116669B1 (ko) * 2019-02-25 2020-06-01 한국과학기술원 파이프라인 변환 회로를 포함하는 전자 회로
US11095299B1 (en) * 2020-03-30 2021-08-17 Sitrus Technology Corporation ADC having adjustable threshold levels for PAM signal processing
KR102544497B1 (ko) * 2021-05-20 2023-06-20 한국과학기술원 양방향 전압 제어 발진기를 이용한 대역 통과 아날로그 디지털 변환기

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102983863A (zh) * 2012-12-18 2013-03-20 天津大学 一种流水线模数转换器的第一级电路结构
US8497790B1 (en) * 2012-03-20 2013-07-30 Crest Semiconductors, Inc. Gain calibration
US9467161B1 (en) * 2015-05-07 2016-10-11 Korea University Research And Business Foundation Low-power, high-speed successive approximation register analog-to-digital converter and conversion method using the same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0730794B1 (en) * 1994-09-23 2000-06-07 National Semiconductor Corporation An efficient architecture for correcting component mismatches and circuit nonlinearities in a/d converters
US6683554B2 (en) * 2001-06-18 2004-01-27 Sanyo Electric Co., Ltd. Analog-to-digital conversion circuit having increased conversion speed and high conversion accuracy
US6753801B2 (en) * 2002-08-23 2004-06-22 Micron Technology, Inc. Fully differential reference driver for pipeline analog to digital converter
DE60307226D1 (de) * 2003-02-18 2006-09-14 St Microelectronics Srl Analog-Digital-Wandler mit Korrektur von Verschiebungsfehlern
US7439896B2 (en) * 2005-09-08 2008-10-21 Marvell World Trade Ltd. Capacitive digital to analog and analog to digital converters
JP4445995B2 (ja) * 2007-12-10 2010-04-07 株式会社半導体理工学研究センター パイプライン型ａ／ｄ変換装置
WO2010046831A1 (en) * 2008-10-22 2010-04-29 Nxp B.V. Pipelined adc calibration
JP5175700B2 (ja) * 2008-12-05 2013-04-03 株式会社東芝 Ａ／ｄ変換装置、ａ／ｄ変換方法、通信装置
US8493259B2 (en) * 2011-12-06 2013-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Pipeline analog-to-digital converter
US8643527B2 (en) * 2012-02-17 2014-02-04 Analog Devices, Inc. Switched-capacitor MDAC with common-mode hop regulation
US8659461B1 (en) * 2012-11-13 2014-02-25 University Of Macau Analog to digital converter circuit
JP6111662B2 (ja) * 2012-12-28 2017-04-12 富士通株式会社 アナログ／デジタル変換器
US9525428B2 (en) * 2014-12-17 2016-12-20 Analog Devices, Inc. Randomly sampling reference ADC for calibration

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8497790B1 (en) * 2012-03-20 2013-07-30 Crest Semiconductors, Inc. Gain calibration
CN102983863A (zh) * 2012-12-18 2013-03-20 天津大学 一种流水线模数转换器的第一级电路结构
US9467161B1 (en) * 2015-05-07 2016-10-11 Korea University Research And Business Foundation Low-power, high-speed successive approximation register analog-to-digital converter and conversion method using the same

Also Published As

Publication number Publication date
US10200051B2 (en) 2019-02-05
US20180191361A1 (en) 2018-07-05
US9735794B1 (en) 2017-08-15
CN108270442A (zh) 2018-07-10

Similar Documents

Publication Publication Date Title
CN108270442B (zh) 具有增大分辨率的第一级的模-数转换器
EP2629429B1 (en) A/D converter and method for calibrating the same
US10250277B1 (en) SAR-type analog-digital converter using residue integration
US10158369B2 (en) A/D converter
US7804438B2 (en) Image sensors and dual ramp analog-to-digital converters and methods
US8618975B2 (en) Multi-bit successive approximation ADC
US11018683B2 (en) Analog to digital converter
US9866230B2 (en) Method and apparatus for calibration of a time interleaved ADC
US8723706B1 (en) Multi-step ADC with sub-ADC calibration
KR101933575B1 (ko) 파이프라인형 아날로그 디지털 변환기에서 지연 시간 감소를 위해 수정된 동적 요소 정합
KR101933569B1 (ko) 파이프라인형 아날로그 디지털 변환기에서 지연 시간 감소를 위해 수정된 동적 요소 정합
CN110350919B (zh) 一种流水线模拟数字转换器
US9077373B1 (en) Analog-to-digital conversion apparatus
CN111654285A (zh) 一种pipelined SAR ADC电容失配和增益误差的数字后台校准方法
US7573417B2 (en) Multi-bit per stage pipelined analog to digital converters
JP2009038535A (ja) アナログデジタル変換器
US8400343B1 (en) Pipeline analog to digital converter with split-path level shifting technique
JP2015177374A (ja) Ａｄ変換回路
US9698815B1 (en) Pipelined ADC with constant charge demand
Ravi et al. At speed digital gain error calibration of pipelined ADCs
EP2662983A1 (en) Analogue-to-digital converter
KR101840698B1 (ko) 혼합형 아날로그 디지털 변환 장치 및 그것의 동작 방법
Ravi et al. Histogram based deterministic digital background calibration for pipelined ADCs
US20220123757A1 (en) Analog-to-digital converter, sensor processing circuit, and sensor system
JP2022105889A (ja) Ａｄ変換回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant