JP5175700B2 - Ａ／ｄ変換装置、ａ／ｄ変換方法、通信装置 - Google Patents

Description

この発明は、アナログ信号をデジタル信号に変換するＡ／Ｄ変換装置、Ａ／Ｄ変換方法および通信装置に関する。

消費電力の低いＡ／Ｄ変換装置（アナログデジタル変換装置）として、逐次比較型Ａ／Ｄ変換装置が知られている。逐次比較型Ａ／Ｄ変換装置の回路実現手法は複数存在する。その中で特に低消費電力のものとして、容量Ｄ／Ａ変換器、比較器および制御ロジックを具備した容量式Ｄ／Ａ変換器（容量式ＤＡＣ）を用いた逐次比較型Ａ／Ｄ変換装置が知られている（例えば、特許文献１参照）。
しかしながら、従来の逐次比較型Ａ／Ｄ変換装置は、１ｂｉｔ／ｓｔａｇｅアルゴリズムを用いているため、比較器やＯＰアンプ（オペアンプ）などのオフセット電圧の影響を受けやすい。このため、容量式Ｄ／Ａ変換器の精度緩和が可能な冗長アルゴリズムを用いたＡ／Ｄ変換が提案されている。
特開２００２−２６７３１号公報

しかしながら、従来の冗長アルゴリズムによるＡ／Ｄ変換では、基数が２より小さい値となる。このため、基数が２であるＡ／Ｄ変換装置よりもＡ／Ｄ変換に必要な時間が長くなる。また、出力結果を１ｂｉｔに変換するための乗算器や加算器などの回路が必要となり、回路面積や消費電力が増大している。
本発明はこのような課題を解決するためになされたもので、Ａ／Ｄ変換の高速性を損なわず、かつ冗長性を有するＡ／Ｄ変換装置、Ａ／Ｄ変換方法および通信装置を提供することを目的とする。

本発明の１つの態様に係るＡ／Ｄ変換装置は、アナログ信号をサンプリングし、アナログ信号と参照信号とを逐次比較して第１および第２の比較信号をそれぞれ生成する第１および第２のＤ／Ａ変換部と、第１のＤ／Ａ変換部で生成された第１の比較信号と基準信号とを比較する第１の比較部と、第２のＤ／Ａ変換部で生成された第２の比較信号と基準信号とを比較する第２の比較部と、第１および第２の比較部の比較結果に応じてアナログ信号をデジタル信号に変換する変換部とを具備している。

本発明の１つの態様に係るＡ／Ｄ変換方法は、アナログ信号をサンプリングするステップと、アナログ信号と参照信号とを逐次比較して第１および第２の比較信号を生成するステップと、第１のＤ／Ａ変換部で生成された第１の比較信号と基準値とを比較するステップと、第２のＤ／Ａ変換部で生成された第２の比較信号と基準値とを比較するステップと、比較結果に応じてアナログ信号をデジタル信号に変換するステップとを具備している。

本発明の１つの態様に係る通信装置は、アナログ信号を受信する受信部と、アナログ信号と参照信号とを逐次比較して第１および第２の比較信号を生成する第１および第２のＤ／Ａ変換部と、第１のＤ／Ａ変換部で生成された第１の比較信号と基準値とを比較する第１の比較部と、第２のＤ／Ａ変換部で生成された第２の比較信号と基準値とを比較する第２の比較部と、第１および第２の比較部の比較結果に応じてアナログ信号をデジタル信号に変換する変換部と、前記デジタル信号を復調する信号処理部とを具備している。

本発明によれば、Ａ／Ｄ変換の高速性を損なわず、かつ冗長性を有するＡ／Ｄ変換装置、Ａ／Ｄ変換方法および通信装置することができる。

以下、本発明の一つの実施形態を、図面を参照して詳細に説明する。
（第１の実施形態）
図１Ａから１Ｃは、従来のＡ／Ｄ変換装置の入出力特性を示した図である。図２は、第１の実施形態に係るＡ／Ｄ変換装置１の入出力特性を示した図である。図３は、第１の実施形態に係るＡ／Ｄ変換装置１の構成図である。

初めに、図１Ａから１Ｃおよび図２を用いて、従来のＡ／Ｄ変換装置の入出力特性と、第１の実施形態に係るＡ／Ｄ変換装置１の入出力特性の違いを説明する。なお、図１Ａから１Ｃおよび図２には、最上位ｂｉｔ（ＭＳＢ）の入出力特性のみを示している。また、図１Ａから１Ｃおよび図２の縦軸は出力信号、横軸は入力信号を示している。

従来のＡ／Ｄ変換装置では、基数が２、すなわち１ｂｉｔ（２進数）のアルゴリズムを用いている。図１Ａに示すように、出力信号は、入力信号に比例して増加する。そして、出力信号は、入力信号がＶ_ｃｏｍの値をとるところで折り返される。そして、入力信号がＶ_ｃｏｍの値を超えると、出力信号は、再度入力信号に比例して増加する。

しかしながら、１ｂｉｔの折り返し特性は、比較器やＯＰアンプ（オペアンプ）のオフセット電圧の影響を受けて直線性が劣化しやすい。
例えば、比較器などにオフセット電圧がある場合、図１Ｂに示すように、入出力特性が正常にＡ／Ｄ変換を行える範囲Ｗから飛び出してしまう。そして、飛び出した区間については、変換値がクリップされるため正常にＡ／Ｄ変換できない。

そこで、図１Ｃに示すように、入力信号に対する出力信号の傾きを変化させて冗長性をもたせたＡ／Ｄ変換装置がある。この方法では、比較器などにオフセット電圧があっても、入出力特性が正常にＡ／Ｄ変換を行える範囲Ｗから飛び出すのを抑制することができる。

しかし、傾きを変化させることにより、基数が２ではなく、１．８５など、２以下の値となる。この場合、同じｂｉｔ数を得るために、基数が２のＡ／Ｄ変換装置よりも変換時間が長くなる。例えば、１０ｂｉｔの出力を得たい場合には、１０２４＞１．８５^１２となることから、１２回以上の変換サイクルが必要となる。また、出力結果を１ｂｉｔに変換するために乗算器や加算器などの回路が必要となる。このため、回路面積や消費電力が増大する。

一方、この第１の実施形態に係るＡ／Ｄ変換装置１では、１．５ｂｉｔ／ｓｔａｇｅアルゴリズムを用いてＡ／Ｄ変換するので上述した問題がない。
以下、図２を用いてその理由を説明する。

図２に示すように、１．５ｂｉｔ／ｓｔａｇｅアルゴリズムでは、入力信号の折り返し点をＶ_ｃｏｍではなく、Ｖ_ｃｏｍ＋１／８Ｖ_ｒ、Ｖ_ｃｏｍ−１／８Ｖ_ｒなど、折り返し点を２点設けた点に特徴がある。このように、折り返し点を２点取ることで、比較器やＯＰアンプのオフセット電圧により、入出力特性にずれが発生しても、入出力特性が正常にＡ／Ｄ変換を行える範囲Ｗから飛び出すことを効果的に防止できる。また、得られた出力結果を加算器のみで１ｂｉｔに変換できる。このため、回路面積や消費電力の増大を抑制できる。

この１．５ｂｉｔ／ｓｔａｇｅアルゴリズムは、Ｄ／Ａ変換器（デジタルアナログ変換器）の出力として＋Ｖ_ｒ、−Ｖ_ｒおよびグランド（ＧＮＤ）の３値を用いることで実現できる。このような電圧は、スイッチの切り替えにより実現できる。なお、グランド電圧は、参照電圧の一例であり、＋Ｖ_ｒ、−Ｖ_ｒとは異なる電圧を用いても良い。

以上を踏まえて、この第１の実施形態に係るＡ／Ｄ変換装置１について説明する。
図３は、第１の実施形態に係るＡ／Ｄ変換装置１の構成を示した図である。なお、第１の実施形態では、分解能が４ｂｉｔであるＡ／Ｄ変換装置１について説明する。Ａ／Ｄ変換装置１は差動回路で構成される。

Ａ／Ｄ変換装置１は、容量式ＤＡＣ１１Ａ（第１のＤ／Ａ変換部）、容量式ＤＡＣ１１Ｂ（第２のＤ／Ａ変換部）、比較器１２Ａ（第１の比較部）、比較器１２Ｂ（第２の比較部）および制御回路１３（変換部）を具備する。

容量式ＤＡＣ１１Ａは、スイッチＳ_ａ、Ｓ_１ａからＳ_５ａおよびキャパシタＣ_１ａからＣ_５ａを具備する。スイッチＳ_ａの一端は、参照電圧を供給するＶ_ｃｏｍに接続される。スイッチＳ_ａの他端は、キャパシタＣ_１ａからＣ_５ａの一端に接続される。

スイッチＳ_１ａの一端は、キャパシタＣ_１ａの他端に接続される。スイッチＳ_１ａの他端は、グランド（以下、ＧＮＤと称する）、参照電圧を供給するＶ_ｃｏｍ、Ｖ_ｒ、アナログ信号の入力電圧（正側）を供給するＶ_ｉｎｐに接続先を選択可能に接続される。

スイッチＳ_２ａの一端は、キャパシタＣ_２ａの他端に接続される。スイッチＳ_２ａの他端は、ＧＮＤ、Ｖ_ｃｏｍ、Ｖ_ｒ、Ｖ_ｉｎｐに接続先を選択可能に接続される。

スイッチＳ_３ａの一端は、キャパシタＣ_３ａの他端に接続される。スイッチＳ_２ａの他端は、ＧＮＤ、Ｖ_ｃｏｍ、Ｖ_ｒ、−Ｖ_ｒ、Ｖ_ｉｎｐに接続先を選択可能に接続される。

スイッチＳ_４ａの一端は、キャパシタＣ_４ａの他端に接続される。スイッチＳ_４ａの他端は、ＧＮＤ、−Ｖ_ｒ、Ｖ_ｉｎｐに接続先を選択可能に接続される。

スイッチＳ_５ａの一端は、キャパシタＣ_５ａの他端に接続される。スイッチＳ_５ａの他端は、ＧＮＤ、Ｖ_ｉｎｐに接続先を選択可能に接続される。

キャパシタＣ_１ａからＣ_５ａは、容量値がバイナリで重み付けされ、それぞれの容量の比が１／２、１／４、１／８、１／１６、１／１６となっている。容量の単位はファラッド（Ｆ）である。

なお、スイッチＳ_ａ、Ｓ_１ａからＳ_５ａの接続の切り替えは、ロジック部１３から出力される制御信号により行われる。容量式ＤＡＣ１１Ａは、ロジック部１３から渡される制御信号に応じて、スイッチスイッチＳ_ａ、Ｓ_１ａからＳ_５ａの接続を切り替えることで、Ｖ_ｉｎｐを保持しつつ、Ｖ_ｉｎｐの電圧に基づきアナログ電圧Ｖ_ＨＰ（第１の比較信号）を生成する機能を有する。

容量式ＤＡＣ１１Ｂは、スイッチＳ_ｂ、Ｓ_１ｂからＳ_５ｂおよびキャパシタＣ_１ｂからＣ_５ｂを具備する。スイッチＳ_ｂの一端は、Ｖ_ｃｏｍに接続される。スイッチＳ_ｂの他端は、キャパシタＣ_１ｂからＣ_５ｂの一端に接続される。

スイッチＳ_１ｂの一端は、キャパシタＣ_１ｂの他端に接続される。スイッチＳ_１ｂの他端は、ＧＮＤ、Ｖ_ｃｏｍ、Ｖ_ｒ、アナログ信号の入力電圧（負側）を供給するＶ_ｉｎｍに接続先を選択可能に接続される。

スイッチＳ_２ｂの一端は、キャパシタＣ_２ｂの他端に接続される。スイッチＳ_２ｂの他端は、ＧＮＤ、Ｖ_ｃｏｍ、Ｖ_ｒ、Ｖ_ｉｎｍに接続先を選択可能に接続される。

スイッチＳ_３ｂの一端は、キャパシタＣ_３ｂの他端に接続される。スイッチＳ_２ｂの他端は、ＧＮＤ、Ｖ_ｃｏｍ、Ｖ_ｒ、−Ｖ_ｒ、Ｖ_ｉｎｍに接続先を選択可能に接続される。

スイッチＳ_４ｂの一端は、キャパシタＣ_４ｂの他端に接続される。スイッチＳ_４ｂの他端は、ＧＮＤ、−Ｖ_ｒ、Ｖ_ｉｎｍに接続先を選択可能に接続される。

スイッチＳ_５ｂの一端は、キャパシタＣ_５ｂの他端に接続される。スイッチＳ_５ｂの他端は、ＧＮＤ、Ｖ_ｉｎｍに接続先を選択可能に接続される。

キャパシタＣ_１ｂからＣ_５ｂは、容量値がバイナリで重み付けされ、それぞれの容量の比が１／２、１／４、１／８、１／１６、１／１６となっている。容量の単位はファラッド（Ｆ）である。

なお、スイッチＳ_ｂ、Ｓ_１ｂからＳ_５ｂの接続の切り替えは、ロジック部１３から出力される制御信号により行われる。容量式ＤＡＣ１１Ｂは、ロジック部１３から渡される制御信号に応じて、スイッチスイッチＳ_ｂ、Ｓ_１ｂからＳ_５ｂの接続を切り替えることで、Ｖ_ｉｎｍを保持しつつ、Ｖ_ｉｎｍの電圧に基づきアナログ電圧Ｖ_ＨＭ（第２の比較信号）を生成する機能を有する。

比較器１２Ａは、容量式ＤＡＣ１１Ａが生成したアナログ電圧Ｖ_ＨＰおよび基準電圧Ｖ_ｃｏｍ（基準信号）との比較を行い、比較結果をロジック部１３へ出力する。

比較器１２Ｂは、容量式ＤＡＣ１１Ｂが生成したアナログ電圧Ｖ_ＨＭと基準電圧Ｖ_ｃｏｍ（基準信号）との比較を行い、比較結果をロジック部１３へ出力する。

ロジック部１３は、アナログデジタル変換値を記憶するメモリ１３ａおよび１．５ｂｉｔで得られた演算結果を１ｂｉｔに変換する加算器１３ｂを具備する。また、ロジック部１３は、比較器１２Ａ、１２Ｂが生成したアナログデジタル変換値に基づいて、容量式ＤＡＣ１１Ａ、１１Ｂのスイッチを制御する制御信号を生成する。

加算器１３ｂは、得られた演算結果に対して、上位ｂｉｔから下位ｂｉｔまで「１」を足す。例えば、加算器１３ｂにより、１．５ｂｉｔで「１」「０」「−１」の結果が得られた場合、１ｂｉｔで「１０」「１」「０」の値にそれぞれ変換される。このように、この１．５ｂｉｔ／ｓｔａｇｅアルゴリズムによれば、Ｎ回の変換でＮ＋１ｂｉｔのバイナリ出力が得られる（Ｎは、正の整数である）。
なお、加算器１３ｂをロジック部１３に具備せずに、Ａ／Ｄ変換装置１の外部で１ｂｉｔのバイナリに変換しても良い。

なお、このＡ／Ｄ変換装置１の特徴として、通常Ｃ／８で実現される容量が２つのＣ／１６で実現されている点、参照電圧として、Ｖ_ｃｏｍ、−Ｖ_ｒが加えられている点、キャパシタ（容量）に対して、Ｖ_ｃｏｍ、−Ｖ_ｒに接続するスイッチが加えられている点、比較器として１．５ｂｉｔ／ｓｔａｇｅの比較器が用いられている点が挙げられる。
また、Ｖ_ｃｏｍは、Ｖ_ｒ／２である。入力信号の電圧振幅のフルスケールはＶ_ｒであり、Ｖ_ｃｏｍを中心に振動するものとする。

次に動作について説明する。
図４Ａは、容量式ＤＡＣ１１Ａのサンプルフェーズの動作を示した図である。図４Ｂは、容量式ＤＡＣ１１Ｂのサンプルフェーズの動作を示した図である。図５Ａは、容量式ＤＡＣ１１Ａの保持フェーズの動作を示した図である。図５Ｂは、容量式ＤＡＣ１１Ｂの保持フェーズの動作を示した図である。図６Ａは、容量式ＤＡＣ１１Ａの比較フェーズの動作を示した図である。図６Ｂは、容量式ＤＡＣ１１Ｂの比較フェーズの動作を示した図である。
なお、図４Ａから図６Ｂでは、スイッチの図示は省略している。

この第１の実施形態に係るＡ／Ｄ変換装置１は、図４Ａから６Ｂに示した信号サンプルフェーズ、保持フェーズおよび比較フェーズの３つのフェーズを繰り返す動作をする。なお、ロジック部１３は、スイッチＳ_ａからＳ_５ａおよびＳ_ｂからＳ_５ｂを制御する制御信号を生成する。
以下、Ａ／Ｄ変換装置１の３つのフェーズについて詳細な動作を説明する。

（信号サンプルフェーズ）
容量式ＤＡＣ１１Ａ側の動作について説明する。
図４Ａに示すように、信号サンプルフェーズでは、スイッチＳ_ａは、キャパシタＣ_１ａからＣ_５ａの一端をＶ_ｃｏｍに接続する。スイッチＳ_１ａからＳ_５ａは、キャパシタＣ_１ａからＣ_５ａの他端をそれぞれＶ_ｉｎｐに接続する。

このとき、キャパシタＣ_１ａからＣ_５ａに蓄積される電荷Ｑａは、キャパシタの総容量をＣａとすると、下記（１）式で表すことができる。
Ｑａ＝Ｃａ（Ｖ_ｉｎｐ−Ｖ_ｃｏｍ）…（１）

次に、容量式ＤＡＣ１１Ｂ側の動作について説明する。
図４Ｂに示すように、信号サンプルフェーズでは、スイッチＳ_ｂは、キャパシタＣ_１ｂからＣ_５ｂの一端をＶ_ｃｏｍに接続する。スイッチＳ_１ｂからＳ_５ｂは、キャパシタＣ_１ｂからＣ_５ｂの他端をそれぞれＶ_ｉｎｍに接続する。

このとき、キャパシタＣ_１ｂからＣ_５ｂに蓄積される電荷Ｑｂは、キャパシタの総容量をＣｂとすると、下記（２）式で表すことができる。
Ｑｂ＝Ｃｂ（Ｖ_ｉｎｍ−Ｖ_ｃｏｍ）…（２）

（保持フェーズ）
初めに、容量式ＤＡＣ１１Ａ側の動作について説明する。
図５Ａに示すように、保持フェーズでは、スイッチＳ_ａは、キャパシタＣ_１ａからＣ_５ａの一端とＶ_ｃｏｍとの接続をオフとする。スイッチＳ_１ａからＳ_５ａは、キャパシタＣ_１ａからＣ_５ａの他端をそれぞれＧＮＤに接続する。
このとき、キャパシタＣ_１ａからＣ_５ａの一端側の電位Ｖ_ＨＰは（Ｖ_ｉｎｐ−Ｖ_ｃｏｍ）だけシフトして、−（Ｖ_ｉｎｐ−Ｖ_ｃｏｍ）となる。

次に、容量式ＤＡＣ１１Ｂ側の動作について説明する。
図４Ｂに示すように、保持フェーズでは、スイッチＳ_ｂは、キャパシタＣ_１ｂからＣ_５ｂの一端とＶ_ｃｏｍとの接続をオフとする。スイッチＳ_１ｂからＳ_５ｂは、キャパシタＣ_１ｂからＣ_５ｂの他端をそれぞれＧＮＤに接続する。
このとき、キャパシタＣ_１ｂからＣ_５ｂの一端側の電位Ｖ_ＨＰは（Ｖ_ｉｎｍ−Ｖ_ｃｏｍ）だけシフトして、−（Ｖ_ｉｎｍ−Ｖ_ｃｏｍ）となる。

（比較フェーズ）
まず、最上位ｂｉｔ（ＭＳＢ）の比較フェーズについて説明する。
初めに、容量式ＤＡＣ１１Ａ側の動作について説明する。
図６Ａに示すように、スイッチＳ_１ａは、キャパシタＣ_１ａの他端をＶ_ｒに接続する。スイッチＳ_３ａは、キャパシタＣ_３ａの他端を−Ｖ_ｒに接続する。スイッチＳ_２ａ、Ｓ_４ａおよびＳ_５ａは、キャパシタＣ_２ａ、Ｃ_４ａおよびＣ_５ａの他端をそれぞれＧＮＤに接続する。このとき、容量式ＤＡＣ１１Ａから出力される電圧Ｖ_ＨＰは、下記（３）式で表すことができる。
Ｖ_ＨＰ＝−Ｖ_ｉｎｐ＋１／２Ｖ_ｒ−１／８Ｖ_ｒ＋Ｖ_ｃｏｍ…（３）

次に、容量式ＤＡＣ１１Ｂ側の動作について説明する。
図６Ｂに示すように、スイッチＳ_１ｂ、Ｓ_３ｂは、キャパシタＣ_１ｂ、Ｃ_３ｂの他端をそれぞれＧＮＤに接続する。スイッチＳ_２ｂ、Ｓ_４ｂおよびＳ_５ｂは、キャパシタＣ_２ｂ、Ｃ_４ｂおよびＣ_５ｂの他端を、それぞれＶ_ｒに接続する。このとき、容量式ＤＡＣ１１Ｂから出力される電圧Ｖ_ＨＭは、下記（４）式で表すことができる。
Ｖ_ＨＭ＝−Ｖ_ｉｎｍ＋１／２Ｖ_ｒ−１／８Ｖ_ｒ＋Ｖ_ｃｏｍ…（４）

ここで、Ｖ_ｉｎｐは、ＧＮＤを基準に振幅する信号であり、Ｖ_ｉｎｍは、Ｖ_ｒを基準に振幅する信号である。また、Ｖ_ｉｎｐ、Ｖ_ｉｎｍの信号振幅をそれぞれＡ_ｍとし、Ｖ_ｉｎｐ＝Ａ_ｍ、Ｖ_ｉｎｍ＝Ｖ_ｒ−Ａ_ｍとすると、下記（５）、（６）式が成り立つ。
Ｖ_ＨＰ＝−Ａ_ｍ＋１／２Ｖ_ｒ−１／８Ｖ_ｒ＋Ｖ_ｃｏｍ…（５）
Ｖ_ＨＭ＝Ａ_ｍ−１／２Ｖ_ｒ−１／８Ｖ_ｒ＋Ｖ_ｃｏｍ…（６）
となる。

次に、比較器１２Ａは、Ｖ_ＨＰとＶ_ｃｏｍとの比較を行い、比較結果をロジック部１３へ出力する。
また、比較器１２Ｂは、Ｖ_ＨＭとＶ_ｃｏｍとの比較を行い、比較結果をロジック部１３へ出力する。

ロジック部１３は、比較器１２Ａ、１２Ｂでの比較結果に応じて、スイッチＳ_１ａの接続先を切り替える。
接続先は下記の条件により決定される。
条件１：０（ＧＮＤ）＜Ｖ_ｉｎｐ＜１／２Ｖ_ｒ−１／８Ｖ_ｒ。
条件２：１／２Ｖ_ｒ−１／８Ｖ_ｒ≦Ｖ_ｉｎｐ≦１／２Ｖ_ｒ＋１／８Ｖ_ｒ。
条件３：１／２Ｖ_ｒ＋１／８Ｖ_ｒ＜Ｖ_ｉｎｐ＜Ｖ_ｒ。

条件１の場合、ロジック部１３は、スイッチＳ_１ａを制御して、キャパシタのＣ_１ａ他端をＶ_ｒへ接続する。
条件２の場合、スイッチＳ_１ａを制御して、キャパシタのＣ_１ａ他端をＶ_ｃｏｍへ接続する。
条件３の場合、スイッチＳ_１ａを制御して、キャパシタのＣ_１ａ他端をＧＮＤへ接続する。

また、ロジック部１３は、比較器１２Ａ、１２Ｂでの比較結果に応じて、スイッチＳ_１ｂの接続先を切り替える。
接続先は下記の条件により決定される。
条件４：１／２Ｖ_ｒ＋１／８Ｖ_ｒ＜Ｖ_ｉｎｍ＜Ｖ_ｒ。
条件５：０（ＧＮＤ）＜Ｖ_ｉｎｍ＜１／２Ｖ_ｒ−１／８Ｖ_ｒ。
条件６：１／２Ｖ_ｒ−１／８Ｖ_ｒ≦Ｖ_ｉｎｍ≦１／２Ｖ_ｒ＋１／８Ｖ_ｒ。

条件４の場合、ロジック部１３は、スイッチＳ_１ｂを制御してキャパシタＣ_１ｂの他端をＶ_ｒへ接続する。
条件５の場合、ロジック部１３は、スイッチＳ_１ｂを制御してキャパシタＣ_１ｂの他端をＧＮＤへ接続する。
条件６の場合、ロジック部１３は、スイッチＳ_１ｂを制御してキャパシタＣ_１ｂの他端をＶ_ｃｏｍへ接続する。

上記条件判定は、比較器１２Ａ、１２Ｂの比較結果を用いて得られる。例えば、比較器１２Ａの比較結果を、Ｖ_ＨＰがＶ_ｃｏｍ以上であればデジタル値として０を、Ｖ_ｃｏｍ以下であればデジタル値として１を割り当てる。また、Ｖ_ＨＭがＶ_ｃｏｍ以上であればデジタル値として１を、Ｖ_ｃｏｍ以下であれば０を割り当てる。

この場合、容量式ＤＡＣ１１Ａ側でのスイッチＳ_１ａの接続先は、下記の条件から決定される。
条件７：比較器１２Ａの出力が１で、かつ比較器１２Ｂの出力が１。
条件８：比較器１２Ａの出力が０で、かつ比較器１２Ｂの出力が１の場合、または比較器１２Ａの出力が１で、かつ比較器１２Ｂの出力が０の場合。
条件９：比較器１２Ａの出力が０で、かつ比較器１２Ｂの出力が０。

条件７の場合、ロジック部１３は、スイッチＳ_１ａを制御して、キャパシタＣ_１ａの他端をＶ_ｒへ接続する。
条件８の場合、ロジック部１３は、スイッチＳ_１ａを制御して、キャパシタＣ_１ａの他端をＶ_ｃｏｍへ接続する。
条件９の場合、ロジック部１３は、スイッチＳ_１ａを制御して、キャパシタＣ_１ａの他端をＧＮＤへ接続する。

また、容量式ＤＡＣ１１Ｂ側でのスイッチＳ_１ｂの接続先は、下記の条件から決定される。
条件１０：比較器１２Ａの出力が１で、かつ比較器１２Ｂの出力が１。
条件１１：比較器１２Ａの出力が０で、かつ比較器１２Ｂの出力が１の場合、または比較器１２Ａの出力が１で、かつ比較器１２Ｂの出力が０の場合。
条件１２：比較器１２Ａの出力が０で、かつ比較器１２Ｂの出力が０。

条件１０の場合、ロジック部１３は、スイッチＳ_１ｂを制御して、キャパシタＣ_１ｂの他端をＧＮＤへ接続する。
条件１１の場合、ロジック部１３は、スイッチＳ_１ｂを制御して、キャパシタＣ_１ｂの他端をＶ_ｃｏｍへ接続する。
条件１２の場合、ロジック部１３は、スイッチＳ_１ｂを制御して、キャパシタＣ_１ｂの他端をＶ_ｒへ接続する。

ロジック部１３は、比較器１２Ａ、２Ｂによる比較結果から１．５ｂｉｔのデジタル値を算出する。デジタル値の算出は下記の条件から決定される。
条件１３：比較器１２Ａの出力が１で、かつ比較器１２Ｂの出力が１。
条件１４：比較器１２Ａの出力が０で、かつ比較器１２Ｂの出力が１。
条件１５：比較器１２Ａの出力が１で、かつ比較器１２Ｂの出力が０。
条件１６：比較器１２Ａの出力が０で、かつ比較器１２Ｂの出力が０。

ロジック部１３は、条件１３の場合、１を算出する。
ロジック部１３は、条件１４、１５の場合、０を算出する。
ロジック部１３は、条件１６の場合、−１を算出する。
算出されたデジタル値は、アナログデジタル変換値の最上位ｂｉｔとしてロジック部１３のメモリ１３ａに保持される。

なお、この第１の実施形態に係るＡＤ変換装置１では、２つの比較器１２Ａおよび１２Ｂを用い、参照電圧を制御している。２つの比較器１２Ａ、１２Ｂの出力値は、１または０の値をとる。このため、２つの比較器１２Ａ、１２Ｂの出力値の組み合わせは、００、１０、０１、１１の４パターンあることになる。

しかし、ＡＤ変換装置１が出力するデジタルコードとしては、−１、０、１の３値（１．５ｂｉｔ）しか取りえない。そこで、このＡＤ変換装置１では、比較器１２Ａ、１２Ｂの出力値の取り間違いを防ぐために"１０"のパターンと、"０１"のパターンのどちらにおいても、スイッチをＶ_ｃｏｍへ接続することで、ロジック部１３がデジタル出力値として０を示すようにしている。

次に、下位ｂｉｔの比較フェーズについて説明する。
初めに、容量式ＤＡＣ１１Ａ側の動作について説明する。
スイッチＳ_２ａは、キャパシタＣ_２ａの他端をＶ_ｒに接続する。スイッチＳ_４ａは、キャパシタＣ_４ａの他端を−Ｖ_ｒに接続する。スイッチＳ_３ａおよびＳ_５ａは、キャパシタＣ_３ａおよびＣ_５ａ
の他端をＧＮＤに接続する。このとき、容量式ＤＡＣ１１Ａから出力される電圧Ｖ_ＨＰは、下記（７）式で表すことができる。
Ｖ_ＨＰ＝−Ａ_ｍ＋１／４Ｖ_ｒ−１／１６Ｖ_ｒ＋Ｖ_ｃｏｍ…（７）
ただし、Ｖ_ｉｎｐ＝Ａ_ｍである。

次に、容量式ＤＡＣ１１Ｂ側の動作について説明する。
スイッチＳ_２ｂ、Ｓ_４ｂは、キャパシタＣ_２ｂ、Ｃ_４ｂの他端をＧＮＤに接続する。スイッチＳ_３ａおよびＳ_５ａは、キャパシタＣ_３ａおよびＣ_５ａの他端をＶ_ｒに接続する。このとき、容量式ＤＡＣ１１Ｂから出力される電圧Ｖ_ＨＭは、下記（８）式で表すことができる。
Ｖ_ＨＭ＝Ａ_ｍ−１／４Ｖ_ｒ−１／１６Ｖ_ｒ＋Ｖ_ｃｏｍ…（８）
ただし、Ｖ_ｉｎｍ＝Ｖ_ｒ−Ａ_ｍである。

なお、このフェーズでも、最上位ｂｉｔ（ＭＳＢ）の比較フェーズと同様に、比較器１２Ａ、２ＢでＶ_ＨＰ、Ｖ_ＨＭ、Ｖ_ｃｏｍと電圧Ｖ_ＨＰ、Ｖ_ＨＭとを比較する。この比較結果は、アナログデジタル変換値の下位ｂｉｔとしてロジック部１３のメモリ１３ａに保持される。

ロジック部１３は、上述したフェーズ動作を最大容量Ｃ／２から最小容量Ｃ／１６まで逐次実行する。すなわち、４ｂｉｔの場合はフェーズ動作を合計４回行うことになる。
最後に、加算器１３ｂは、フェーズ動作を最大容量Ｃ／２から最小容量Ｃ／１６まで逐次実行すると、メモリ１３ａに保持されているアナログデジタル変換値をバイナリ、すなわち１ｂｉｔに変換する。この変換により５ｂｉｔ分の分解能が得られる。
以上の動作により、Ａ／Ｄ変換が実現される。

このように、この第１の実施形態に係るＡ／Ｄ変換装置１は、１．５ｂｉｔ／ｓｔａｇｅアルゴリズムを採用している。このため、Ｎｂｉｔの冗長出力を得る場合、比較フェーズ動作をＮ回繰り返せばよい。なお、上述したように、１．５ｂｉｔ／ｓｔａｇｅアルゴリズムの特性から、Ｎ回の比較フェーズ動作の繰り返しでＮ＋１ｂｉｔのバイナリ出力が得られる。

また、この第１の実施形態に係るＡ／Ｄ変換装置１は、電圧比較をシングルエンドで行うため同相モードノイズの影響を受ける。しかし、図２で説明した１．５ｂｉｔ／ｓｔａｇｅアルゴリズムの冗長性により、この同相モードノイズの影響を効果的にキャンセルできる。

また、参照電圧として、−Ｖ_ｒが必要となるものの、図１Ｃで説明した従来の冗長アルゴリズムに比べＡ／Ｄ変換サイクルを削減できる。また、回路面積および消費電力が抑制できる点で有利である。

さらに、Ａ／Ｄ変換装置１を単一電源で設計する場合でも、−Ｖ_ｒの電位を０以上にするよう電圧をシフトさせ、このシフトさせた電圧をそれぞれＶ_ｃｏｍ、Ｖ_ｉｎｐ、Ｖ_ｉｎｍ、Ｖ_ｒに加えることで、単一電源でも動作可能な参照電圧を容易に生成できる。

（第１の実施形態の変形例）
図７は、第１の実施形態の変形例に係るＡ／Ｄ変換装置２の構成図である。
図３で説明した第１の実施形態では、分解能がバイナリ換算で５ｂｉｔのＡ／Ｄ変換装置１について説明した。この第１の実施形態の変形例では、分解能がバイナリ換算でＮ＋１ｂｉｔ（Ｎは、正の整数）のＡ／Ｄ変換装置２について説明する。

Ａ／Ｄ変換装置２は、容量式ＤＡＣ２１Ａ（第１のＤ／Ａ変換部）、容量式ＤＡＣ２１Ｂ（第２のＤ／Ａ変換部）、比較器１２Ａ、比較器１２Ｂおよび制御回路２３（変換部）を具備する。

容量式ＤＡＣ２１Ａは、スイッチＳ_ａ、Ｓ_１ａからＳ_Ｎ＋１ａおよびキャパシタＣ_１ａからＣ_Ｎ＋１ａを具備する。スイッチＳ_ａの一端は、Ｖ_ｃｏｍに接続される。スイッチＳ_ａの他端は、キャパシタＣ_１ａからＣ_Ｎ＋１ａの一端に接続される。

スイッチＳ_１ａ、Ｓ_２ａの一端は、それぞれキャパシタＣ_１ａ、Ｃ_２ａの他端に接続される。スイッチＳ_１ａ、Ｓ_２ａの他端は、それぞれＧＮＤ、Ｖ_ｃｏｍ、Ｖ_ｒ、Ｖ_ｉｎｐに接続先を選択可能に接続される。

スイッチＳ_３ａからＳ_Ｎ−１ａの一端は、それぞれキャパシタＣ_３ａからＣ_Ｎ−１ａの他端に接続される。スイッチＳ_３ａからＳ_Ｎ−１ａの他端は、それぞれＧＮＤ、Ｖ_ｃｏｍ、Ｖ_ｒ、−Ｖ_ｒ、Ｖ_ｉｎｐに接続先を選択可能に接続される。

スイッチＳ_Ｎａの一端は、キャパシタＣ_Ｎａの他端に接続される。スイッチＳ_Ｎａの他端は、ＧＮＤ、−Ｖ_ｒ、Ｖ_ｉｎｐに接続先を選択可能に接続される。

スイッチＳ_Ｎ＋１ａの一端は、キャパシタＣ_Ｎ＋１ａの他端に接続される。スイッチＳ_Ｎ＋１ａの他端は、ＧＮＤ、Ｖ_ｉｎｐに接続先を選択可能に接続される。

キャパシタＣ_１ａからＣ_Ｎ＋１ａは、容量値がバイナリで重み付けされ、それぞれの容量の比が１／２、１／４、１／８、１／１６…１／２^Ｎ＋１、１／２^Ｎ＋１となっている。容量の単位はファラッド（Ｆ）である。

なお、スイッチＳ_ａ、Ｓ_１ａからＳ_Ｎ＋１ａの接続の切り替えは、ロジック部２３からの制御信号により行われる。容量式ＤＡＣ２１Ａは、ロジック部２３から渡される制御信号に応じて、スイッチＳ_ａ、Ｓ_１ａからＳ_Ｎ＋１ａの接続を切り替えることで、Ｖ_ｉｎｐを保持しつつ、Ｖ_ｉｎｐの電圧に基づきアナログ電圧を生成する機能を有する。

容量式ＤＡＣ２１Ｂは、スイッチＳ_ｂ、Ｓ_１ｂからＳ_Ｎ＋１ｂおよびキャパシタＣ_１ｂからＣ_Ｎ＋１ａを具備する。スイッチＳ_ｂの一端は、Ｖ_ｃｏｍに接続される。スイッチＳ_ｂの他端は、キャパシタＣ_１ｂからＣ_Ｎ＋１ｂの一端に接続される。

スイッチＳ_１ｂ、Ｓ_２ｂの一端は、それぞれキャパシタＣ_１ｂ、Ｃ_２ｂの他端に接続される。スイッチＳ_１ｂ、Ｓ_２ｂの他端は、それぞれＧＮＤ、Ｖ_ｃｏｍ、Ｖ_ｒ、Ｖ_ｉｎｐに接続先を選択可能に接続される。

スイッチＳ_３ｂからＳ_Ｎ−１ｂの一端は、それぞれキャパシタＣ_３ｂからＣ_Ｎ−１ｂの他端に接続される。スイッチＳ_３ｂからＳ_Ｎ−１ｂの他端は、それぞれＧＮＤ、Ｖ_ｃｏｍ、Ｖ_ｒ、−Ｖ_ｒ、Ｖ_ｉｎｐに接続先を選択可能に接続される。

スイッチＳ_Ｎｂの一端は、キャパシタＣ_Ｎｂの他端に接続される。スイッチＳ_Ｎｂの他端は、ＧＮＤ、−Ｖ_ｒ、Ｖ_ｉｎｐに接続先を選択可能に接続される。

スイッチＳ_Ｎ＋１ｂの一端は、キャパシタＣ_Ｎ＋１ｂの他端に接続される。スイッチＳ_Ｎ＋１ｂの他端は、ＧＮＤ、Ｖ_ｉｎｐに接続先を選択可能に接続される。

キャパシタＣ_１ｂからＣ_Ｎ＋１ｂは、容量値がバイナリで重み付けされ、それぞれの容量の比が１／２、１／４、１／８、１／１６…１／２^Ｎ＋１、１／２^Ｎ＋１となっている。容量の単位はファラッド（Ｆ）である。

なお、スイッチＳ_ｂ、Ｓ_１ｂからＳ_Ｎ＋１ｂの接続の切り替えは、ロジック部２３からの制御信号により行われる。容量式ＤＡＣ２１Ｂは、ロジック部２３から渡される制御信号に応じて、スイッチＳ_ｂからＳ_Ｎ＋１ｂの接続を切り替えることで、Ｖ_ｉｎｍを保持しつつ、Ｖ_ｉｎｍの電圧に基づきアナログ電圧を生成する機能を有する。

ロジック部２３は、アナログデジタル変換値を記憶するメモリ１３ａおよび１．５ｂｉｔで得られた演算結果を１ｂｉｔに変換する加算器１３ｂを具備する。また、ロジック部２３は、比較器１２Ａ、１２Ｂが生成したアナログデジタル変換値に基づいて、容量式ＤＡＣ２１Ａ、２１Ｂのスイッチを制御する制御信号を生成する。
なお、第１の実施形態のＡ／Ｄ変換装置１と同様に、加算器１３ｂをロジック部２３に具備せずに、Ａ／Ｄ変換装置２の外部で１ｂｉｔのバイナリに変換しても良い。

その他の構成要件については、図３で説明したため、同一の構成要件には同一の符号を付して重複した説明を省略する。また、動作については、フェーズ動作を合計Ｎ回行うこと以外は、図３で説明した第１の実施形態に係るＡ／Ｄ変換装置１と同じである。
なお、効果については、分解能がバイナリ換算でＮ＋１ｂｉｔであること以外は、第１の実施形態に係るＡ／Ｄ変換装置１と同様である。

（第２の実施形態）
図８は、第２の実施形態に係るＡ／Ｄ変換装置３の構成図である。
高分解能な逐次比較型Ａ／Ｄ変換器を実現する場合、容量Ｄ／Ａ変換器のバイナリウエイト容量を分解能に従って準備する必要がある。たとえば、１１ｂｉｔの分解能がある場合、最小の容量をＣと仮定すると、全体で１０２４個のＣが必要となる。

しかしながら、この容量Ｄ／Ａ変換器のバイナリウエイト容量を２つに分割することで、１つあたりのＡ／Ｄ変換器の分解能を低減できる。例えば、１１ｂｉｔ分解能を、５ｂｉｔのＡ／Ｄ変換器１と、６ｂｉｔのＡ／Ｄ変換器２に分割した場合、全体の容量は１６Ｃ＋３２Ｃ＝４８Ｃとなり、バイナリウエイト容量を約１／２０に低減できる。

高分解能な逐次比較型Ａ／Ｄ変換器を実現するために、この第２の実施形態に係るＡ／Ｄ変換装置３は、Ａ／Ｄ変換器２０（第１のＡ／Ｄ変換器）、増幅器３０、全差動非冗長逐次比較型Ａ／Ｄ変換器４０（以下、差動Ａ／Ｄ変換器４０と称する：第２のＡ／Ｄ変換器）および冗長非冗長変換器５０を具備する。

Ａ／Ｄ変換器２０は、ＮｂｉｔのＡ／Ｄ変換を行う１．５ｂｉｔ／ｓｔａｇｅのＡ／Ｄ変換器である。Ａ／Ｄ変換器２０は、粗いＡ／Ｄ変換、すなわち上位ｂｉｔのＡ／Ｄ変換を行う。増幅器３０は、Ａ／Ｄ変換器２０から出力される残差信号を２^Ｎ倍する。

差動Ａ／Ｄ変換器４０は、増幅器３０で増幅された残差信号を入力し、ＭｂｉｔのＡ／Ｄ変換を行う。差動Ａ／Ｄ変換器４０は、細かいＡ／Ｄ変換、すなわち下位ｂｉｔのＡ／Ｄ変換を行う。
冗長非冗長変換器５０は、Ａ／Ｄ変換器２０および差動Ａ／Ｄ変換器４０のデジタルデータを受け取り、Ｎ＋Ｍｂｉｔのバイナリデータを生成する。

次に、各構成要素の詳細な構成について説明する。
図９は、Ａ／Ｄ変換器２０の構成図である。
この第２の実施形態に係るＡ／Ｄ変換器２０は、残差演算部２４（残差信号生成部）を具備する点、およびロジック部２３Ａに加算器１３ｂを具備していない点が、図７で説明したＡ／Ｄ変換装置２と異なる。

残差演算部２４は、アナログ信号の入力電圧Ｖ_ｉｎｐ（正側）、Ｖ_ｉｎｍ（負側）およびアナログデジタル変換値から残差成分の信号を生成する。残差演算部２４での残差信号の演算は、例えば容量型ＤＡＣ２１Ａ、２１Ｂが持つキャパシタを適宜組み合わせることにより実現できる。その他の構成要素については、図７で説明したので重複した説明を省略する。

図１０は、差動Ａ／Ｄ変換器４０の構成図である。
差動Ａ／Ｄ変換器４０は、容量式ＤＡＣ４１Ａ（第３のＤ／Ａ変換部）、容量式ＤＡＣ４１Ｂ（第４のＤ／Ａ変換部）、比較器４２（第３の比較部）およびロジック部４３を具備する。

容量式ＤＡＣ４１Ａは、スイッチＳ_ｃ、Ｓ_１ｃからＳ_Ｍ＋１ｃおよびキャパシタＣ_１ｃからＣ_Ｍ＋１ｃを具備する。スイッチＳ_ｃの一端は、参照電圧を供給するＶ_ｃｏｍに接続される。スイッチＳ_ｃの他端は、キャパシタＣ_１ｃからＣ_Ｍ＋１ｃの一端に接続される。

スイッチＳ_１ｃからＳ_Ｍｃの一端は、それぞれキャパシタＣ_１ｃからＣ _Ｍｃの他端に接続される。スイッチＳ_１ｃからＳ_Ｍｃの他端は、それぞれＧＮＤ、参照電圧を供給するＶ_ｒ、Ｖ_ｉｎｐに接続先を選択可能に接続される。

スイッチＳ_Ｍ＋１ｃの一端は、キャパシタＣ_Ｍ＋１ｃの他端に接続される。スイッチＳ_Ｍ＋１ａの他端は、ＧＮＤ、Ｖ_ｉｎｐに接続先を選択可能に接続される。

キャパシタＣ_１ｃからＣ_Ｍ＋１ｃは、容量値がバイナリで重み付けされ、それぞれの容量の比が１／２、１／４、１／８、１／１６…１／２^Ｍ＋１、１／２^Ｍ＋１となっている。容量の単位はファラッド（Ｆ）である。

なお、スイッチＳ_ｃ、Ｓ_１ｃからＳ_Ｍ＋１ｃの接続の切り替えは、ロジック部４３からの制御信号により行われる。容量式ＤＡＣ４１Ａは、ロジック部４３から渡される制御信号に応じて、スイッチＳ_ｃ、Ｓ_１ｃからＳ_Ｍ＋１ｃの接続を切り替えることで、Ｖ_ｉｎｐを保持しつつ、Ｖ_ｉｎｐの電圧に基づきアナログ電圧Ｖ_ＨＰ（第３の比較信号）を生成する機能を有する。

容量式ＤＡＣ４１Ｂは、スイッチＳ_ｄ、Ｓ_１ｄからＳ_Ｍ＋１ｄおよびキャパシタＣ_１ｄからＣ_Ｍ＋１ｄを具備する。スイッチＳ_ｄの一端は、参照電圧を供給するＶ_ｃｏｍに接続される。スイッチＳ_ｄの他端は、キャパシタＣ_１ｄからＣ_Ｍ＋１ｄの一端に接続される。

スイッチＳ_１ｄからＳ_Ｍｄの一端は、それぞれキャパシタＣ_１ｄからＣ_２ｄの他端に接続される。スイッチＳ_１ｄからＳ_Ｍｄの他端は、それぞれＧＮＤ、Ｖ_ｒ、Ｖ_ｉｎｍに接続先を選択可能に接続される。

スイッチＳ_Ｍ＋１ｄの一端は、キャパシタＣ_Ｍ＋１ｄの他端に接続される。スイッチＳ_Ｍ＋１ｄの他端は、ＧＮＤ、Ｖ_ｉｎｍに接続先を選択可能に接続される。

キャパシタＣ_１ｄからＣ_Ｍ＋１ｄは、容量値がバイナリで重み付けされ、それぞれの容量の比が１／２、１／４、１／８、１／１６…１／２^Ｍ＋１、１／２^Ｍ＋１となっている。容量の単位はファラッド（Ｆ）である。

なお、スイッチＳ_ｄ、Ｓ_１ｄからＳ_Ｍ＋１ｄの接続の切り替えは、ロジック部４３からの制御信号により行われる。容量式ＤＡＣ４１Ｂは、ロジック部４３から渡される制御信号に応じて、スイッチＳ_ｄ、Ｓ_１ｄからＳ_Ｍ＋１ｄの接続を切り替えることで、Ｖ_ｉｎｍを保持しつつ、Ｖ_ｉｎｍの電圧に基づきアナログ電圧Ｖ_ＨＭ（第４の比較信号）を生成する機能を有する。

比較器４２は、容量式ＤＡＣ４１Ａおよび容量式ＤＡＣ４１Ｂが生成したアナログ電圧および基準電圧Ｖ_ｃｏｍ（基準信号）に基づいて、値が１または０のアナログデジタル変換値を生成する。

ロジック部４３は、アナログデジタル変換値を記憶するメモリ４３ａを具備する。また、ロジック部４３は、比較器４２が生成したアナログデジタル変換値に基づいて、容量式ＤＡＣ２１Ａ、２１Ｂのスイッチを制御する制御信号を生成する。

次に、動作について説明する。
Ａ／Ｄ変換器２０は、図４Ａから図６Ｂで説明したサンプルフェーズ、保持フェーズおよび比較フェーズの動作を実施して、Ｎｂｉｔのアナログデジタル変換を行う。Ａ／Ｄ変換器２０での変換結果は、１．５ｂｉｔのデジタル信号として、冗長非冗長変換器５０へ出力される。また、残差演算部２４からは、残差信号が増幅器３０へ出力される。

増幅器３０は、Ａ／Ｄ変換器２０の残差演算部２４から出力される残差信号を２^Ｎ倍に増幅する。

差動Ａ／Ｄ変換器４０は、増幅器３０で増幅された残差信号をＡ／Ｄ変換する。ここでは、図１１Ａから１３Ｂを用いて、差動Ａ／Ｄ変換器４０の動作について説明する。

図１１Ａは、容量式ＤＡＣ４１Ａのサンプルフェーズの動作を示した図である。図１１Ｂは、容量式ＤＡＣ４１Ｂのサンプルフェーズの動作を示した図である。図１２Ａは、容量式ＤＡＣ４１Ａの保持フェーズの動作を示した図である。図１２Ｂは、容量式ＤＡＣ４１Ｂの保持フェーズの動作を示した図である。図１３Ａは、容量式ＤＡＣ４１Ａの比較フェーズの動作を示した図である。図１３Ｂは、容量式ＤＡＣ４１Ｂの比較フェーズの動作を示した図である。
なお、図１１Ａから図１３Ｂでは、スイッチの図示は省略している。

この第２の実施形態に係るＡ／Ｄ変換装置３の差動Ａ／Ｄ変換器４０は、図１１Ａから１３Ｂに示した信号サンプルフェーズ、保持フェーズおよび比較フェーズの３つのフェーズを繰り返す動作をする。なお、差動Ａ／Ｄ変換器４０の容量式ＤＡＣ４１Ａ、４１Ｂが具備するスイッチは、ロジック部４３からの制御信号により動作する。

（信号サンプルフェーズ）
初めに、容量式ＤＡＣ４１Ａ側の動作について説明する。
図１１Ａに示すように、信号サンプルフェーズでは、スイッチＳ_ｃは、キャパシタＣ_１ｃからＣ_Ｍ＋１ｃの一端をＶ_ｃｏｍに接続する。スイッチＳ_１ｃからＳ_Ｍ＋１ｃは、キャパシタＣ_１ｃからＣ_Ｍ＋１ｃの他端をそれぞれＶ_ｉｎｐに接続する。

このとき、キャパシタＣ_１ａからＣ_Ｍ＋１ｃに蓄積される電荷Ｑｃは、キャパシタの総容量をＣｃとすると、下記（９）式で表すことができる。
Ｑｃ＝Ｃｃ（Ｖ_ｉｎｐ−Ｖ_ｃｏｍ）…（９）

次に、容量式ＤＡＣ４１Ｂ側の動作について説明する。
図１１Ｂに示すように、信号サンプルフェーズでは、スイッチＳ_ｄは、キャパシタＣ_ｄ１からＣ_Ｍ＋１ｄの一端をＶ_ｃｏｍに接続する。スイッチＳ_ｄ１からＳ_Ｍ＋１ｄは、キャパシタＣ_ｄ１からＣ_Ｍ＋１ｄの他端をそれぞれＶ_ｉｎｍに接続する。

このとき、キャパシタＣ_１ｄからＣ_Ｍ＋１ｄに蓄積される電荷Ｑｄは、キャパシタの総容量をＣｄとすると、下記（１０）式で表すことができる。
Ｑｄ＝Ｃｄ（Ｖ_ｉｎｍ−Ｖ_ｃｏｍ）…（１０）

（保持フェーズ）
初めに、容量式ＤＡＣ４１Ａ側の動作について説明する。
図１２Ａに示すように、保持フェーズでは、スイッチＳ_ｃは、キャパシタＣ_１ｃからＣ_Ｍ＋１ｃの一端とＶ_ｃｏｍとの接続をオフとする。スイッチＳ_１ｃからＳ_Ｍ＋１ｃは、キャパシタＣ_１ｃからＣ_Ｍ＋１ｃの他端をそれぞれＧＮＤに接続する。

次に、容量式ＤＡＣ４１Ｂ側の動作について説明する。
図１２Ｂに示すように、保持フェーズでは、スイッチＳ_ｄは、キャパシタＣ_１ｄからＣ_Ｍ＋１ｄの一端とＶ_ｃｏｍとの接続をオフとする。スイッチＳ_１ｄからＳ_Ｍ＋１ｄは、キャパシタＣ_１ｄからＣ_Ｍ＋１ｄの他端をそれぞれＧＮＤに接続する。

（比較フェーズ）
初めに、容量式ＤＡＣ１１Ａ側の動作について説明する。
図１３Ａに示すように、スイッチＳ_１ｃは、キャパシタＣ_１ｃの他端をＶ_ｒに接続する。スイッチＳ_２ｃからＳ_Ｍ＋１ｃは、キャパシタＣ_２ｃからＣ_Ｍ＋１ｃの他端をＧＮＤに接続する。このとき、容量式ＤＡＣ４１Ａから出力される電圧Ｖ_ＨＰは、下記（１１）式で表すことができる。
Ｖ_ＨＰ＝−Ｖ_ｉｎｐ＋１／２Ｖ_ｒ＋Ｖ_ｃｏｍ…（１１）

次に、容量式ＤＡＣ４１Ｂ側の動作について説明する。
図１３Ｂに示すように、スイッチＳ_１ｄは、キャパシタＣ_１ｄの他端をＶ_ｒに接続する。スイッチＳ_２ｄからＳ_Ｍ＋１ｄは、キャパシタＣ_２ｄからＣ_Ｍ＋１ｄの他端をＧＮＤに接続する。このとき、容量式ＤＡＣ４１Ｂから出力される電圧Ｖ_ＨＭは、下記（１２）式で表すことができる。
Ｖ_ＨＭ＝−Ｖ_ｉｎｍ＋１／２Ｖ_ｒ＋Ｖ_ｃｏｍ…（１２）

次に、比較器４２は、Ｖ_ＨＰとＶ_ＨＭの差分Ｖ_ｄｉｆｆと、Ｖ_ｃｏｍとを比較する。比較器４２は、Ｖ_ｄｉｆｆがＶ_ｃｏｍ以上であればデジタル値「１」を出力する。また、Ｖ_ｄｉｆｆがＶ_ｃｏｍより小さければデジタル値「０」を出力する。この比較結果は、ロジック部４２のメモリ４３ａに保持される。

ロジック部４３は、比較器４２でのアナログデジタル変換結果を受け、変換結果が「１」の場合は、容量式ＤＡＣ４１ＡのスイッチＳ_１ｃおよび容量式ＤＡＣ４１ＢのスイッチＳ_１ｄのＶ_ｒへ接続を維持し、「０」の場合は、ロジック部４３が容量式ＤＡＣ４１ＡのスイッチＳ_１ｃおよび容量式ＤＡＣ４１ＢのスイッチＳ_１ｄの接続先をＶ_ｒからＧＮＤへ切り替える。

ロジック部４３は、上記比較フェーズ動作を最大容量Ｃ／２から最小容量１／２^Ｍ＋１Ｃまで逐次実行する。例えば、Ｍが４の場合は、上記フェーズ動作を合計４回行うことになる。ＭｂｉｔのＡ／Ｄ変換後、差動Ａ／Ｄ変換器４０は、変換結果を冗長非冗長変換器５０へ出力する。

冗長非冗長変換器５０は、Ａ／Ｄ変換器２０での変換結果を上位ｂｉｔ、差動Ａ／Ｄ変換器４０での変換結果を下位ｂｉｔとしてＮ＋Ｍｂｉｔのバイナリデータを生成する。なお、冗長非冗長変換器５０は、Ａ／Ｄ変換装置２から出力される１．５ｂｉｔのデジタルデータを、加算器を用いて１ｂｉｔのバイナリデータに変換したのちＮ＋Ｍｂｉｔのバイナリデータを生成する。

以上のように、この第２の実施形態では、粗い演算用のＡ／Ｄ変換器２０と細かい演算用の差動Ａ／Ｄ変換器４０とを具備した。このため、Ａ／Ｄ変換装置３の回路面積を効果的に抑制できる。

なお、この第２の実施形態に係るＡ／Ｄ変換装置３は、増幅器３０を具備しているため、増幅器３０の分だけ回路面積が増大する。しかしながら、容量型ＤＡＣのキャパシタ（容量）が回路面積の大部分を占有することから、増幅器３０を具備したことによる回路面積の増加はほとんど問題とならない。

また、この第２の実施形態では、前段回路として冗長性のあるＡ／Ｄ変換器２０、後段回路として全差動で構成される差動Ａ／Ｄ変換器４０を従属接続している。このため、同相モードノイズ耐性を向上できる。

すなわち、１．５ｂｉｔ／ｓｔａｇｅアルゴリズムを採用するＡ／Ｄ変換器は、冗長性が高いが同相モードノイズの影響を受ける。しかしながら、後段の回路は全差動回路で構成されているため、回路中に差動成分のミスマッチがなければ、同相モードノイズの影響を完全にキャンセルすることが可能である。

また、回路中に差動ミスマッチがあった場合でも、残差信号を出力する増幅器の出力は、通常同相モードが正確に設定されるようにフィードバックが掛かるため（コモンモードフィードバック)、アンプの出力端電圧の同相モードノイズは低減しているため、図６の回路に比べ同相モードノイズの影響を低減可能である。

なお、この第２の実施形態では、２つの逐次比較型Ａ／Ｄ変換器を、１つの増幅器を挟む形で従属接続した実施形態について説明した。しかし、従属接続する増幅器とＡ／Ｄ変換器の個数に制限はない。

（第３の実施形態）
図１４は、第３の実施形態に係るＡ／Ｄ変換装置４の構成図である。
この第３に実施形態に係るＡ／Ｄ変換装置４は、パイプライン式逐次比較型Ａ／Ｄ変換装置を構成する二つのＡ／Ｄ変換装置の動作タイミングを制御することで、第１段目のＡ／Ｄ変換装置に複数の機能を持たせ、高速性を図りつつ回路構成の所要面積を抑えている。

この第３の実施形態に係るＡ／Ｄ変換装置４は、Ａ／Ｄ変換器２０、増幅器３０Ａ、差動Ａ／Ｄ変換器４０、冗長非冗長変換器５０、クロック生成部６０、タイミングテーブル６１およびタイミング生成部６２を具備する。なお、クロック生成部６０、タイミングテーブル６１およびタイミング生成部６２からタイミング制御部が構成される。

増幅器３０Ａは、Ａ／Ｄ変換器２０の出力信号をＧ倍（増幅率Ｇ）する動作を実現する容量、スイッチ、増幅器で構成されるスイッチトキャパシタ負帰還増幅器である。

ここで、増幅器の帰還容量として用いられる値は、容量Ｄ／Ａ変換器の全容量に依存する。たとえば、全容量をＫ＊Ｃとし、Ｇ倍増幅する場合、帰還容量はＫ／Ｎ＊Ｃとなる。

負帰還の原理から、アンプのゲインは、大きければ大きいほど誤差が少なくなる。非常に高いゲインを実現しておけば、製造時の設計パラメータが設計時と多少変動した倍でも、帰還増幅器のゲインとしてほぼＧ倍が得られる。なお、増幅器３０Ａの増幅率Ｇは、２^Ｎ（Ｎは、正の整数である）である。

クロック生成部６０は、この実施形態のＡ／Ｄ変換装置４全体の動作を規定するクロック信号を生成する発振器である。タイミングテーブル６１は、Ａ／Ｄ変換器２０および差動Ａ／Ｄ変換器４０の動作タイミングを示すタイミング情報を記憶したテーブルである。タイミング生成部６２は、クロック生成部６０が与えるクロック信号とタイミングテーブル６１が与えるタイミング情報とに基づいて、Ａ／Ｄ変換器２０および差動Ａ／Ｄ変換器４０の動作を規定する制御クロックなどを生成する機能を有している。
その他の構成要素については、図８で説明しているため重複した説明を省略する。

次に、動作について説明する。
図１５は、この第３の実施形態にＡ／Ｄ変換装置４の動作を説明するためのタイミングチャートである。
この実施形態のＡ／Ｄ変換装置４の各回路要素の動作状態は、大きく３つに分けることができる。すなわち、Ａ／Ｄ変換器２０による上位ｂｉｔのＡ／Ｄ変換フェーズ、増幅器３０Ａによる残差増幅フェーズ、および差動Ａ／Ｄ変換器４０による下位ｂｉｔのＡ／Ｄ変換フェーズである。この実施形態のＡ／Ｄ変換装置４では、タイミング生成部６２が、アナログ信号（Ａ_ｉｎ）のサンプリングのトリガーとなる制御クロックΦｓと、各回路要素の動作のトリガーとなる制御信号（図示せず）を生成する。

タイミング生成部６２が制御クロックΦｓを生成すると、Ａ／Ｄ変換器２０は、連続時間信号であるアナログ入力信号をサンプリングする。このサンプリングは、制御クロックΦsにより制御され、制御クロックΦsが「１」の時は容量式ＤＡＣがサンプル状態となる。Ａ／Ｄ変換器２０の容量型ＤＡＣ２１Ａ、２１Ｂは、制御クロックΦsがオン状態からオフ状態となった時の電圧を、次に制御クロックΦsがオン状態になるまでの期間保持する機能を有している。すなわち、アナログ入力信号の電圧は一定期間保持されることになる。なお、上記サンプルは周期的に実施される。

タイミング生成部６２が生成する制御クロックΦｓがオフ状態となると、次に回路状態はＡ／Ｄ変換フェーズに移る。このＡ／Ｄ変換フェーズでは、Ａ／Ｄ変換器２０、容量型ＤＡＣ２１Ａ、２１Ｂ、比較器２２Ａ、２２Ｂおよびロジック部２３を用いて逐次Ａ／Ｄ変換する。ロジック部２３は、Ａ／Ｄ変換された結果をメモリ２３ａに記憶する。なお、後述するように、このＡ／Ｄ変換フェーズにおいて、差動Ａ／Ｄ変換器４０は、残差データについてＡ／Ｄ変換処理を実行中である。

その後、タイミング生成部６２は、残差増幅フェーズに移行する制御信号をＡ／Ｄ変換器２０および差動Ａ／Ｄ変換器４０に送る。この残差増幅フェーズでは、残差演算部２４は、容量型ＤＡＣ２１Ａ、２１Ｂが保持した入力信号とアナログデジタル値とを用いて、残差成分の信号を算出する。

残差演算部２４での残差信号の演算は、例えば容量型ＤＡＣ２１Ａ、２１Ｂが持つキャパシタを適宜組み合わせることにより実現できる。

増幅器３０Ａは、残差演算部２４が算出した残差成分の信号を増幅して残差信号を出力する。差動Ａ／Ｄ変換器４０は、増幅器３０Ａが増幅した残差信号をサンプリングする。残差信号の増幅および残差信号のサンプリングは、同一の残差増幅フェーズの期間中（タイミング生成部６２が制御クロックΦｓを生成するまで）に実行される。

すなわち、Ａ／Ｄ変換器２０のサンプリングと差動Ａ／Ｄ変換器４０のサンプリングとは、それぞれ異なるタイミングで独立に行われる。図１５に示すように、Ａ／Ｄ変換器２０がサンプリングおよびＡ／Ｄ変換動作をするサンプルフェーズおよびＡ／Ｄ変換フェーズの期間中、差動Ａ／Ｄ変換器４０は、残差信号のＡ／Ｄ変換処理を実行する。以後、Ａ／Ｄ変換器２０、増幅器３０Ａおよび差動Ａ／Ｄ変換器４０は、上述したサンプルフェーズ、Ａ／Ｄ変換フェーズおよび残差増幅フェーズの動作を繰り返す。ここで、Ａ／Ｄ変換器２０は上位Ｎｂｉｔのアナログデジタル変換を実行し、差動Ａ／Ｄ変換器４０は下位Ｍｂｉｔの変換を実行する。

このように、この実施形態のＡ／Ｄ変換装置４では、差動Ａ／Ｄ変換器４０による残差信号のサンプリング中にＡ／Ｄ変換器２０の容量型ＤＡＣ２１Ａ、２１Ｂの動作を止めている。これは、容量型ＤＡＣ２１Ａ、２１Ｂが、アナログ信号のサンプリングだけではなく、差動Ａ／Ｄ変換器４０のための残差信号の生成をも担っていることを意味している。これにより、残差信号を生成するための容量式ＤＡＣを新たに設ける必要がなくなる。

以上説明したように、この第３の実施形態に係るＡ／Ｄ変換装置４は、パイプライン式逐次比較型Ａ／Ｄ変換装置における粗い演算用のＡ／Ｄ変換器２０と細かい演算用の差動Ａ／Ｄ変換器４０の動作タイミングを変更して、粗い演算用のＡ／Ｄ変換器２０の停止中に細かい演算用の差動Ａ／Ｄ変換器４０のサンプリングと残差演算とを実行するようにした。このため、パイプラインをなす２つのＡ／Ｄ変換器間に配置される容量型ＤＡＣを設ける必要がなくなる。すなわち、容量型ＤＡＣのためのキャパシタを減らして回路配置用の所要面積を少なくすることができる。

また、前段のＡ／Ｄ変換器２０の動作中に後段の差動Ａ／Ｄ変換器４０を動作させるため、Ａ／Ｄ変換を効率的に実施することができる。

また、この第３の実施形態に係るＡ／Ｄ変換装置４は、Ａ／Ｄ変換器２０の出力信号を２^Ｎ倍する動作を実現する容量、スイッチ、増幅器で構成されるスイッチトキャパシタ負帰還増幅器（増幅器３０Ａ）を具備する。このため、負帰還動作により増幅器の設計を簡単化させることで、増幅器の消費電力を低減できる。

（第４の実施形態）
図１６は、第４の実施形態に係る通信装置５の構成図である。
通信装置５は、アンテナ７１（受信部）、増幅器７２、周波数変換器７３、フィルタ７４、利得可変増幅器７５、Ａ／Ｄ変換装置７６およびデジタル信号処理回路７７（復調部）を具備する。

アンテナ７１は、アナログ信号を受信する。増幅器７２は、アンテナ７１で受信したアナログ信号を増幅する。周波数変換器７３は、増幅器７２で増幅されたアナログ信号をベースバンド信号に変換する。フィルタ７４は、周波数変換器７３で変換されたベースバンド信号のうち任意の周波数帯のみを通過させる。すなわち、上記ベースバンド信号に含まれる妨害波を除去する。

利得可変増幅器７５は、フィルタ７４の出力信号を増幅して振幅を一定に保つ。Ａ／Ｄ変換装置７６は、利得可変増幅器７５から入力されるベースバンド信号をＡ／Ｄ変換する。デジタル信号処理回路７７は、Ａ／Ｄ変換装置７６から入力されるデジタル変換後の信号をサンプルレート変換、ノイズ除去および復調などのベースバンド信号処理を行う。
なお、Ａ／Ｄ変換装置７６には、第１から第３の実施形態で説明したＡ／Ｄ変換装置１からＡ／Ｄ変換装置４が使用される。

以上のように、この第４に実施形態に係る通信装置５は、Ａ／Ｄ変換装置７６として、第１から第３の実施形態で説明したＡ／Ｄ変換装置１からＡ／Ｄ変換装置４のいずれかを具備するようにした。

このため、第１の実施形態に係るＡ／Ｄ変換装置１または第２の実施形態に係るＡ／Ｄ変換装置２を使用した場合、Ｎ回の比較フェーズ動作の繰り返しでＮ＋１ｂｉｔのバイナリ出力が得られるため、Ａ／Ｄ変換に必要な時間を効果的に抑制できる。また、１．５ｂｉｔ／ｓｔａｇｅアルゴリズムの冗長性により、同相モードノイズの影響を効果的にキャンセルできる。

また、第２の実施形態に係るＡ／Ｄ変換装置３を使用した場合、粗い演算用のＡ／Ｄ変換器２０と細かい演算用の差動Ａ／Ｄ変換器４０とを具備しているので、１つあたりのＡ／Ｄ変換器が有するバイナリウエイト容量を低減して、Ａ／Ｄ変換装置３の回路面積を効果的に抑制できる。

また、第３の実施形態に係るＡ／Ｄ変換装置４を使用した場合、粗い演算用のＡ／Ｄ変換器２０の停止中に細かい演算用の差動Ａ／Ｄ変換器４０のサンプリングと残差演算とを実行しているので、パイプラインをなす２つのＡ／Ｄ変換器間に配置される容量型ＤＡＣを設ける必要がなくなる。すなわち、容量型ＤＡＣのためのキャパシタを減らして回路配置用の所要面積を少なくすることができる。

（その他の実施形態）
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

アナログ信号処理装置、デジタル信号処理装置に適用することができる。

従来のＡ／Ｄ変換装置の入出力特性を示した図である。 従来のＡ／Ｄ変換装置の入出力特性を示した図である。 従来のＡ／Ｄ変換装置の入出力特性を示した図である。 第１の実施形態に係るＡ／Ｄ変換装置の入出力特性を示した図である。 第１の実施形態に係るＡ／Ｄ変換装置の構成図である。 容量式ＤＡＣのサンプルフェーズの動作を示した図である。 容量式ＤＡＣのサンプルフェーズの動作を示した図である。 容量式ＤＡＣの保持フェーズの動作を示した図である。 容量式ＤＡＣの保持フェーズの動作を示した図である。 容量式ＤＡＣの比較フェーズの動作を示した図である。 容量式ＤＡＣの比較フェーズの動作を示した図である。 第１の実施形態の変形例に係るＡ／Ｄ変換装置の構成図である。 第２の実施形態に係るＡ／Ｄ変換装置の構成図である。 Ａ／Ｄ変換器の構成図である。 差動Ａ／Ｄ変換器の構成図である。 容量式ＤＡＣのサンプルフェーズの動作を示した図である。 容量式ＤＡＣのサンプルフェーズの動作を示した図である。 容量式ＤＡＣの保持フェーズの動作を示した図である。 容量式ＤＡＣの保持フェーズの動作を示した図である。 容量式ＤＡＣの比較フェーズの動作を示した図である。 容量式ＤＡＣの比較フェーズの動作を示した図である。 第３の実施形態に係るＡ／Ｄ変換装置の構成図である。 第３の実施形態に係るＡ／Ｄ変換装置の動作を説明するためのタイミングチャートである。 第４の実施形態に係る通信装置の構成図である。

符号の説明

１から４…Ａ／Ｄ変換装置、５…通信装置、１１,２１,４１…容量式ＤＡＣ、１２,４２…比較器、１３,２３,４３…ロジック部、２０…Ａ／Ｄ変換器、３０…増幅器、４０…差動Ａ／Ｄ変換器。

Claims (9)

1. アナログ信号をサンプリングし、前記アナログ信号と参照信号とを逐次比較して第１および第２の比較信号をそれぞれ生成する第１および第２のＤ／Ａ変換部と、
   前記第１のＤ／Ａ変換部で生成された前記第１の比較信号と基準信号とを比較する第１の比較部と、
   前記第２のＤ／Ａ変換部で生成された前記第２の比較信号と前記基準信号とを比較する第２の比較部と、
   前記第１および第２の比較部の比較結果に応じて前記アナログ信号をデジタル信号に変換する変換部と
   を具備したことを特徴とするＡ／Ｄ変換装置。
2. 前記変換部は、
   第１の比較信号の電圧が前記基準信号の電圧以上で、かつ第２の比較信号の電圧が前記基準信号の電圧以上である場合、前記デジタル信号の値を第１の値とし
   第１の比較信号の電圧が前記基準信号の電圧以上で、かつ第２の比較信号の電圧が前記基準信号の電圧よりも低い場合、または第１の比較信号の電圧が前記基準信号の電圧よりも低く、かつ第２の比較信号の電圧が前記基準信号の電圧以上の場合である場合、前記デジタル信号の値を前記第１の値とは異なる第２の値とし、
   第１の比較信号の電圧が前記基準信号の電圧よりも低く、かつ第２の比較信号の電圧が前記基準信号の電圧よりも低い場合、前記デジタル信号の値を前記第１および前記第２の値とは異なる第３の値とすることを特徴とする請求項１に記載のＡ／Ｄ変換装置。
3. アナログ信号をサンプリングし、前記アナログ信号と参照信号とを逐次比較して第１および第２の比較信号をそれぞれ生成する第１および第２のＤ／Ａ変換部と、前記アナログ信号と、前記第１および第２の比較信号との差分である残差信号を生成する残差信号生成部と、前記第１の比較信号と基準値とを比較する第１の比較部と、前記第２の比較信号と前記基準値とを比較する第２の比較部と、前記第１および第２の比較部の比較結果に応じて前記アナログ信号をデジタル信号に変換する変換部とを有する第１のＡ／Ｄ変換部と、
   前記残差信号をサンプリングし、前記残差信号と参照電圧とを逐次比較して第３および第４の比較信号をそれぞれ生成する第３および第４のＤ／Ａ変換部と、前記第３および第４の比較信号の差分と基準信号とを比較して、前記残差信号をデジタル信号に変換する変換部とを有する第２のＤ／Ａ変換部とを具備したことを特徴とするＡ／Ｄ変換装置。
4. 前記第２のＡ／Ｄ変換部が前記残差信号のサンプリングを行っている期間中、前記第１のＡ／Ｄ変換部のサンプリング動作を停止させるタイミング制御部をさらに具備したことを特徴とする請求項３に記載のＡ／Ｄ変換装置。
5. 前記第１のＡ／Ｄ変換部は、前記サンプリングしたアナログ信号を所定の期間中保持することを特徴とする請求項３または請求項４に記載のＡ／Ｄ変換装置。
6. 前記残差信号を増幅する増幅器を具備することを特徴とする請求項３乃至請求項５のいずれか１項に記載のＡ／Ｄ変換装置。
7. 前記増幅器は、スイッチトキャパシタ型負帰還増幅器であることを特徴とする請求項６に記載のＡ／Ｄ変換装置。
8. アナログ信号をサンプリングするステップと、
   前記アナログ信号と参照信号とを逐次比較して第１および第２の比較信号を生成するステップと、
   前記第１のＤ／Ａ変換部で生成された前記第１の比較信号と基準値とを比較するステップと、
   前記第２のＤ／Ａ変換部で生成された前記第２の比較信号と前記基準値とを比較するステップと、
   前記比較結果に応じて前記アナログ信号をデジタル信号に変換するステップと
   を具備したことを特徴とするＡ／Ｄ変換方法。
9. アナログ信号を受信する受信部と、
   前記アナログ信号と参照信号とを逐次比較して第１および第２の比較信号をそれぞれ生成する第１および第２のＤ／Ａ変換部と、
   前記第１のＤ／Ａ変換部で生成された前記第１の比較信号と基準値とを比較する第１の比較部と、
   前記第２のＤ／Ａ変換部で生成された前記第２の比較信号と前記基準値とを比較する第２の比較部と、
   前記第１および第２の比較部の比較結果に応じて前記アナログ信号をデジタル信号に変換する変換部と、
   前記デジタル信号を復調する信号処理部と
   を具備することを特徴とする通信装置。

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