KR20080007997A

KR20080007997A - 기준 전압을 스스로 공급하는 파이프라인 구조의 아날로그디지털 컨버터

Info

Publication number: KR20080007997A
Application number: KR1020060067333A
Authority: KR
Inventors: 류승탁
Original assignee: 삼성전자주식회사
Priority date: 2006-07-19
Filing date: 2006-07-19
Publication date: 2008-01-23
Also published as: TW200824298A; KR100824793B1; US20080018514A1; US7515086B2

Abstract

기준 전압을 스스로 공급하는 파이프라인 구조의 아날로그 디지털 컨버터가 개시된다. 파이프라인 구조의 아날로그 디지털 컨버터는 멀티 스테이지로 구성되며, 각 스테이지는 샘플-홀드 회로, 플래쉬 아날로그 디지털 컨버터 및 디지털 아날로그 컨버터를 포함한다. 플래쉬 아날로그 디지털 컨버터와 디지털 아날로그 컨버터는 전원 전압에서 직접 기준 전압을 구동한다.

Description

기준 전압을 스스로 공급하는 파이프라인 구조의 아날로그 디지털 컨버터{Pipeline analog digital converter with self reference voltage driver}

도 1은 통상적인 파이프라인 아날로그 디지털 컨버터의 구조를 보여주는 블록도이다.

도 2는 기준 전압 구동기를 나타내는 회로도이다.

도 3은 전원 전압과 기준 전압의 관계를 나타낸다.

도 4는 도 3의 전원 전압으로부터 기준 전압을 만들기 위한 방법을 나타낸다.

도 5a와 도 5b와 도 5c는 본 발명의 실시예에 따른 기준 전압 구동기가 필요없는 1.5b MDAC를 나타내는 회로도이다.

도 6a는 본 발명의 일 실시예에 따른 전원 전압 디바이더를 이용한 플레쉬 ADC를 나타내는 회로도이다.

도 6b와 도 6c는 각각 도 6a의 회로가 전압을 샘플링 할 때와 입력 전압과 비교할 때를 나타내는 회로도이다.

도 7은 저항열 디바이더를 사용하여 전원 전압에서 기준 전압을 구동하는 것을 나타내는 회로도이다.

도 8a와 도 8b는 본 발명의 실시예에 따른 1.5b 플래쉬 ADC를 나타내는 회로 도이다.

도 9a와 도 9b와 도 9c는 커패시터 디바이더를 이용한 MDAC을 나타내는 회로도이다.

도 10a는 이상적인 MDAC의 입출력 전달특성을 나타내는 그래프이다.

도 10b는 본 발명의 실시예에 따른 도 5a의 1.5비트 MDAC와 도 8a와 도 8b의 1.5비트 플래쉬 ADC로 파이프라인 구조의 ADC를 구현하여 시뮬레이션한 그래프이다.

도 11은 본 발명의 실시예에 따른 멀티 스테이지의 파이프라인 구조의 아날로그 디지털 컨버터를 나타내는 회로도이다.

<도면의 주요 부분에 대한 부호 설명>

310 : 증폭기 320 : 스위치드 커패시터 회로

420 : 비교기 430 : 커패시터 회로

본 발명은 ADC(analog digital converter)에 관한 것으로, 보다 상세하게는, 파이프라인 구조의 ADC에 관한 것이다.

일반적으로 파이프라인 ADC는 같거나 비슷한 구조의 낮은 해상도의 ADC가 cascade형태로 연결된 multi-step 양자화기이다.

도 1은 통상적인 파이프 라인 ADC의 구조를 보여주는 블록도이다.

도 1을 참조하면, 파이프 라인 ADC는 n 개의 스테이지(STG1~STGn)로 구성되어 있고, 각 스테이지(STGi)는 입력 아날로그 신호의 샘플링을 위한 S/H(sample-and-holder, 110)와 입력 아날로그 신호를 해당 스테이지의 낮은 해상도의 디지털 코드로 변환하는 ADC(120), 그리고 ADC(120)의 출력에 해당하는 대표 아날로그 값과 실제 신호의 차이를 얻기 위한 DAC(digital analog converter, 130)와 감산기(140)와 2^Bi-1의 이득을 갖는 residue amplifier(150)로 구성된다. 여기서, Bi는 i번째 스테이지(STGi)의 해상도로써, 이상적인 경우의 이득의 1/2로 설계를 함으로써 각 스테이지에서 발생한 ADC의 에러를 correction할 수 있도록 하는 구조이며, 일반적으로 DCL(digital correction logic, 170)이라 불린다. 도 1에서 S/H(110), DAC(130) 그리고 residue amplifier(150)를 묶은 하나의 building block을 MADC(multiplying DAC,160)이라 하고, 이것이 파이프라인 ADC구현에 있어서 핵심적인 블록이 된다.

기존의 파이프라인 ADC의 MDAC와 flash ADC가 정확히 동작하기 위해서는 각 스테이지에 사용된 커패시터를 구동하기 위한 정밀한 기준전압이 필요하다. 이러한 정밀한 기준 전압을 얻기 위해 일반적으로 IC에서는 unity-feedback buffer를 사용한다.

도 2는 정밀한 기준 전압을 사용하기 위한 unity-feedback buffer사용한 기 준 전압 구동기를 나타내는 회로도이다.

도 2를 참조하면 기준 전압 구동기는 unity-feedback buffer들(211, 213, 215)과 MOS 앰프들(221, 223, 225)과 저항들(R1, R2, R3)과 커패시터들(Cdcpl)을 포함한다. 안정된 전압을 공급하기 위하여 칩 내부와 외부에 큰 커패시터(Cdcpl)를 연결하여 기준전압의 fluctuation을 막는 것이 일반적이다. 기준 전압의 안정성은 ADC의 성능에 직접적인 영향을 주기 때문에, 매 A/D 변환 cycle마다 충분히 빨리 기준전압을 회복하여야 하고, 그러기 위해서는 OP-amp의 전류 구동능력과 대역폭을 충분히 늘여 주어야 하기 때문에 기준전압 구동기에 의한 전력소모와 차지하는 면적이 무시할 수 없는 비중을 차지하게 된다. 또한, 기준 전압이 도 2에서와 같은 방식으로 정해지면 전원 전압이 조절되어야 하는 구조에도 불구하고 기준전압은 고정되거나, 혹은 외부에서 조절하는 방식이 되어야 하므로 full dynamic range 이용이나 외부 control 최소화면에서 단점이 있다.

상기 문제점을 해결하기 위한 본 발명의 제1 목적은 파이프 라인 ADC의전원 전압으로부터 기준전압을 생성하는 방법을 제공하는 데 있다.

본 발명의 제2 목적은 전원 전압으로부터 기준 전압을 공급하는 파이프 라인 ADC를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 실시예에 따른 디지털 아날로그 컨버터는 차동 입력단자와 차동 출력단자를 갖는 증폭기 및 상기 증폭기의 차동 입력단 자에 각각 연결되는 동일한 형태의 스위치드 커패시터 회로(switched capacitor circuit)들을 포함한다. 상기 각각의 스위치드 커패시터 회로는 단위 용량의 하나의 피드백 커패시터, 상기 피드백 커패시터의 공통단자와 상기 증폭기의 한 입력단자와 연결된 공통 단자를 가지며, 단위 용량의 커패시턴스를 x:(1-x)(x는 0 초과 1 미만의 실수)의 비율로 분할한 제1 및 제2 커패시터들 및 클럭의 제1 페이즈 동안에는, 상기 모든 커패시터들의 입력 단자들을 각각 아날로그 차동 입력 신호에 연결시키고, 상기 두 차동 입력 단자에 입력 공통 모드 전압을 공급하고, 상기 클럭의 제2 페이즈 동안에는 입력 단자에 공급되는 상기 공통 모드 전압을 차단시키고, 상기 피드백 커패시터의 입력 단자는 상기 차동 출력에 연결시키고, 상기 단위용량의 x배 용량의 커패시터의 입력 단자는 제1, 제2 및 제3 기준 전압 중 하나의 기준 전압에 연결시키고,상기 단위용량의 (1-x)배 용량의 커패시터의 입력 단자는 상기 제2 기준 전압에 연결시키는 스위치들을 포함한다.

실시예에서, 상기 기준 전압들은 전원 전압원에서 구동될 수 있고, 상기 제1 기준 전압은 전원 전압(VDD)이고, 상기 제3 기준 전압은 접지 전압(VSS)이고, 상기 제2 기준 전압은 상기 제1 기준 전압 레벨과 상기 제2 기준 전압 레벨 사이의 전압일 수 있다. 상기 공통 모드 전압은 상기 제2 기준 전압일 수 있다. 상기 클럭의 제1 페이즈 동안, 상기 앰프의 차동 출력을 서로 연결할 수 있다.

본 발명의 실시예에 따른 플래쉬 아날로그 디지털 컨버터(flash analog digital converter)는 하나의 입력 단자가 접지 전원에 연결된 비교기 및 상기 비교기의 다른 입력 단자에 연결되는 커패시터 회로를 포함하며, 상기 커패시터 회로 는 공통 단자가 상기 비교기의 다른 입력 단자에 연결되는 제1 샘플링 커패시터, 공통 단자가 상기 비교기의 상기 다른 입력 단자에 연결되고 상기 제1 샘플링 커패시터의 상기 공통 단자와 연결되는 제2 샘플링 커패시터 및 전원 전압을 상기 제1 샘플링 커패시터에 저장한 후, 아날로그 입력 신호와 기준 전압을 비교하도록 스위칭하는 스위치들을 포함한다.

실시예에서, 상기 스위치들은 상기 전원 전압을 상기 제1 샘플링 커패시터의 입력 단자에 연결시키고, 상기 접지 전압을 상기 제2 샘플링 커패시터의 입력 단자에 연결시키고, 상기 비교기의 두 입력 단자를 연결시켜서 전원 전압을 상기 제1 샘플링 커패시터에 저장할 수 있다. 상기 스위치들은 상기 아날로그 입력 신호를 상기 제1 샘플링 커패시터의 상기 입력 단자와 상기 제2 샘플링 커패시터의 상기 입력 단자에 연결시켜서 상기 아날로그 입력 신호와 상기 기준 전압을 비교할 수 있다.

실시예에서, 상기 제1 커패시터가 aC(a는 양의 실수, C는 단위 용량)의 용량을 가지고, 상기 제2 커패시터가 bC(b는 양의 실수)의 용량을 가질 때, 상기 기준 전압은 상기 전원 전압의 a/(a + b)배일 수 있다.

본 발명의 실시예에 따른 파이프라인 구조의 아날로그 디지털 컨버터는 멀티 스테이지로 구성되는 파이프라인 구조를 가지며, 각 스테이지는 아날로그 입력 신호를 디지털 신호로 변환하는 샘플-홀드 회로, 상기 아날로그 입력 신호에 해당하는 디지털 비트를 디텍팅하는 플래쉬 아날로그-디지털 컨버터 및 상기 디텍트된 디지털 비트에 따라서 상기 디지털 신호를 아날로그화된 신호로 변환하고 상기 아날 로그 입력 신호와 상기 아날로그화된 신호의 차이를 레시쥬 신호로서 증폭하는 디지털 아날로그 컨버터를 포함한다. 상기 레시쥬 신호는 다음단의 아날로그 입력 신호로서 제공되고, 상기 디지털 아날로그 컨버터는 차동 입력단자와 차동 출력단자를 갖는 증폭기 및 상기 증폭기의 차동 입력단자에 각각 연결되는 동일한 형태의 스위치드 커패시터 회로(switched capacitor circuit)들을 포함한다.

상기 각각의 스위치드 커패시터 회로는 단위 용량의 하나의 피드백 커패시터 단위 용량의 커패시턴스를 x:(1-x)(x는 0 초과 1 미만의 실수)의 비율로 분할한 제1 및 제2 커패시터로 이루어지는 다수개의 서브 커패시터들 및 클럭의 제1 페이즈 동안에는, 상기 모든 커패시터들의 입력 단자들을 각각 아날로그 차동 입력 신호에 연결시키고, 상기 두 차동 입력 단자에 입력 공통 모드 전압을 공급하고, 상기 클럭의 제2 페이즈 동안에는 입력 단자에 공급되는 상기 공통 모드 전압을 차단시키고, 상기 피드백 커패시터의 입력 단자는 상기 차동 출력에 연결시키고, 상기 단위용량의 x배 용량의 커패시터의 입력 단자는 제1, 제2 및 제3 기준 전압 중 하나의 기준 전압에 연결시키고,상기 단위용량의 (1-x)배 용량의 커패시터의 입력 단자는 상기 제2 기준 전압에 연결시키는 스위치들을 포함한다.

실시예에서, 상기 파이프라인 구조의 아날로그 디지털 컨버터는 상기 각 스테이지에서 출력된 디지털 비트의 에러를 교정하는 디지털 커렉션 로직(digital correction logic)을 더 포함할 수 있다.

본 발명의 실시예에 따른 아날로그 디지털 변환 방법은 아날로그 입력 신호를 수신하는 단계, 상기 수신된 아날로그 입력 신호를 단위 용량의 커패시터와 단 위 용량의 커패시터를 x:(1-x)의 비율로 분할한 제1 및 제2 커패시터로 이루어지는 다수개의 서브 커패시터들에 저장하는 단계, 상기 아날로그 입력 신호에 해당하는 디지털 비트를 디텍팅하는 단계, 상기 디텍트된 디지털 비트에 따라서 상기 디지털 신호를 아날로화된 신호로 변환하는 단계 및 상기 아날로그 입력 신호와 상기 아날로그화된 신호의 차이를 증폭하는 단계를 포함한다.

실시예에서, 상기 아날로그 신호에 해당하는 디지털 비트를 디텍팅하는 단계는 전원 전압과 접지 전압으로부터 기준 전압을 샘플링하는 단계 및 상기 샘플링된 기준 전압과 상기 아날로그 입력 신호를 비교하는 단계를 포함할 수 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지 다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 3은 전원 전압과 기준 전압의 관계를 나타내는 도면이다.

파이프라인 ADC에서 사용될 기준 전압들(VRT, VCM, VRB)는 전원 전압(VDD)과 그라운드 전위(VSS)사이에 존재한다. 상위 기준 전압(VRT)과 하위 기준 전압(VRB) 의 중앙값을 VCM으로 정의한다. 일반적으로 차동 신호를 사용하는 시스템에서는 positive와 negative 입력에 VRT와 VRB가 대칭적으로 사용된다. 이 차동기준전압을 VREF = VRT - VRB로 정의할 수 있다. VREF는 VDD-VSS에 대해 다음과 같이 일정 비로 표현할 수 있다.

[수학식 1]VREF = VRT - VRB = x(VDD - VSS)

도 4는 도 3의 전원 전압으로부터 기준 전압을 만들기 위한 방법을 나타내는 도면이다.

도 4를 참조하면, 단위 커패시터(C)를 xC와 (1-x)C의 비율을 갖는 두 개의 커패시터로 나누어 MDAC에 적용하면 전원 전압으로부터 기준 전압을 만들 수 있다.

도 5a와 도 5b와 5c는 본 발명의 일 실시예에 따른 기준 전압 구동기가 필요없는 1.5b MDAC를 나타내는 회로도이다. 도 5a는 스위치를 포함한 회로도이고 도 5b는 제1 클럭 페이즈에서 스위치가 연결된 회로도이다. 도 5c는 제2 클럭 페이즈에서 스위치가 연결된 회로도이다.

설명의 편의를 위해 도 5a와 도 5b와 도 5c에서는 VDD가 1.2[V]이고 VSS가 0[V]이고 VRT가 0.9[V]이고 VRB가 0.3[V]인 경우를 가정한다. [수학식 1]에 의하여 VREF는 0.6[V]이고 x는 0.5가 된다.

본 발명의 일 실시예에 따른 기준 전압 구동기가 필요없는 1.5b MDAC는 차동 증폭기(310)와 스위치드 커패시터 회로들(320,330)을 포함한다. 스위치드 커패시터 회로들(320, 330)은 동일한 형태로서 차동증폭기(310)의 차동입력 단자에 각각 연결된다. 스위치드 커패시터회로(320)는 단위 용량의 하나의 피드백 커패시터(321) 와 제1 커패시터(323)와 제2 커패시터(325)를 포함한다. 제1 커패시터(323)와 제2 커패시터(325)는 단위 용량의 커패시터를 x:(1-x)의 비율로 분할한 것이다. 여기서, x는 1/2이므로 제1 커패시터(323)와 제2 커패시터(325)의 용량은 모두 C/2이다. 스위치드 커패시터회로(320)는 여러개의 스위치들(322, 324, 326, 328)을 포함한다. 스위치드 커패시터 회로(330)는 여러개의 스위치들(322, 324, 326, 328)을 포함한다. 스위치들(341, 342, 343, 344, 345, 346, 347)도 스위치드 커패시터 회로에 포함될 수 있다. 스위치들은 스위치제어신호(θ1,θ2)에 의하여 개폐된다. 스위치들 중 θ1이 표시된 스위치들은 입력 샘플링 구간(즉,제1 클럭 페이즈)에서 닫히고, θ2가 표시된 스위치들은 레시쥬 증폭구간(즉, 제2 클럭 페이즈)에서 닫힌다. 도 5b와 도 5c에 도 5a의 θ1과 θ2에 따른 회로도가 나타나 있다. 도 5b를 참조하면, 스위치 제어신호(θ1)에 의하여 모든 커패시터들의 bottom plate는 입력에 연결되고, top plate는 입력 common-mode 레벨(VCM)에 연결된다. 즉, 제1 클럭 페이즈구간에서는 모든 커패시터들에 입력 신호가 저장된다.

도 5c를 참조하면, 레시쥬 증폭구간(즉, 제2 클럭 페이즈)에서 모든 커패시터들의 top plate는 VCM으로부터 분리된다. 피드백 커패시터(321, 331)는 bottom plate가 출력에 연결되고 제1 커패시터(323, 333)는 기준 전압이 아닌 VDD와 VSS 또는 VCM 중 하나에 연결되고 제2 커패시터(325, 335)는 레시쥬 증폭구간에서는 항상 VCM으로만 연결된다. 이렇게 되면, 샘플링 구간에서 충전하고 있던 입력 신호에 해당하는 전하를 모두 피드백 커패시터(321, 331)에 넘기게 된다. 따라서, 레시쥬 앰프의 출력은 x(VDD-VSS)에 해당하는 DAC level 만을 차감하게 된다. 한편, VCM으 로의 연결은 굳이 VCM의 특정 전압일 필요는 없고, 양의 입력 단자와 음의 입력 단자의 커패시터의 bottom plate를 서로 연결하면, 동일한 효과를 얻을 수 있다. 이와 같이 커패시터를 일정비율로 나누어서 샘플링함으로써 등가적인 기준전위 디바이더를 구현하여 전원 전압에서 기준 전압을 만들어내면 static 전력 소모가 없기 때문에 저전력 구현에 효과적이다. 제1 클럭 페이즈는 클럭 신호(미도시)의 활성화 구간이 될 수도 있고 비활성화 구간이 될 수도 있다. 따라서 제2 클럭 페이즈는 클럭 신호의 비활성화 구간이 될 수도 있고, 활성화 구간이 될 수도 있다.

도 6a는 본 발명의 일 실시예에 따른 싱글 엔디드 모드에서 전원 전압 디바이더를 이용한 플레쉬 ADC를 나타내는 회로도이다.

도 6a를 참조하면, 본 발명의 일 실시예에 따른 전원 전압 디바이더를 이용한 플래쉬 ADC는 비교기(410)와 커패시터 회로(420)를 포함한다. 비교기(410)는 양의 입력 단자와 접지 전원에 연결되는 음의 입력단자와 출력 단자를 갖는다. 커패시터 회로(420)는 비교기의 양의 입력 단자에 연결된다. 커패시터 회로는 제1 샘플링 커패시터(421)와 제2 샘플링 커패시터(423)를 포함한다. 제1 샘플링 커패시터(421)의 상부 전극은 비교기(410)의 양의 단자에 연결되고, 하부 전극은 스위치(431)에 연결된다. 제2 샘플링 커패시터(423)의 상부 전극은 비교기(410)의 양의 단자에 연결되고, 하부 전극은 스위치들(433, 435, 437)에 연결된다. 스위치(435)는 제1 샘플링 커패시터(421)의 하부 전극과 제2 샘플링 커패시터(423)의 하부 전 극을 서로 연결한다. 스위치(439)는 비교기(410)의 음의 전극과 양의 전극을 연결한다.

도 6b는 플래쉬 ADC가 전원 전압을 이용하여 기준 전압을 샘플링하는 것을 나타낸다. 이 때, 스위치들(431, 437, 439)만이 연결된다.

도 6c는 플래쉬 ADC가 입력 전압과 기준 전압을 비교하는 것을 나타낸다. 이 때, 스위치들(433, 435)만이 연결된다. 이 때, 비교기(410)의 양의 단자에 나타나는 전압은 제1 샘플링 커패시터(421) C1 = anC이고 제2 샘플링 커패시터(423) C2 = [a(m-n)+bm]C 일 경우 VIN-a/(a+b)*n/m*VDD이다. 비교기는 이 값과 0의 값을 비교하여 0또는 1을 출력한다. 파이프라인 ADC에서 생각해볼 때, 플래쉬 ADC는 샘플링 페이즈가 끝나기 전에 0 또는 1을 출력한다. 물론 도 6a의 플래쉬 ADC는 후술할 도 8의 1.5b 플래쉬 ADC처럼 차동 모드에도 적용할 수 있음은 물론이다.

도 7을 참조하면, 전원 전압과 기준 전압의 비율을 알기 때문에 전원전압을 기준 전압 영역의 xR과 그 외 영역을 (1-x)R로 나눈 후, 기준 전압 내부의 xR을 균등히 나누어 ADC의 기준 전압을 생성하여 사용할 수 있다. 이 경우 VDD와 VSS쪽의 저항이 (1-x)R/2로 동일하게 나누어질 필요는 없다. 설계에 용이한 입/출력 common-mode 전압에 따라 기준 전위의 센터 값은 변경될 수 있기 때문이다.

도 8a와 도 8b는 본 발명의 실시예에 따른 1.5b 플래쉬 ADC를 나타내는 회로도이다.

도 8a와 도 8b는 도 5a와 동일한 조건에서 회로를 구성한 것이다. 이 경우에 a는 1이 되고, b는 3이 된다. 또한 x는 0.5이므로 n/m = 1/2 가 되어, n=1이 되고 m=2가 된다.

그러면 비교기는 도 8a와 도 8b와 같이 구현된다.

도 9a는 커패시터 디바이더를 이용한 MDAC을 나타내는 회로도이다. 도 9a의 MDAC는 도 1에 적용될 수 있다.

도 9b와 도 9c는 샘플링 구간과 레시쥬 증폭 구간에서 스위치가 연결된 모습을 나타낸다.

도 9a를 참조하면, 본 발명의 실시예에 따른 MDAC는 증폭기(570)와 스위치드 커패시터 회로들(530, 540)을 포함한다. 스위치드 커패시터 회로(530)는 단위 용량의 하나의 피드백 커패시터(531)와 제1 커패시터(533, 537)와 제2 커패시터(535, 539)로 이루어지는 다수개의 서브 커패시터들을 포함한다. 제1 커패시터(533, 537)는 xC의 용량을 가지고 제2 커패시터(535, 539)는 (1-x)C의 용량을 가진다. 스위치드 커패시터 회로는 스위치들(546, 548, 549)도 포함한다. 스위치들(570, 572,574)도 스위치드 커패시터 회로(530, 540)에 포함된다.

클럭의 제1 페이즈 동안에는 스위치들(532, 534, 536, 538, 540, 572, 574)이 연결되어 입력 신호(Vin+)가 모든 커패시터들에 저장된다. 물론, 클럭의 제1 페이즈 동안에는 입력 신호(Vin-)가 스위치드 커패시터 회로(550)의 모든 커패시터들에 저장된다. 이 때, 스위치(570)도 연결되어 리셋 역할을 한다.

클럭의 제2 페이즈 동안에는 클럭의 제1 페이즈 동안에 닫혀 있던 모든 스위 치들은 열리고 스위치들(542, 544, 546, 548, 549,562, 564, 566, 568, 569)은 닫힌다. 클럭의 제2 페이즈 동안에는 도 9c에서와 같이 피드백 커패시터들(531, 551)은 차동 출력에 연결되고, 제2 커패시터들(535, 539, 555, 559)은 VCM에 연결된다. 제1 커패시터들(533, 537, 553, 557)은 VDD, VCM, VSS중의 한 곳으로 연결된다. 클럭의 제2 페이즈 동안에 제2 커패시터들(535, 539, 555, 559)은 VCM으로만 연결됨으로써, 클럭의 제1 페이즈 동안 충전하고 있던, 입력 신호에 해당하는 전하를 모두 피드백 커패시터들(531, 551)에 넘긴다. 이렇게 되면, 레시쥬 앰프의 출력은 x(VDD-VSS)에 해당하는 DAC 레벨만을 차감하게 된다.

도 10a는 이상적인 MDAC의 입출력 전달특성을 나타내는 그래프이고, 도 10b는 본 발명의 실시예에 따른 도 5a의 1.5비트 MDAC와 도 8a와 도 8b의 1.5비트 플래쉬 ADC로 파이프라인 구조의 ADC를 구현하여 시뮬레이션한 그래프이다. 도 10b는 제1 스테이지를 구현한 것이다.

MDAC는 아날로그 입력 신호와 ADC의 출력 코드에 해당하는 아날로그 대표값의 차를 구하여, 각 스테이지에서 양자화 되고 남은 신호를 증폭하여 다음 단에 넘겨주는 역할을 한다. 다음 단은 이 신호를 이용하여 앞 단과 동일한 방식으로 다시 양자화함으로써 신호의 해상도를 높인다. 즉 LSB에 해당하는 code들을 만들어 낸다.

도 10a에서, 삼각형으로 표시된 부분은 ADC의 각 스테이지에 사용된 저해상도 플래쉬 ADC의 비교기의 기준 전압의 위치를 나타낸다. 이 플래쉬 ADC는 입력 신호의 범위에 따라 00...00에서 11...10까지의 디지털 코드를 출력한다. 또한 이 과 정에서 얻어지는 thermometer code를 이용하여 MDAC에 연결될 기준 전압들을 적절히 선택함으로써 DAC의 기능을 얻는다.

도 10b는 도 5a의 1.5비트 MDAC와 도 8a와 도 8b의 1.5비트 플래쉬 ADC로 파이프라인 구조의 ADC를 구현하여 시뮬레이션한 그래프이다.

도 10b는 제1 스테이지의 시뮬레이션 결과이다. 도 10b를 참조하면, 기준 전압 구동기를 따로 구비하지 않고 전원 전압을 이용하여 파이프 라인 ADC를 구현해도 이상적인 입출력 전달특성이 나타나는 것을 알 수 있다.

도 11을 참조하면, 본 발명의 실시예에 따른 파이프라인 구조의 아날로그 디지털 컨버터는 멀티 스테이지로 구성되며 각 스테이지는 샘플-홀드 회로(100), 플래쉬 아날로그 디지털 컨버터(400), 디지털 아날로그 컨버터(500), 증폭기(600) 및 감산기(700)를 포함한다. 본 발명의 실시예에 따른 파이프라인 구조의 아날로그 디지털 컨버터는 디지털 커렉션 로직(digital correction logic, 150)을 더 포함할 수도 있다. 도 11의 플래쉬 아날로그 디지털 컨버터(400)는 도 6a의 플래쉬 아날로그 디지털 컨버터이고 디지털 아날로그 컨버터(500)는 도 5a의 디지털 아날로그 컨버터이다. 즉, 본 발명의 실시예에 따른 파이프라인 구조의 아날로그 디지털 컨버터는 기준 전압 구동기가 필요없이 전원 전압으로 플래쉬 아날로그 디지털 컨버터(400)와 디지털 아날로그 컨버터(500)에 기준전압을 공급한다.

본 발명의 실시예에 따른 아날로그 디지털 컨버터와 플래쉬 아날로그 디지털 컨버터와 이를 포함한 파이프 라인 구조의 아날로그 디지털 컨버터는 기준 전압 구동기가 별도로 필요하지 않아 크기를 줄일 수 있고 전력 소모도 줄일 수 있다. 또한 전원 전압에 따라 기준 전압이 자동으로 스케일링(scaling)되므로 전원 전압 변화에 따른 동적 범위(dynamic range) 조절을 위해 외부의 제어가 필요하지 않는다는 장점이 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

차동 입력단자와 차동 출력단자를 갖는 증폭기; 및

상기 증폭기의 차동 입력단자에 각각 연결되는 동일한 형태의 스위치드 커패시터 회로(switched capacitor circuit)들을 포함하며, 상기 각각의 스위치드 커패시터 회로는,

단위 용량의 하나의 피드백 커패시터;

상기 피드백 커패시터의 공통단자와 상기 증폭기의 한 입력단자와 연결된 공통 단자를 가지며, 단위 용량의 커패시턴스를 x:(1-x)(x는 0 초과 1 미만의 실수)의 비율로 분할한 제1 및 제2 커패시터들; 및

클럭의 제1 페이즈 동안에는, 상기 모든 커패시터들의 입력 단자들을 각각 아날로그 차동 입력 신호에 연결시키고, 상기 두 차동 입력 단자에 공통 모드 전압을 공급하고, 상기 클럭의 제2 페이즈 동안에는 입력 단자에 공급되는 상기 공통 모드 전압을 차단시키고, 상기 피드백 커패시터의 입력 단자는 상기 차동 출력에 연결시키고, 상기 단위용량의 x배 용량의 커패시턴스의 커패시터의 입력 단자는 제1, 제2 및 제3 기준 전압 중 하나의 기준 전압에 연결시키고, 상기 단위용량의 (1-x)배 용량의 커패시턴스를 갖는 커패시터의 입력 단자는 상기 제2 기준 전압에 연결시키는 스위치들을 포함하는 디지털 아날로그 컨버터(multiplying digital analog converter).
제 1 항에 있어서, 상기 기준 전압들은 전원 전압원에서 구동되는 것을 특징으로 하는 디지털 아날로그 컨버터.
제 2 항에 있어서, 상기 제1 기준 전압은 전원 전압(VDD)이고, 상기 제3 기준 전압은 접지 전압(VSS)이고, 상기 제2 기준 전압은 상기 제1 기준 전압 레벨과 상기 제2 기준 전압 레벨 사이의 전압인 것을 특징으로 하는 디지털 아날로그 컨버터.
제 3 항에 있어서, 상기 공통 모드 전압은 상기 제2 기준 전압인 것을 특징으로 하는 디지털 아날로그 컨버터.
제 4 항에 있어서, 상기 클럭의 제1 페이즈 동안, 상기 앰프의 차동 출력을 서로 연결하는 것을 특징으로 하는 디지털 아날로그 컨버터.
하나의 입력 단자가 접지 전원에 연결된 비교기; 및

상기 비교기의 다른 입력 단자에 연결되는 커패시터 회로를 포함하며, 상기 커패시터 회로는,

공통 단자가 상기 비교기의 다른 입력 단자에 연결되는 제1 샘플링 커패시터;

공통 단자가 상기 비교기의 상기 다른 입력 단자에 연결되고 상기 제1 샘플 링 커패시터의 상기 공통 단자와 연결되는 제2 샘플링 커패시터; 및

전원 전압을 상기 제1 샘플링 커패시터에 저장한 후, 아날로그 입력 신호와 기준 전압을 비교하도록 스위칭하는 스위치들을 포함하는 플래쉬 아날로그 디지털 컨버터.
제 6 항에 있어서, 상기 스위치들은 상기 전원 전압을 상기 제1 샘플링 커패시터의 입력단자에 연결시키고, 상기 접지 전압을 상기 제2 샘플링 커패시터의 입력 단자에 연결시키고, 상기 비교기의 두 입력 단자를 연결시켜서 전원 전압을 상기 제1 샘플링 커패시터에 저장하는 것을 특징으로 하는 플래쉬 아날로그 디지털 컨버터.
제 7 항에 있어서, 상기 스위치들은 상기 아날로그 입력 신호를 상기 제1 샘플링 커패시터의 상기 입력 단자와 상기 제2 샘플링 커패시터의 상기 입력 단자에 연결시켜서 상기 아날로그 입력 신호와 상기 기준 전압을 비교하는 것을 특징으로 하는 플래쉬 아날로그 디지털 컨버터.
제 8 항에 있어서, 상기 제1 커패시터가 aC(a는 양의 실수, C는 단위 용량)의 용량을 가지고, 상기 제2 커패시터가 bC(b는 양의 실수)의 용량을 가질 때, 상기 기준 전압은 상기 전원 전압의 a/(a + b)배인 것을 특징으로 하는 플래쉬 아날로그 디지털 컨버터.
멀티 스테이지로 구성되는 파이프라인 구조를 가지며, 각 스테이지는,

아날로그 입력 신호를 디지털 신호로 변환하는 샘플-홀드 회로;

상기 아날로그 입력 신호에 해당하는 디지털 비트를 디텍팅하는 플래쉬 아날로그 디지털 컨버터; 및

상기 디텍트된 디지털 비트에 따라서 상기 디지털 신호를 아날로그화된 신호로 변환하고 상기 아날로그 입력 신호와 상기 아날로그화된 신호의 차이를 레시쥬 신호로서 증폭하는 디지털 아날로그 컨버터를 포함하며, 상기 레시쥬 신호는 다음단의 아날로그 입력 신호로서 제공되고, 상기 디지털 아날로그 컨버터는,

차동 입력단자와 차동 출력단자를 갖는 증폭기; 및

상기 증폭기의 차동 입력단자에 각각 연결되는 동일한 형태의 스위치드 커패시터 회로(switched capacitor circuit)들을 포함하며, 상기 각각의 스위치드 커패시터 회로는,

단위 용량의 하나의 피드백 커패시터;

단위 용량의 커패시턴스를 x:(1-x)(x는 0 초과 1 미만의 실수)의 비율로 분할한 제1 및 제2 커패시터로 이루어지는 다수개의 서브 커패시터들; 및

클럭의 제1 페이즈 동안에는, 상기 모든 커패시터들의 입력 단자들을 각각 아날로그 차동 입력 신호에 연결시키고, 상기 두 차동 입력 단자에 입력 공통 모드 전압을 공급하고, 상기 클럭의 제2 페이즈 동안에는 입력 단자에 공급되는 상기 공통 모드 전압을 차단시키고, 상기 피드백 커패시터의 입력 단자는 상기 차동 출력 에 연결시키고, 상기 단위용량의 x배 용량의 커패시터의 입력 단자는 제1, 제2 및 제3 기준 전압 중 하나의 기준 전압에 연결시키고, 상기 단위용량의 (1-x)배 용량의 커패시터의 입력 단자는 상기 제2 기준 전압에 연결시키는 스위치들을 포함하는 파이프라인 구조의 아날로그 디지털 컨버터.
제 10 항에 있어서, 상기 기준 전압들은 전원 전압원에서 구동되는 것을 특징으로 하는 파이프 라인 구조의 아날로그 디지털 컨버터.
제 11 항에 있어서, 상기 제1 기준 전압은 전원 전압(VDD)이고, 상기 제3 기준 전압은 접지 전압(VSS)이고, 상기 제2 기준 전압은 상기 전원 전압레벨과 상기 접지 전압 레벨 사이의 전압인 것을 특징으로 하는 파이프 라인 구조의 아날로그 디지털 컨버터.
제 12 항에 있어서, 상기 입력 공통 모드는 상기 제2 기준 전압인 것을 특징으로 하는 파이프라인 구조의 아날로그 디지털 컨버터.
제 13 항에 있어서, 상기 클럭의 제1 페이즈 동안, 상기 앰프의 차동 출력을 서로 연결하는 것을 특징으로 하는 파이프라인 구조의 아날로그 디지털 컨버터.
제 10 항에 있어서, 상기 플래쉬 아날로그 디지털 컨버터는,

하나의 입력 단자가 접지 전원에 연결된 비교기; 및

상기 비교기의 다른 입력 단자에 연결되는 커패시터 회로를 포함하는 것을 특징으로 하는 파이프 라인 구조의 아날로그 디지털 컨버터.
제 15 항에 있어서, 상기 커패시터 회로는,

공통 단자가 상기 비교기의 다른 입력 단자에 연결되는 제1 샘플링 커패시터;

공통 단자가 상기 비교기의 상기 다른 입력 단자에 연결되고 상기 제1 샘플링 커패시터의 상기 공통 단자와 연결되는 제2 샘플링 커패시터; 및

전원 전압을 상기 제1 샘플링 커패시터에 저장한 후, 아날로그 입력 신호와 기준 전압을 비교하도록 스위칭하는 스위치들을 포함하는 것을 특징으로 하는 파이프라인 구조의 아날로그 디지털 컨버터.
제 16 항에 있어서, 상기 스위치들은 상기 전원 전압을 상기 제1 샘플링 커패시터의 입력단자에 연결시키고, 상기 접지 전압을 상기 제2 샘플링 커패시터의 입력 단자에 연결시키고, 상기 비교기의 두 입력 단자를 연결시켜서 전원 전압을 상기 제1 샘플링 커패시터에 저장하는 것을 특징으로 하는 파이프라인 구조의 아날로그 디지털 컨버터.
제 17 항에 있어서, 상기 스위치들은 상기 아날로그 입력 신호를 상기 제1 샘플링 커패시터의 상기 입력 단자와 상기 제2 샘플링 커패시터의 상기 입력 단자에 연결시켜서 상기 아날로그 입력 신호와 상기 기준 전압을 비교하는 것을 특징으로 하는 파이프라인 구조의 아날로그 디지털 컨버터.
제 10 항에 있어서, 상기 각 스테이지에서 출력된 디지털 비트의 에러를 교정하는 디지털 커렉션 로직(digital correction logic)을 더 포함하는 것을 특징으로 하는 파이프라인 구조의 아날로그 디지털 컨버터.
아날로그 입력 신호를 수신하는 단계;

상기 수신된 아날로그 입력 신호를 단위 용량의 커패시터와 단위 용량의 커패시터를 x:(1-x)의 비율로 분할한 제1 및 제2 커패시터로 이루어지는 다수개의 서브 커패시터들에 저장하는 단계;

상기 아날로그 입력 신호에 해당하는 디지털 비트를 디텍팅하는 단계;

상기 디텍트된 디지털 비트에 따라서 상기 디지털 신호를 아날로화된 신호로 변환하는 단계; 및

상기 아날로그 입력 신호와 상기 아날로그화된 신호의 차이를 증폭하는 단계를 포함하는 아날로그 디지털 변환 방법.
제 20 항에 있어서, 상기 아날로그 신호에 해당하는 디지털 비트를 디텍팅하는 단계는,

전원 전압과 접지 전압으로부터 기준 전압을 샘플링하는 단계; 및

상기 샘플링된 기준 전압과 상기 아날로그 입력 신호를 비교하는 단계를 포함하는 것을 특징으로 하는 아날로그 디지털 변환 방법.