KR101153667B1

KR101153667B1 - 파이프라인 아날로그-디지털 변환기에 있어서의 기준전압구동회로

Info

Publication number: KR101153667B1
Application number: KR1020050014260A
Authority: KR
Inventors: 문정웅
Original assignee: 엘지전자 주식회사
Priority date: 2005-02-21
Filing date: 2005-02-21
Publication date: 2012-06-18
Also published as: US7248198B2; KR20060093231A; US20060187108A1

Abstract

본 발명은 파이프라인 아날로그-디지털 변환기에 있어서의 기준전압 구동회로에 관한 것으로서, 소스 팔로워 회로를 이용하여 고속/고해상도의 아날로그-디지털 변환시에도 안정적인 기준전압을 공급할 수 있는 회로에 관한 것이다. 또한, 높은 정밀도을 요구하는 MDAC과 상대적으로 낮은 정밀도를 요구하는 Flash ADC를 각각 별도의 기준전압 구동회로를 이용하여 구동하도록 구성하여, Flash ADC로부터의 노이즈가 높은 정밀도를 요구하는 MDAC으로 유입되는 것을 막을 수 있다. 이에 따라 기준전압의 안정화를 위한 대용량 캐패시터를 사용할 필요가 없어 적은 면적으로 구현할 수 있고 전력 소모를 낮출 수 있다.

파이프라인, A/D 변환기, MDAC, Flash ADC, 기준전압, 소스 팔로워

Description

파이프라인 아날로그-디지털 변환기에 있어서의 기준전압 구동회로{ Circuit for driving reference voltage of a pipelined analog to digital converter }

도 1은 파이프라인 아날로그-디지털 변환기의 구조,

도 2는 종래의 기준전압 구동회로,

도 3은 본 발명에 따른 기준전압 구동회로의 일 실시예,

도 4는 본 발명에 따른 기준전압 구동회로의 또 다른 실시예이다.

* 도면의 주요부분에 대한 부호의 설명

10: 기준전압 구동회로 11: 샘플/홀더 앰프

12-1~12-n: Flash ADC 13-1~13-n: MDAC

14: DCL 21,22,33,34: 단위 이득 앰프

23,24: 캐패시터 31,32: 소스 팔로워 회로

MPT1,MPT2,MPC1,MPC2: PMOS 트랜지스터

본 발명은 파이프라인 아날로그-디지털 변환기에 있어서의 기준전압 구동회로에 관한 것으로서, 특히 고속으로 동작하는 파이프라인 아날로그-디지털 변환기의 MDAC와 Flash ADC에 공급되는 기준전압이 일정한 값으로 유지될 수 있도록 하여, 집적회로(IC)의 내부에 대용량의 온-칩(On-Chip) 캐패시터를 사용하지 않고도 고속의 아날로그-디지털 변환을 안정적으로 수행할 수 있도록 해주기 위한 것이다.

최근 CMOS 공정 기술과 디지털 신호 처리 기술의 발전으로 인하여 차세대 개인 휴대용 기기, 고속 디지털 통신망, 의료용 부품 등 다양한 장치에 고속/고해상도의 아날로그-디지털 변환기(Analog to Digital Converter)가 더욱 폭넓게 사용되고 있다. 특히 TFT LCD 디스플레이, IMT-2000, XDSL 등과 같은 응용 시스템의 경우에는 100MHz 이상의 샘플링 속도와 8비트 이상의 해상도를 요구하고 있다. 또한, 고성능 시스템에 사용하기 위한 아날로그-디지털 변환기는 최소한의 외부 핀과 작은 면적 및 낮은 전력 소모가 요구된다.

도 1은 고속/고해상도의 아날로그-디지털 변환을 위하여 사용되는 파이프라인 아날로그-디지털 변환기(Pipelined Analog to Digital Converter)로서 복수 단의 스테이지를 갖는 구조로 구성되며, 그 전단의 아날로그 신호를 입력받아 샘플링(sampling)하여 홀딩(Holding)하는 샘플/홀더 앰프(11)와, 샘플/홀더 앰프에서 샘플링된 아날로그 신호를 디지털 신호로 변환하는 Flash ADC(12-1~12-n), Flash ADC에서 출력하는 디지털 신호를 다시 아날로그 신호로 변환하여 샘플/홀더 앰프(11)를 통과한 그 전단의 아날로그 신호와 합산하여 출력하는 MDAC(Multiplying ADC,13-1~13-n)으로 이루어질 수 있다.

이 때, DCL(14:Digital Correction Logic)은 각 단의 Flash ADC(12-1~12-n)에서 변환된 디지털 신호를 처리하여 최종적인 디지털 신호를 출력하게 된다.

한편, 도 1에 도시된 예와 같은 아날로그-디지털 변환기에서 기준전압 구동회로(10)는 아날로그 신호와 디지털 신호 사이의 변환을 위하여 일정 기준전압을 공급한다. 즉, 양단 기준전압 REFT와 REFC는 기준전압 구동회로(10)에서 처리되어 각 MDAC(13-1~13-n)와 각 Flash ADC(12-1~12n)에 공급되는데, 클럭에 따라 스위치가 턴 온(turn-on)과 턴 오프(turn-off)되면서 채널 전하의 순간적인 충전 및 방전이 반복된다. 이 때문에 기준전압 구동회로(10)의 출력 노드 전압은 일정한 값으로 유지되기 어려우며, 고속/고해상도의 아날로그-디지털 변환기는 기준 전압이 일정하지 않은 경우에는 원하는 동작 속도와 해상도를 가질 수 없게 된다.

이러한 문제를 해결하기 위해 기존의 기준전압 구동회로에서는 집적회로 칩(Chip)의 외부에 수 uF의 캐패시터를 연결하여 고주파수에서 발생하는 잡음 성분을 바이패스시키도록 구성하고 있으나, 핀 제약이 많은 SOC의 용도로는 이러한 방법을 적용할 수 없다.

도 2는 외부 핀의 사용을 억제하기 위한 종래의 기준전압 구동회로의 예로서, 기준전압 구동회로(10)는 단위 이득(unity gain)을 갖는 앰프(21,22)를 이용하여 구성되는 것이 일반적이고, 고주파수에서 발생하는 잡음 성분을 제거하기 위하여 각각의 출력노드에 대용량 캐패시터(23,24)를 집적하고 있다. 그러나 내부에 대용량 캐패시터를 집적하는 경우에는 아날로그-디지털 변환기의 면적이 크게 증가하게 된다.

특히, 이러한 내부 캐패시터는 아날로그-디지털 변환기의 동작속도가 증가할수록 더욱 큰 캐패시턴스를 요구하게 되므로, 100MHz 이상의 동작속도를 가지는 아날로그-디지털 변환기의 경우 그 면적이 더욱 크게 증가하게 된다.

이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 외부 핀이나 내부의 대용량 온-칩 캐패시터를 사용하지 않고도 고속/고해상도로 동작하는 파이프라인 아날로그-디지털 변환기의 기준전압을 안정적으로 공급할 수 있는 기준전압 구동회로를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 파이프라인 아날로그-디지털 변환기에 있어서의 기준전압 구동회로는, 일정 기준전압(REFT)을 입력으로 하고 그 출력단 신호를 상기 MDAC에서 사용할 양단 기준전압 중 하나로 공급하는 소스 팔로워 회로; 및 또 하나의 기준전압(REFC)을 입력으로 하고 그 출력단 신호를 상기 MDAC에서 사용할 양단 기준전압 중 또 다른 하나로 공급하는 소스 팔로워 회로를 포함하여 구성되는 것을 특징으로 한다.

상기 각 소스 팔로워 회로는 전원전압에 소스단이 연결되고 게이트단에 일정 바이어스 신호를 입력받는 트랜지스터와, 상기 트랜지스터의 드레인단에 소스단이 연결되고 드레인단은 접지에 연결되며 게이트단은 해당 기준전압을 입력받는 또 다른 트랜지스터를 포함하여 구성될 수 있다. 이 때, 상기 각 소스 팔로워 회로의 바이어스 신호는 동일하도록 구성하는 것이 바람직하다.

상기 각 트랜지스터는 PMOS 소자를 포함하여 구성될 수 있다.

이 때, 해당 기준전압을 게이트단에 입력받는 각 트랜지스터의 크기(W/L)는 서로 동일하게 구성하는 것이 바람직하다.

본 발명에 따른 기준전압 구동회로는, 상기 각 소스 팔로워 회로와 일대일 대응하여 해당 소스 팔로워 회로의 출력단 신호를 입력받고 단위 이득(unity gain)을 갖는 앰프부를 더 포함하여 구성될 수 있다. 이 때, 단위 이득 앰프부의 출력단이 Flash ADC으로 입력될 수 있으며, 이러한 실시예를 통해 MDAC와 Flash ADC의 기준전압을 별도로 구성하여 Flash ADC로부터의 노이즈가 높은 정밀도를 요구하는 MDAC으로 유입되는 것을 막을 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 3을 참조하자면, 본 발명에 따른 기준전압 구동회로는 소스 팔로워 회로(31,32)를 통해 MDAC(13-1)의 동작에 필요한 양단 기준전압 REFT와 REFC를 처리하여 고속의 동작에도 안정적인 값을 갖는 양단 기준전압(RTOP_MDAC와 RBOT_MDAC)으로 만들어 MDAC(13-1)에 공급한다.

이 때, 제1 소스 팔로워 회로(31)는 기준전압(REFT)을 입력으로 하고 그 출력단 신호를 MDAC(13-1)에서 사용할 양단 기준전압 중 하나로 공급하고, 제2 소스 팔로워 회로(32)는 다른 기준전압(REFC)을 입력으로 하고 그 출력단 신호를 MDAC(13-1)에서 사용할 양단 기준전압 중 또 다른 하나로 공급한다.

제1 소스 팔로워 회로(31)는 전원전압 Vdd에 소스단이 연결되고 게이트단에 바이어스 신호 PBIAS를 입력받는 트랜지스터 MPT2와, 트랜지스터 MPT2의 드레인단에 소스단이 연결되고 드레인단은 접지에 연결되며 게이트단은 하나의 기준전압 REFT를 입력받는 트랜지스터 MPT1으로 이루어질 수 있다.

제2 소스 팔로워 회로(32)는 전원전압 Vdd에 소스단이 연결되고 게이트단에 바이어스 신호 PBIAS를 입력받는 트랜지스터 MPC2와, 트랜지스터 MPC2의 드레인단에 소스단이 연결되고 드레인단은 접지에 연결되며 게이트단은 또 다른 하나의 기준전압 REFC를 입력받는 트랜지스터 MPC1로 이루어질 수 있다.

각 소스 팔로워 회로(31,32)에 대한 바이어스 신호 PBIAS는 동일한 신호이며, 트랜지스터 MPT1, MPT2, MPC1, MPC2는 MOS(예: PMOS) 소자를 이용하여 구성할 수 있다.

위에서 설명한 바와 같이 오픈 루프(open loop) 상태로 동작하는 소스 팔로워 회로(31,32)는 매우 적은 출력 저항값을 가지므로, 수백 MHz 이상의 빠른 시간 내에 MDAC(13-1)으로 연결된 기준전압 구동회로의 출력 노드를 일정한 값으로 유지시켜 주게 된다.

한편, 높은 정밀도을 요구하는 MDAC(13-1~13-n)와 상대적으로 낮은 정밀도를 요구하는 Flash ADC(12-1~12-n)를 각각 별도의 기준전압 구동회로를 이용하여 구동하도록 구성하면, Flash ADC(12-1~12-n)로부터의 노이즈가 높은 정밀도를 요구하는 MDAC(13-1~13-n)으로 유입되는 것을 막을 수 있다.

이를 위한 일 실시예를 도 4를 참조하여 설명하자면, 각 소스 팔로워 회로(31,32)의 출력단 전압은 MDAC(13-1)의 양단 기준전압으로 인가된다. 또한, 소스 팔로워 회로(31,32)의 출력단 전압은 단위 이득을 갖는 각각의 단위 이득 앰프(33,34)로 입력되고, 각 단위 이득 앰프(33,34)의 출력단 신호가 Flash ADC(12-1)의 양단 기준전압으로 입력된다.

즉, MDAC(13-1)과 Flash ADC(12-1)에 대한 기준전압 구동회로를 서로 독립적으로 구성할 수 있게 되므로, Flash ADC(12-1)로부터의 노이즈가 높은 정밀도를 요구하는 MDAC(13-1)으로 유입되는 것을 막을 수 있다.

보다 구체적으로 설명하자면, 트랜지스터 MPT2와 MPC2는 동일한 신호 PBIAS에 의해 바이어스되므로 트랜지스터 MPT1과 MPC1에는 동일한 크기의 전류(Id)가 흐르게 된다. 이 때, 트랜지스터 MPT1과 MPC1의 크기(W/L)를 동일하게 구성한다면, 다음의 수학식 1과 같이 표시할 수 있다.
여기서 트랜지스터의 크기란 채널 폭(W)과 채널 길이(L)를 말한다.

RTOP_MDAC = REFT + Vthp + (2*Id*L / (K *W))^1/2

RBOT_MDAC = REFC + Vthp + (2*Id*L / (K*W))^1/2

(K = Up * Cox)

여기서 RTOP_MDAC - RBOT_MDAC = REFT - REFC이다. 또한, 두 개의 단위 이득 피이드백(unity-gain feedbadk)된 앰프(33,34)에 의해 RTOP_FL = RTOP_MDAC이고, RBOT_FL = RBOT_MDAC이다.

따라서, 각 단위 이득 앰프(33,34)의 출력전압이 Flash ADC(12-1)의 양단 기준전압으로 인가된다면, MDAC(13-1)과 FLASH ADC(12-1)에는 동일한 기준전압이 인가될 수 있다.

또한, 소스 팔로워 회로(31,32)의 출력을 입력으로 가지는 페루프 단위 이득 앰프(33,34)의 경우에는 MDAC(13-1)에 비하여 상대적으로 부하가 작은 Flash ADC(12-1)를 구동하므로, 전류소모를 낮추면서도 빠른 시간내에 Flash ADC(12-1)에 연결된 출력 노드를 일정 값으로 유지 시킬 수 있다. 특히 전류 소모가 낮으므로 트랜지스터의 크기를 줄일 수 있어 면적을 최소화할 수 있다.

본 발명은 상술한 각 실시예에 한정되지 않고 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 당업자에 의해 다양하게 변형하여 실시할 수 있는 것이다.

본 발명에 따르면, 외부 핀이나 대용량의 캐패시터를 집적시키지 않고도 종래에 비하여 안정적인 기준전압을 공급할 수 있으므로, 아날로그-디지털 변환기의 면적을 줄일 수 있으며, 아날로그-디지털 변환기의 칩 단가를 낮추어 가격 경쟁력을 강화할 수 있다. 특히, 기준전압 구동회로에 사용되는 오픈 루프 소스 팔로워 회로는 적은 수의 트랜지스터만을 필요로 하고 전력소모를 줄일 수 있다.

Claims

파이프라인 아날로그-디지털 변환기를 구성하는 MDAC(Multiplying Digital to Analog Converter)에 기준전압을 공급하기 위한 기준전압 구동회로에 있어서,

일정 기준전압(REFT)을 입력으로 하고 그 출력단 신호를 상기 MDAC에서 사용할 양단 기준전압 중 하나로 공급하는 소스 팔로워 회로; 및

또 하나의 기준전압(REFC)을 입력으로 하고 그 출력단 신호를 상기 MDAC에서 사용할 양단 기준전압 중 또 다른 하나로 공급하는 소스 팔로워 회로를 포함하며,

상기 각 소스 팔로워 회로는 전원전압에 소스단이 연결되고 게이트단에 일정 바이어스 신호를 입력받는 트랜지스터와, 상기 트랜지스터의 드레인단에 소스단이 연결되고 드레인단은 접지에 연결되며 게이트단은 해당 기준전압을 입력받는 또 다른 트랜지스터를 포함하고,

상기 각 소스 팔로워 회로에는 동일한 바이어스 신호가 입력되며,

상기 게이트단에 기준전압을 입력받는 각 트랜지스터는 동일한 채널 폭과 채널 길이를 갖는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기에 있어서의 기준전압 구동회로.
삭제
제 1 항에 있어서,

상기 각 트랜지스터는 PMOS 소자를 포함하여 구성되는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기에 있어서의 기준전압 구동회로.
삭제
제 1 항에 있어서,

상기 각 소스 팔로워 회로와 일대일 대응하여 해당 소스 팔로워 회로의 출력단 신호를 입력받고 단위 이득(unity gain)을 갖는 앰프부를 더 포함하여 구성되는 것을 특징으로 하는 파이프라인 아날로그-디지털 변환기에 있어서의 기준전압 구동회로.