JPH0756613B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH0756613B2 JPH0756613B2 JP59190258A JP19025884A JPH0756613B2 JP H0756613 B2 JPH0756613 B2 JP H0756613B2 JP 59190258 A JP59190258 A JP 59190258A JP 19025884 A JP19025884 A JP 19025884A JP H0756613 B2 JPH0756613 B2 JP H0756613B2
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- Japan
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- circuit
- type mos
- reference voltage
- type
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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- Electromagnetism (AREA)
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- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 ＜技術分野＞ 本発明は、論理回路を駆動する負荷回路部をE/D MOSト
ランジスタで構成した回路におけるエンハンスメント型
MOSトランジスタに入力する基準電圧発生回路に関する
ものである。
ランジスタで構成した回路におけるエンハンスメント型
MOSトランジスタに入力する基準電圧発生回路に関する
ものである。
＜従来技術＞ デコーダ等の論理回路部を駆動する負荷回路部が、E/D
MOSトランジスタで構成された回路においては、出力負
荷の駆動能力を高め、且つ高速化するため第３図に示す
如く、電源Vccと論理回路部間10に、直列接続されたエ
ンハンスメント形MOSトランジスタ（以下Ｅ形MOSと略
す）TE10とデプレッション形MOSトランジスタ（以下Ｄ
形MOSと略す）TD11に並列にＤ形MOSTD10を接続した負荷
回路が一般的に用いられている。
MOSトランジスタで構成された回路においては、出力負
荷の駆動能力を高め、且つ高速化するため第３図に示す
如く、電源Vccと論理回路部間10に、直列接続されたエ
ンハンスメント形MOSトランジスタ（以下Ｅ形MOSと略
す）TE10とデプレッション形MOSトランジスタ（以下Ｄ
形MOSと略す）TD11に並列にＤ形MOSTD10を接続した負荷
回路が一般的に用いられている。
同図の回路で、Ｅ形MOSTE10のゲートに入力された基準
電圧VREFは入力信号VINに対応させて出力信号VOUTを正
しく出力させる上で重要な電圧であり、この回路とは別
の回路にて発生した電圧によって与えられている。
電圧VREFは入力信号VINに対応させて出力信号VOUTを正
しく出力させる上で重要な電圧であり、この回路とは別
の回路にて発生した電圧によって与えられている。
上記論理回路部10は適用する論理に応じて自由に変える
ことができ、NAND,NOR,NANDとNORの組合せ、或いはこれ
らに負荷素子を含んで構成される。
ことができ、NAND,NOR,NANDとNORの組合せ、或いはこれ
らに負荷素子を含んで構成される。
今理解を容易にするため、論理回路部10が第４図に示す
如く、MOSトランジスタTE11を用いた単純なインバータ
論理からなる場合を挙げて動作を説明する。第５図は第
４図に示した回路における出力電圧VOUTの形成を説明す
るための電圧の時間変化図である。
如く、MOSトランジスタTE11を用いた単純なインバータ
論理からなる場合を挙げて動作を説明する。第５図は第
４図に示した回路における出力電圧VOUTの形成を説明す
るための電圧の時間変化図である。
第４図の回路において、論理回路部10のＥ形MOSTE11の
入力信号VINが高レベル（Vccと仮定）から低レベル（Ov
と仮定）に変化すれば、出力点であるＥ形MOSTE10とＥ
形MOSTE11との接続点Ａの電位VOUTは、Ｄ形MOSTD10及び
Ｄ形MOSTD11により充電されてゆく。充電が進んでＡ点
の電位VOUTが基準電圧VREFとＥ形MOSTE10のしきい値電
圧VTHとの関係から、（VREF−VTH）に達すると、Ｅ形MO
STE10はカットオフ状態になる。以降はＥ形MOSTE10がカ
ットオフしているため、直列接続されたＤ形MOSTD11は
該Ｄ形MOSTD11とＥ形MOSTE10との接続点Ｂの充電のみを
行なうことになり、Ｂ点の電位は急速に電源電圧Vccに
近づく。これによりＤ形MOSTD10のＡ点充電電流は急速
に増大し、その結果出力電位VOUTは急速に電源電圧Vcc
に近づく。
入力信号VINが高レベル（Vccと仮定）から低レベル（Ov
と仮定）に変化すれば、出力点であるＥ形MOSTE10とＥ
形MOSTE11との接続点Ａの電位VOUTは、Ｄ形MOSTD10及び
Ｄ形MOSTD11により充電されてゆく。充電が進んでＡ点
の電位VOUTが基準電圧VREFとＥ形MOSTE10のしきい値電
圧VTHとの関係から、（VREF−VTH）に達すると、Ｅ形MO
STE10はカットオフ状態になる。以降はＥ形MOSTE10がカ
ットオフしているため、直列接続されたＤ形MOSTD11は
該Ｄ形MOSTD11とＥ形MOSTE10との接続点Ｂの充電のみを
行なうことになり、Ｂ点の電位は急速に電源電圧Vccに
近づく。これによりＤ形MOSTD10のＡ点充電電流は急速
に増大し、その結果出力電位VOUTは急速に電源電圧Vcc
に近づく。
上記の負荷回路構成において、重要な点はＥ形MOSTE10
のゲートに与えられている基準電圧VREFの電位である。
もし基準電圧VREFが低くすぎると、第３図の論理回路部
10がオン状態（第４図の例ではＥ形MOSTE11がオン状
態）にもかかわらずＥ形MOSTE10がカットオフとなり、
負荷回路としての機能を果し得ず誤動作する。一方、基
準電圧VREFが高すぎると、Ｅ形MOSTE10がカットオフす
るまでは、Ｄ形MOSTD10のゲート電圧を与えているＢ点
電圧はＡ点電圧とほぼ等しく、Ｄ形MOSTD10のVGS（ゲー
ト・ソース電圧）はほぼOVに近い状態でＡ点の容量を充
電するため、充電時間は長くなる。
のゲートに与えられている基準電圧VREFの電位である。
もし基準電圧VREFが低くすぎると、第３図の論理回路部
10がオン状態（第４図の例ではＥ形MOSTE11がオン状
態）にもかかわらずＥ形MOSTE10がカットオフとなり、
負荷回路としての機能を果し得ず誤動作する。一方、基
準電圧VREFが高すぎると、Ｅ形MOSTE10がカットオフす
るまでは、Ｄ形MOSTD10のゲート電圧を与えているＢ点
電圧はＡ点電圧とほぼ等しく、Ｄ形MOSTD10のVGS（ゲー
ト・ソース電圧）はほぼOVに近い状態でＡ点の容量を充
電するため、充電時間は長くなる。
上述のように基準電圧VREFの設定は論理回路の出力を導
く上で非常に重要な要因となっている。しかし従来から
基準電圧VREFを作る回路構成として固定化した回路はな
く、夫々の都合に合せた回路構成が採用されているのが
実情である。例えば特開昭52−112754号公報記載の回路
や、第６図に示す回路例などがある。このような一般に
使用されている基準電圧VREFの発生回路は、第３図に示
したE/D MOS構成の負荷回路部をもつ論理回路部の回路
構成とは無関係に構成されている。
く上で非常に重要な要因となっている。しかし従来から
基準電圧VREFを作る回路構成として固定化した回路はな
く、夫々の都合に合せた回路構成が採用されているのが
実情である。例えば特開昭52−112754号公報記載の回路
や、第６図に示す回路例などがある。このような一般に
使用されている基準電圧VREFの発生回路は、第３図に示
したE/D MOS構成の負荷回路部をもつ論理回路部の回路
構成とは無関係に構成されている。
そのため両回路間の整合性を得ることが容易ではなく、
回路設計に手間取るという欠点があり、また実際の回路
を駆動させる際にも必ずしも充分な信頼性を得ることが
できないという問題があった。
回路設計に手間取るという欠点があり、また実際の回路
を駆動させる際にも必ずしも充分な信頼性を得ることが
できないという問題があった。
＜発明の目的＞ 本発明は上記従来回路の問題点に鑑みてなされたもの
で、論理回路がE/D MOS負荷回路に接続されて駆動する
回路において、負荷回路のＥ形MOSのゲートに与える基
準電圧VREFを、論理回路の構成に対応して適切な値とし
て与えることができる基準電圧発生回路、更に詳しく
は、並列に接続された複数個のエンハンスメント形MOS
トランジスタから成る又は直列に接続された複数個のエ
ンハンスメント形MOSトランジスタから成る、論理回路
を駆動する負荷回路を成すE/D MOSトランジスタ回路の
エンハンスメント形MOSトランジスタのゲートに与える
基準電圧VREFを発生する回路において、ゲート及びドレ
インが電源Vccに接続されたデプレッション形MOSトラン
ジスタと、該デプレッション形MOSトランジスタのソー
スにゲート及びドレインが接続され、該接続点から上記
基準電圧VREFが出力される、エンハンスメント形MOSト
ランジスタと、該エンハンスメント形MOSトランジスタ
のソースと接地間に、上記論理回路が並列に接続された
複数個のエンハンスメント形MOSトランジスタから成る
回路に対しては、該複数個のエンハンスメント形MOSト
ランジスタの内の最少の増幅率βをもつエンハンスメン
ト形MOSトランジスタとほぼ同等のエンハンスメント形M
OSトランジスタを接続し、上記論理回路が直列に接続さ
れた複数個のエンハンスメント形MOSトランジスタから
成る回路に対しては、上記論理回路とほぼ同じ回路を接
続して成ることを特徴とする基準電圧発生回路を提供す
る。
で、論理回路がE/D MOS負荷回路に接続されて駆動する
回路において、負荷回路のＥ形MOSのゲートに与える基
準電圧VREFを、論理回路の構成に対応して適切な値とし
て与えることができる基準電圧発生回路、更に詳しく
は、並列に接続された複数個のエンハンスメント形MOS
トランジスタから成る又は直列に接続された複数個のエ
ンハンスメント形MOSトランジスタから成る、論理回路
を駆動する負荷回路を成すE/D MOSトランジスタ回路の
エンハンスメント形MOSトランジスタのゲートに与える
基準電圧VREFを発生する回路において、ゲート及びドレ
インが電源Vccに接続されたデプレッション形MOSトラン
ジスタと、該デプレッション形MOSトランジスタのソー
スにゲート及びドレインが接続され、該接続点から上記
基準電圧VREFが出力される、エンハンスメント形MOSト
ランジスタと、該エンハンスメント形MOSトランジスタ
のソースと接地間に、上記論理回路が並列に接続された
複数個のエンハンスメント形MOSトランジスタから成る
回路に対しては、該複数個のエンハンスメント形MOSト
ランジスタの内の最少の増幅率βをもつエンハンスメン
ト形MOSトランジスタとほぼ同等のエンハンスメント形M
OSトランジスタを接続し、上記論理回路が直列に接続さ
れた複数個のエンハンスメント形MOSトランジスタから
成る回路に対しては、上記論理回路とほぼ同じ回路を接
続して成ることを特徴とする基準電圧発生回路を提供す
る。
＜実施例＞ 第１図は、第３図に示した回路のＥ形MOSTE10のゲート
に入力する基準電圧VREFを発生するための回路で、ゲー
トとドレインが電源Vccに接続されたＤ形MOSTD20が設け
られ該Ｄ形MOSTD20のソースはＥ形MOSTE20のゲートとド
レインに接続され、該接続点Ｃが基準電圧VREFを導出す
る出力端子として設けられている。上記Ｄ形MOST
D20は、第３図の負荷回路部のＤ形MOSTD10とほぼ同等の
素子として構成される。
に入力する基準電圧VREFを発生するための回路で、ゲー
トとドレインが電源Vccに接続されたＤ形MOSTD20が設け
られ該Ｄ形MOSTD20のソースはＥ形MOSTE20のゲートとド
レインに接続され、該接続点Ｃが基準電圧VREFを導出す
る出力端子として設けられている。上記Ｄ形MOST
D20は、第３図の負荷回路部のＤ形MOSTD10とほぼ同等の
素子として構成される。
上記基準電圧VREFは論理回路を駆動するためのE/D MOS
構成からなる負荷回路に与えられるが、論理回路部及び
負荷回路部は従来と同様に第３図に示す回路で構成され
る。
構成からなる負荷回路に与えられるが、論理回路部及び
負荷回路部は従来と同様に第３図に示す回路で構成され
る。
上記Ｅ形MOSTE20のソースと接地電位間には、後述する
如く、発生した基準電位VREFを与える論理回路側の回路
構成を考慮した回路20が挿入される。
如く、発生した基準電位VREFを与える論理回路側の回路
構成を考慮した回路20が挿入される。
該Ｅ形MOSTE20とアース間に挿入される回路20は、論理
回路部の構成に対応して次のように構成される。
回路部の構成に対応して次のように構成される。
即ち、論理回路10が、一般のデコーダで用いられている
ように、並列接続された複数個のＥ形MOSからなる回路
である場合には、接続されている複数個のMOSの内、そ
の中の最小の増幅率（β）をもったトランジスタ１個と
ほぼ同じＥ形MOSによって回路20を構成する。尚回路20
として接続されたＥ形MOSのゲート電位D1〜Dnは電源電
圧Vccを印加するが、実際の動作特性を考慮するなら
ば、電源電圧Vccよりわずかに低い値の電圧を与えて動
作させることもできる。
ように、並列接続された複数個のＥ形MOSからなる回路
である場合には、接続されている複数個のMOSの内、そ
の中の最小の増幅率（β）をもったトランジスタ１個と
ほぼ同じＥ形MOSによって回路20を構成する。尚回路20
として接続されたＥ形MOSのゲート電位D1〜Dnは電源電
圧Vccを印加するが、実際の動作特性を考慮するなら
ば、電源電圧Vccよりわずかに低い値の電圧を与えて動
作させることもできる。
また論理回路部10が直列接続された複数個のＥ形MOSで
構成される場合は、回路20は同様の直列接続された複数
個のＥ形MOSで構成される。第２図は論理回路部10が１
個のＥ形MOSよりなる回路に適する基準電圧発生回路の
具体例で、第４図の回路における基準電圧VREFを与える
ことができる。
構成される場合は、回路20は同様の直列接続された複数
個のＥ形MOSで構成される。第２図は論理回路部10が１
個のＥ形MOSよりなる回路に適する基準電圧発生回路の
具体例で、第４図の回路における基準電圧VREFを与える
ことができる。
尚論理回路部10がＤ形MOSを含んで回路構成する場合
は、そのまま回路20に移して構成する。
は、そのまま回路20に移して構成する。
上記構成からなる基準電圧発生回路のＥ形MOSTE20と回
路20との接続点Ａ′の電位VA′は、第３図のＥ形MOST
E10がカットオフ状態にあるときに、論理回路部10がオ
ンになったときのＡ点電位にほぼ等しくなる。
路20との接続点Ａ′の電位VA′は、第３図のＥ形MOST
E10がカットオフ状態にあるときに、論理回路部10がオ
ンになったときのＡ点電位にほぼ等しくなる。
上記基準電圧発生回路で形成される基準電圧VREFは、Ｅ
形MOSTE20のゲート・ソース間電圧をVGSとすると次のよ
うになる。
形MOSTE20のゲート・ソース間電圧をVGSとすると次のよ
うになる。
VREF＝VA′＋VGS ここで上記VGSは、Ｅ形MOSTE20が飽和状態にあるため、
しきい値電圧VTH及び電流増幅率βとして、電流IDは次
式のように表わすことができる。
しきい値電圧VTH及び電流増幅率βとして、電流IDは次
式のように表わすことができる。
上式は となり、結局基準電圧VREFは と表わすことができる。上式で表わされる基準電圧VREF
を第３図の負荷回路のＥ形MOSTE10に入力する基準電圧
とすると、Ｅ形MOSTE10をカットオフする電圧は となる。
を第３図の負荷回路のＥ形MOSTE10に入力する基準電圧
とすると、Ｅ形MOSTE10をカットオフする電圧は となる。
上記Ａ′点の電位VA′は、上記回路20の構成で説明した
ように、第３図のＡ点における電位に基いて設計され、
Ｅ形MOSTE10がカットオフ状態にあるときに、論理回路1
0がオンになったときのＡ点電位にほぼ等しくなる。従
って論理回路10を駆動する負荷回路のＡ点におけるカッ
トオフ余裕は となる。
ように、第３図のＡ点における電位に基いて設計され、
Ｅ形MOSTE10がカットオフ状態にあるときに、論理回路1
0がオンになったときのＡ点電位にほぼ等しくなる。従
って論理回路10を駆動する負荷回路のＡ点におけるカッ
トオフ余裕は となる。
上記余裕 における電流IDはＤ形MOSTD20でほぼ決まるが、Ｅ形MOS
TE20の増幅率βは任意に設定することができるため、Ａ
点におけるカットオフ余裕は適当な数値に設定可能であ
る。
TE20の増幅率βは任意に設定することができるため、Ａ
点におけるカットオフ余裕は適当な数値に設定可能であ
る。
尚回路20は論理回路10を考慮して決定しているため、基
準電圧発生回路の出力VREFが低すぎるという問題はな
い。
準電圧発生回路の出力VREFが低すぎるという問題はな
い。
＜効果＞ 以上本発明によれば、論理回路を駆動するためのE/D MO
S構成の負荷回路に於けるＥ形MOSのゲートに印加する基
準電圧発生回路を、論理回路の構成に対応して構成する
ため、基準電圧を印加したＥ形MOSのカットオフに余裕
をもたせることができ、従来回路のように論理回路本体
と独立の回路から導く場合のようにカットオフ余裕がマ
イナスになる惧れはなく、しかもカットオフ余裕を任意
に設定することができ、駆動能力のアップ及び高速性の
能力を発揮することができると共に、応用範囲の広い基
準電圧発生回路を得ることができる。
S構成の負荷回路に於けるＥ形MOSのゲートに印加する基
準電圧発生回路を、論理回路の構成に対応して構成する
ため、基準電圧を印加したＥ形MOSのカットオフに余裕
をもたせることができ、従来回路のように論理回路本体
と独立の回路から導く場合のようにカットオフ余裕がマ
イナスになる惧れはなく、しかもカットオフ余裕を任意
に設定することができ、駆動能力のアップ及び高速性の
能力を発揮することができると共に、応用範囲の広い基
準電圧発生回路を得ることができる。
第１図は本発明による一実施例を示す回路図、第２図は
同実施例の具体的な回路図、第３図は一般的な論理回路
駆動回路図、第４図は同論理回路駆動回路の一例を示す
図、第５図は第４図の動作説明に供する波形図、第６図
は従来の基準電圧発生回路図である。 TD20:D形MOS、TE20:E形MOS VREF:基準電圧、20:回路
同実施例の具体的な回路図、第３図は一般的な論理回路
駆動回路図、第４図は同論理回路駆動回路の一例を示す
図、第５図は第４図の動作説明に供する波形図、第６図
は従来の基準電圧発生回路図である。 TD20:D形MOS、TE20:E形MOS VREF:基準電圧、20:回路
Claims (1)
- 【請求項１】並列に接続された複数個のエンハンスメン
ト形MOSトランジスタから成る又は直列に接続された複
数個のエンハンスメント形MOSトランジスタから成る、
論理回路を駆動する負荷回路を成すE/D MOSトランジス
タ回路のエンハンスメント形MOSトランジスタのゲート
に与える基準電圧VREFを発生する回路において、 ゲート及びドレインが電源Vccに接続されたデプレッシ
ョン形MOSトランジスタと、該デプレッション形MOSトラ
ンジスタのソースにゲート及びドレインが接続され、該
接続点から上記基準電圧VREFが出力される、エンハンス
メント形MOSトランジスタと、 該エンハンスメント形MOSトランジスタのソースと接地
間に、上記論理回路が並列に接続された複数個のエンハ
ンスメント形MOSトランジスタから成る回路に対して
は、該複数個のエンハンスメント形MOSトランジスタの
内の最少の増幅率βをもつエンハンスメント形MOSトラ
ンジスタとほぼ同等のエンハンスメント形MOSトランジ
スタを接続し、上記論理回路が直列に接続された複数個
のエンハンスメント形MOSトランジスタから成る回路に
対しては、上記論理回路とほぼ同じ回路を接続して成る
ことを特徴とする基準電圧発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59190258A JPH0756613B2 (ja) | 1984-09-10 | 1984-09-10 | 基準電圧発生回路 |
| US06/767,473 US4709168A (en) | 1984-09-10 | 1985-08-20 | Reference voltage generating circuit for enhancement/depletion MOSFET load circuit for driving logic circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59190258A JPH0756613B2 (ja) | 1984-09-10 | 1984-09-10 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6167118A JPS6167118A (ja) | 1986-04-07 |
| JPH0756613B2 true JPH0756613B2 (ja) | 1995-06-14 |
Family
ID=16255144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59190258A Expired - Fee Related JPH0756613B2 (ja) | 1984-09-10 | 1984-09-10 | 基準電圧発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4709168A (ja) |
| JP (1) | JPH0756613B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4984256A (en) * | 1987-02-13 | 1991-01-08 | Kabushiki Kaisha Toshiba | Charge transfer device with booster circuit |
| JPH0679263B2 (ja) * | 1987-05-15 | 1994-10-05 | 株式会社東芝 | 基準電位発生回路 |
| US5051620A (en) * | 1990-07-31 | 1991-09-24 | Burgin Kenneth N | Precharged logic systems with protection against current leakage |
| US5221864A (en) * | 1991-12-17 | 1993-06-22 | International Business Machines Corporation | Stable voltage reference circuit with high Vt devices |
| JPH06334480A (ja) * | 1993-05-25 | 1994-12-02 | Nec Corp | 半導体集積回路 |
| JPH08265127A (ja) * | 1995-03-28 | 1996-10-11 | Mitsubishi Electric Corp | ゲート回路，及びディジタル集積回路 |
| KR101153667B1 (ko) * | 2005-02-21 | 2012-06-18 | 엘지전자 주식회사 | 파이프라인 아날로그-디지털 변환기에 있어서의 기준전압구동회로 |
| JP5581868B2 (ja) * | 2010-07-15 | 2014-09-03 | 株式会社リコー | 半導体回路及びそれを用いた定電圧回路 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4307308A (en) * | 1979-11-19 | 1981-12-22 | Gte Laboratories Incorporated | Digital signal conversion circuit |
| US4423339A (en) * | 1981-02-23 | 1983-12-27 | Motorola, Inc. | Majority logic gate |
| DE3108726A1 (de) * | 1981-03-07 | 1982-09-16 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte referenzspannungsquelle |
| US4450369A (en) * | 1981-05-07 | 1984-05-22 | Schuermeyer Fritz L | Dynamic MESFET logic with voltage level shift circuit |
| US4490632A (en) * | 1981-11-23 | 1984-12-25 | Texas Instruments Incorporated | Noninverting amplifier circuit for one propagation delay complex logic gates |
| US4568844A (en) * | 1983-02-17 | 1986-02-04 | At&T Bell Laboratories | Field effect transistor inverter-level shifter circuitry |
-
1984
- 1984-09-10 JP JP59190258A patent/JPH0756613B2/ja not_active Expired - Fee Related
-
1985
- 1985-08-20 US US06/767,473 patent/US4709168A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4709168A (en) | 1987-11-24 |
| JPS6167118A (ja) | 1986-04-07 |
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