JPS6167118A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPS6167118A JPS6167118A JP59190258A JP19025884A JPS6167118A JP S6167118 A JPS6167118 A JP S6167118A JP 59190258 A JP59190258 A JP 59190258A JP 19025884 A JP19025884 A JP 19025884A JP S6167118 A JPS6167118 A JP S6167118A
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- type mos
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、論理回路を駆動する負荷回路部をＥ／ＤＭＯ
Ｓトランジスタで構成した回路におけるエンハンスメン
ト型ＭＯＳトランジスタに入力する基準電圧発生回路に
関するものである。
Ｓトランジスタで構成した回路におけるエンハンスメン
ト型ＭＯＳトランジスタに入力する基準電圧発生回路に
関するものである。
〈従来技術〉
デコーダ等の論理回路部を駆動する負荷回路部が、Ｅ／
ＤＭＯＳトランジスタで構成された回路ておいては、出
力負荷の駆動能力を高め、且つ高速化するため第３図に
示す如く、電源Ｖｃｃ と論理回路部間１０に、直列
接続されたエン・・ンスメント形ＭＯＳトランジスタ（
以下Ｅ形ＭＯ３と略す）ＴＥＩＯとデプレッション形Ｍ
ＯＳトランジスタＣ以下り形ＭＯ８と略す）ＴＤ目に並
列にＤ形ＭＯ８ＴＤＩＧを接続した負荷回路が一般的に
用いられている。
ＤＭＯＳトランジスタで構成された回路ておいては、出
力負荷の駆動能力を高め、且つ高速化するため第３図に
示す如く、電源Ｖｃｃ と論理回路部間１０に、直列
接続されたエン・・ンスメント形ＭＯＳトランジスタ（
以下Ｅ形ＭＯ３と略す）ＴＥＩＯとデプレッション形Ｍ
ＯＳトランジスタＣ以下り形ＭＯ８と略す）ＴＤ目に並
列にＤ形ＭＯ８ＴＤＩＧを接続した負荷回路が一般的に
用いられている。
同図の回路で、Ｅ形ＭＯ８ＴＥ＋ｏのゲートに入力され
た基準電圧ＶＲＥＦは入力信号ＶＩＮ に対応させて出
力信号ｖｏｕ’ｒを正しく出力させる上で重要な電圧で
あり、この回路とは別の回路にて発生した電圧によって
与えられている。
た基準電圧ＶＲＥＦは入力信号ＶＩＮ に対応させて出
力信号ｖｏｕ’ｒを正しく出力させる上で重要な電圧で
あり、この回路とは別の回路にて発生した電圧によって
与えられている。
上記論理回路部１０は適用する論理に応じて自由に変え
ることができ、ＮＡＮＤ 、ＮＯＲ。
ることができ、ＮＡＮＤ 、ＮＯＲ。
ＮＡＮＤとＮＯＲの組合せ、或いはこれらに負荷素子を
含んで構成される。
含んで構成される。
今理解を容易にするため、論理回路部１０が第４図に示
す如く、ＭＯＳ）ランラスタ１２口を用いた単純なイン
バータ論理からなる場合を挙げて動作を説明する。第５
図は′Ｍ４図に示した回路における出力電圧ｖｏｕ’ｒ
の形成を説明するための電圧の時間変化図である。
す如く、ＭＯＳ）ランラスタ１２口を用いた単純なイン
バータ論理からなる場合を挙げて動作を説明する。第５
図は′Ｍ４図に示した回路における出力電圧ｖｏｕ’ｒ
の形成を説明するための電圧の時間変化図である。
第４図の回路において、論理回路部１０のＥ形ＭＯ８Ｔ
Ｅ１１の入力信号ｖｒＮが高レベル（Ｖｃｃと仮定）か
ら低レベル（Ｏｖと仮定）に変化すれば、出力点である
Ｅ形ＭＯ３Ｔａ＋ｏ とＥ形ＭＯ３Ｔａ目との接続点
Ａの電位ＶＯＵＴは、Ｄ形ＭＯ８ＴＤ目及びＤ形ＭＯ３
Ｔ＋：＋ｚにより充電されてゆく。充電が進んでＡ点の
電位ＶＯＵＴが基準電圧ＶＲＥＦ’とＥ形ＭＯ８ＴＥＩ
Ｏ（７）しきイ値電圧ＶＴＲとの関係から、（ＶＲＥＦ
−ＶＴＲ）に達すると、Ｅ形ＭＯ３ＴＥＩＧはカットオ
フ状態になる。以降ＨＥ形ＭＯＳ ＴＥ Ｉｏがカット
オフしているだめ、直列接続されたＤ形ＭＯ３ＴＤＩＩ
は該り形ＭＯ３ＴＤ目とＥ形ｉｖ’ｌ０８ＴＢＨｘ
ｏとの接続点Ｂの充電のみを行なうことになり、Ｂ点の
電位は急速に電源電圧Ｖｃｃ に近づく。これてよりＤ
形ＭＯ３ＴＤｌＯのＡ点充電電流は急速に増大し、その
結果出力電位ｖｏｕ’ｒは急速に電源電圧Ｖｃｃに近づ
く。
Ｅ１１の入力信号ｖｒＮが高レベル（Ｖｃｃと仮定）か
ら低レベル（Ｏｖと仮定）に変化すれば、出力点である
Ｅ形ＭＯ３Ｔａ＋ｏ とＥ形ＭＯ３Ｔａ目との接続点
Ａの電位ＶＯＵＴは、Ｄ形ＭＯ８ＴＤ目及びＤ形ＭＯ３
Ｔ＋：＋ｚにより充電されてゆく。充電が進んでＡ点の
電位ＶＯＵＴが基準電圧ＶＲＥＦ’とＥ形ＭＯ８ＴＥＩ
Ｏ（７）しきイ値電圧ＶＴＲとの関係から、（ＶＲＥＦ
−ＶＴＲ）に達すると、Ｅ形ＭＯ３ＴＥＩＧはカットオ
フ状態になる。以降ＨＥ形ＭＯＳ ＴＥ Ｉｏがカット
オフしているだめ、直列接続されたＤ形ＭＯ３ＴＤＩＩ
は該り形ＭＯ３ＴＤ目とＥ形ｉｖ’ｌ０８ＴＢＨｘ
ｏとの接続点Ｂの充電のみを行なうことになり、Ｂ点の
電位は急速に電源電圧Ｖｃｃ に近づく。これてよりＤ
形ＭＯ３ＴＤｌＯのＡ点充電電流は急速に増大し、その
結果出力電位ｖｏｕ’ｒは急速に電源電圧Ｖｃｃに近づ
く。
上記の負荷回路構成において、重要な点はＥ形ＭＯ３Ｔ
Ｅ目のゲートに与えられている基準電圧ＶＲＥＦの電位
である。もし基準電圧ＶＲＥＰ−が低くすぎると、第３
図の論理回路部１０がオン状態（第４図の例ではＥ形Ｍ
Ｏ３Ｔａｚがオン状態）にもかかわらずＥ形ＭＯ８ＴＥ
Ｉｏがカットオフとなり、負荷回路としての機能を果
し得す誤動作する。一方、基準電圧ＶＲＥＦが高すぎる
と、Ｅ形ＭＯ８ＴＥＩＧがカットオフするまでは、Ｄ形
ＭＯ３ＴＤＩＯのゲート電圧を与えているＢ点電圧はＡ
４電圧とほぼ等しく、Ｄ形ＭＯ８ＴＤ目のＶＧｓ （ゲ
ート・ソース電圧）はほぼＯＶに近い状態でＡ点の容量
を充電するため、充電時間は長くなる。
Ｅ目のゲートに与えられている基準電圧ＶＲＥＦの電位
である。もし基準電圧ＶＲＥＰ−が低くすぎると、第３
図の論理回路部１０がオン状態（第４図の例ではＥ形Ｍ
Ｏ３Ｔａｚがオン状態）にもかかわらずＥ形ＭＯ８ＴＥ
Ｉｏがカットオフとなり、負荷回路としての機能を果
し得す誤動作する。一方、基準電圧ＶＲＥＦが高すぎる
と、Ｅ形ＭＯ８ＴＥＩＧがカットオフするまでは、Ｄ形
ＭＯ３ＴＤＩＯのゲート電圧を与えているＢ点電圧はＡ
４電圧とほぼ等しく、Ｄ形ＭＯ８ＴＤ目のＶＧｓ （ゲ
ート・ソース電圧）はほぼＯＶに近い状態でＡ点の容量
を充電するため、充電時間は長くなる。
上述のよって基準電圧ＶＲＥＦの設定は論理回路の出力
を導く上で非常に重要な要因となっている。
を導く上で非常に重要な要因となっている。
しかし従来から基準電圧ＶＲＦ、ｐ４ｆＦ−６回路構成
として固定化した回路はなく、夫々の都合に合せた回路
構成が採用されているのが実情である。例えば特開昭５
２−１１２７５４号公報記載の回路や、第６図に示す回
路例などがある。このような一般に開用されている基準
電圧ＶＲＥＦの発生回路は、第３図に示したＥ／ＤＭＯ
３構八゛の負荷回路部をもつ論理回路部の回路構成とは
無関係に構成されている。
として固定化した回路はなく、夫々の都合に合せた回路
構成が採用されているのが実情である。例えば特開昭５
２−１１２７５４号公報記載の回路や、第６図に示す回
路例などがある。このような一般に開用されている基準
電圧ＶＲＥＦの発生回路は、第３図に示したＥ／ＤＭＯ
３構八゛の負荷回路部をもつ論理回路部の回路構成とは
無関係に構成されている。
そのため両回路間の整合性を得ることが容易ではなく、
回路設計に手間取るという欠点があり、また実際の回路
を駆動させる際にも必ずしも充分な信頼性を得ることが
できないという問題があった０ 〈発明の目的〉 本発明は上記従来回路の問題点に鑑みてなされたもので
、論理回路がＥ／ＤＭＯ８負荷回路に接続されて駆動す
る回路において、負荷回路のＥ形ＭＯ８のゲートに与え
る基準電圧ＶＲＥＦを、論理回路の構成に対応して適切
な値として与えることができる基準電圧発生回路を提供
する。
回路設計に手間取るという欠点があり、また実際の回路
を駆動させる際にも必ずしも充分な信頼性を得ることが
できないという問題があった０ 〈発明の目的〉 本発明は上記従来回路の問題点に鑑みてなされたもので
、論理回路がＥ／ＤＭＯ８負荷回路に接続されて駆動す
る回路において、負荷回路のＥ形ＭＯ８のゲートに与え
る基準電圧ＶＲＥＦを、論理回路の構成に対応して適切
な値として与えることができる基準電圧発生回路を提供
する。
〈実施例〉
第１図は、第３図に示した回路のＥ形ＭＯ８ＴＥＩＧの
ゲートに入力する基準電圧ＶＲＥＦ’を発生するための
回路で、ゲートとドレインが電源ｖｃｃに接続されたＤ
形ＭＯ８ＴＤ２Ｇが設けられ該り形ＭＯ８ＴＤ２０のソ
ースはＥ形Ｍ ＯＳ ＴＥ ２ Ｇのゲートとドレイン
に接続され、該凄続点Ｃが基準電圧ＶＲＥＦを導出する
出力端子として設けられている。上記り形ＭＯ３ＴＤ２
０は、第３図の負荷回路部のＤ形ＭＯ８ＴＤ＋ｏとほぼ
同等の素子として構成される。
ゲートに入力する基準電圧ＶＲＥＦ’を発生するための
回路で、ゲートとドレインが電源ｖｃｃに接続されたＤ
形ＭＯ８ＴＤ２Ｇが設けられ該り形ＭＯ８ＴＤ２０のソ
ースはＥ形Ｍ ＯＳ ＴＥ ２ Ｇのゲートとドレイン
に接続され、該凄続点Ｃが基準電圧ＶＲＥＦを導出する
出力端子として設けられている。上記り形ＭＯ３ＴＤ２
０は、第３図の負荷回路部のＤ形ＭＯ８ＴＤ＋ｏとほぼ
同等の素子として構成される。
上記基準電圧ＶＲＥＦは論理回路を駆動するためのＥ／
ＤＭＯ３構成からなる負荷回路に与えられるが、論理回
路部及び負荷回路部は従来と同様に第３図に示す回路で
構成される。
ＤＭＯ３構成からなる負荷回路に与えられるが、論理回
路部及び負荷回路部は従来と同様に第３図に示す回路で
構成される。
上記Ｅ形ＭＯ８Ｔｐ２ｏのソースと接地電位間には、後
述する如く、発生した基準電位ＶＲＥＦ”を与４？ える論理回路側の回路構成を考慮した回路が挿入される
。
述する如く、発生した基準電位ＶＲＥＦ”を与４？ える論理回路側の回路構成を考慮した回路が挿入される
。
該Ｅ形ＭＯ８ＴＥ２ｏとアース間に挿入される回路２（
１：、論理回路部の構成に対応して次のように構成され
る。
１：、論理回路部の構成に対応して次のように構成され
る。
即ち、論理回路ｌＯが、一般のデコーダで用いられてい
るように、並列接続された複数個のＥ形ｙｉｏｓからな
る回路である場合には、接続されている複数個のＭＯＳ
の内、その中の最小の増幅率（β）をもったトランジス
タ１個とほぼ同じＥ形ＭＯ３によって回路２０を構成す
る０尚回路２０として接続されたＥ形ＭＯ３のゲート電
位Ｄ１〜Ｄｎは電源電圧、Ｖｃｃ を印加するが、実
際の動作特性を考慮するならば、電源電圧Ｖｃｃ よ
りわずかに低い値の電圧を与えて動作させることもでき
る。
るように、並列接続された複数個のＥ形ｙｉｏｓからな
る回路である場合には、接続されている複数個のＭＯＳ
の内、その中の最小の増幅率（β）をもったトランジス
タ１個とほぼ同じＥ形ＭＯ３によって回路２０を構成す
る０尚回路２０として接続されたＥ形ＭＯ３のゲート電
位Ｄ１〜Ｄｎは電源電圧、Ｖｃｃ を印加するが、実
際の動作特性を考慮するならば、電源電圧Ｖｃｃ よ
りわずかに低い値の電圧を与えて動作させることもでき
る。
また論理回路部１０が直列接続された複数個のＥ形ＭＯ
８で構成される場合は、回路２０は同様の直列接続され
た複数個のＥ形ＭＯ３で構成される。第２図は論理回路
部１０が１個のＥ形ＭＯ３よりなる回路に適する基準電
圧発生回路の具体例で、第４図の回路における基準電圧
ＶＲＬ：Ｆを与えることができる。
８で構成される場合は、回路２０は同様の直列接続され
た複数個のＥ形ＭＯ３で構成される。第２図は論理回路
部１０が１個のＥ形ＭＯ３よりなる回路に適する基準電
圧発生回路の具体例で、第４図の回路における基準電圧
ＶＲＬ：Ｆを与えることができる。
尚論理回路部ｌＯがＤ形ＭＯＳを含んで回路構成する場
合は、そのまま回路２０に移して構成する０ 上記構成からなる基準電圧発生回路のＥ形ＭＯ３Ｔε２
ｏ と回路２０との接続点Ａ′の電位Ｖ Ａｌ は、
第３図のＥ形ＭＯ８ＴＥｒｏがカットオフ状態にあると
きに、論理回路部１０がオンになったときのＡ点電位に
ほぼ等しくなる。
合は、そのまま回路２０に移して構成する０ 上記構成からなる基準電圧発生回路のＥ形ＭＯ３Ｔε２
ｏ と回路２０との接続点Ａ′の電位Ｖ Ａｌ は、
第３図のＥ形ＭＯ８ＴＥｒｏがカットオフ状態にあると
きに、論理回路部１０がオンになったときのＡ点電位に
ほぼ等しくなる。
上記基準電圧発生回路で形成される基準電圧ＶＲＥＦば
、Ｅ形ＭＯ８Ｔｒ＝２ｏのゲート命ソース間電圧をＶＧ
Ｓ とすると次のようになる。
、Ｅ形ＭＯ８Ｔｒ＝２ｏのゲート命ソース間電圧をＶＧ
Ｓ とすると次のようになる。
ＶＲＥＦ ＝ ＶＡ’ ＋ＶＧＳ
ここで上記ＶＧＳ は、Ｅ形ＭＯ８ＴＥ２［＋ が飽
和状態にあるため、しきい値電圧ＶＴＨ及び電流増幅率
βとして、電流ＩＤは次式のように表わすことができる
。
和状態にあるため、しきい値電圧ＶＴＨ及び電流増幅率
βとして、電流ＩＤは次式のように表わすことができる
。
β
ＩＤ＝ −（Ｖａｓ−ＶＴＨ）２
と表わすことができる。上式で表わされる基準電圧ＶＲ
ＥＦ を第３図の負荷回路のＥ形ＭＯ３上記Ａ′点の
電位ＶＡ′は、上記回路２０の構成基いて設計され、Ｅ
形ＭＯ８ＴＥ目がカットオフ状態にあるときに、論理回
路１０がオンになったときのＡ点電位にほぼ等しくなる
。従って論理口ＴＤ２Ｇでほぼ決まるが、Ｅ形ＭＯ３Ｔ
Ｅ２０の増幅率βは任意に設定することができるため、
Ａ点におけるカットオフ余裕は適当な数値に設定可能で
あるＯ 尚回路２０は論理回路１０を考慮して決定しているため
、基準電圧発生回路の出力ＶＲＥＦが低すぎるという問
題はない０ く効果〉 以上本発明によれば、論理回路を駆動するためＥ／ＤＭ
Ｏ３構成で負荷回路を構成する回路において、Ｅ形ＭＯ
８のゲートに印加する基準電圧発生回路を、論理回路の
構成に対応して構成するため、基準電圧を印加したＥ形
ＭＯ３のカットオフｆ企裕享イ、たせ為ことができ、従
来回路のようにットオ７余裕がマイナスになる惧れはな
く、しかもカットオフ余裕を任意に設定することができ
、駆動能力のアップ及び高速性の能力を発揮することが
できると共に、応用範囲の広い基準電圧発生回路を得る
ことができる。
ＥＦ を第３図の負荷回路のＥ形ＭＯ３上記Ａ′点の
電位ＶＡ′は、上記回路２０の構成基いて設計され、Ｅ
形ＭＯ８ＴＥ目がカットオフ状態にあるときに、論理回
路１０がオンになったときのＡ点電位にほぼ等しくなる
。従って論理口ＴＤ２Ｇでほぼ決まるが、Ｅ形ＭＯ３Ｔ
Ｅ２０の増幅率βは任意に設定することができるため、
Ａ点におけるカットオフ余裕は適当な数値に設定可能で
あるＯ 尚回路２０は論理回路１０を考慮して決定しているため
、基準電圧発生回路の出力ＶＲＥＦが低すぎるという問
題はない０ く効果〉 以上本発明によれば、論理回路を駆動するためＥ／ＤＭ
Ｏ３構成で負荷回路を構成する回路において、Ｅ形ＭＯ
８のゲートに印加する基準電圧発生回路を、論理回路の
構成に対応して構成するため、基準電圧を印加したＥ形
ＭＯ３のカットオフｆ企裕享イ、たせ為ことができ、従
来回路のようにットオ７余裕がマイナスになる惧れはな
く、しかもカットオフ余裕を任意に設定することができ
、駆動能力のアップ及び高速性の能力を発揮することが
できると共に、応用範囲の広い基準電圧発生回路を得る
ことができる。
第１図は本発明による一実施例を示す回路図、第２図は
同実施例の具体的な回路図、第３図は一般的な論理回路
駆動回路図、第４図は同論理回路駆動回路の一例を示す
図、第５図は第４図の動作説明に供する波形図、第６図
は従来の基準電圧発生回路図である。 ＴＤ２Ｇ：Ｄ形ＭＯ８ＴＥ２１）：Ｅ形ＭＯ８ＶＲＥＦ
：基準電圧 ２０：回路 代理人 弁理壬 福 士 愛 彦（他２名）第６図 第１図 ｅｒ 第２図 ｃｃ 第４図
同実施例の具体的な回路図、第３図は一般的な論理回路
駆動回路図、第４図は同論理回路駆動回路の一例を示す
図、第５図は第４図の動作説明に供する波形図、第６図
は従来の基準電圧発生回路図である。 ＴＤ２Ｇ：Ｄ形ＭＯ８ＴＥ２１）：Ｅ形ＭＯ８ＶＲＥＦ
：基準電圧 ２０：回路 代理人 弁理壬 福 士 愛 彦（他２名）第６図 第１図 ｅｒ 第２図 ｃｃ 第４図
Claims (1)
- （１）論理回路を駆動する負荷がＥ／ＤＭＯＳトランジ
スタを備えてなり、該Ｅ／ＤＭＯＳトランジスタのエン
ハンスメント形ＭＯＳトランジスタのゲートに与えるた
めの基準電圧ＶＲＥＦを発生する回路において、ゲート
及びドレインが電源Ｖｃｃに接続されたデプレッション
形ＭＯＳトランジスタと、該デプレッション形ＭＯＳト
ランジスタのソースにゲート及びドレインが接続され、
該接続点から基準電圧ＶＲＥＦが出力されるエンハンス
メント形ＭＯＳトランジスタと、該エンハンスメント形
ＭＯＳトランジスタのソースと接地間に、上記論理回路
が並列接続された複数個のエンハンスメント形ＭＯＳト
ランジスタからなる回路に対しては、複数個のエンハン
スメント形ＭＯＳトランジスタの内の最少の増幅率βを
もつトランジスタとほぼ同等のエンハンスメント形ＭＯ
Ｓトランジスタを接続し、論理回路が直列接続された複
数個のエンハンスメント形ＭＯＳトランジスタでなる回
路に対してはほぼ同じ回路を接続してなることを特徴と
する基準電圧発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59190258A JPH0756613B2 (ja) | 1984-09-10 | 1984-09-10 | 基準電圧発生回路 |
| US06/767,473 US4709168A (en) | 1984-09-10 | 1985-08-20 | Reference voltage generating circuit for enhancement/depletion MOSFET load circuit for driving logic circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59190258A JPH0756613B2 (ja) | 1984-09-10 | 1984-09-10 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6167118A true JPS6167118A (ja) | 1986-04-07 |
| JPH0756613B2 JPH0756613B2 (ja) | 1995-06-14 |
Family
ID=16255144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59190258A Expired - Fee Related JPH0756613B2 (ja) | 1984-09-10 | 1984-09-10 | 基準電圧発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4709168A (ja) |
| JP (1) | JPH0756613B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05250050A (ja) * | 1991-12-17 | 1993-09-28 | Internatl Business Mach Corp <Ibm> | 基準電圧発生回路 |
| JP2012022559A (ja) * | 2010-07-15 | 2012-02-02 | Ricoh Co Ltd | 半導体回路及びそれを用いた定電圧回路 |
Families Citing this family (6)
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|---|---|---|---|---|
| US4984256A (en) * | 1987-02-13 | 1991-01-08 | Kabushiki Kaisha Toshiba | Charge transfer device with booster circuit |
| JPH0679263B2 (ja) * | 1987-05-15 | 1994-10-05 | 株式会社東芝 | 基準電位発生回路 |
| US5051620A (en) * | 1990-07-31 | 1991-09-24 | Burgin Kenneth N | Precharged logic systems with protection against current leakage |
| JPH06334480A (ja) * | 1993-05-25 | 1994-12-02 | Nec Corp | 半導体集積回路 |
| JPH08265127A (ja) * | 1995-03-28 | 1996-10-11 | Mitsubishi Electric Corp | ゲート回路，及びディジタル集積回路 |
| KR101153667B1 (ko) * | 2005-02-21 | 2012-06-18 | 엘지전자 주식회사 | 파이프라인 아날로그-디지털 변환기에 있어서의 기준전압구동회로 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4307308A (en) * | 1979-11-19 | 1981-12-22 | Gte Laboratories Incorporated | Digital signal conversion circuit |
| US4423339A (en) * | 1981-02-23 | 1983-12-27 | Motorola, Inc. | Majority logic gate |
| DE3108726A1 (de) * | 1981-03-07 | 1982-09-16 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Monolithisch integrierte referenzspannungsquelle |
| US4450369A (en) * | 1981-05-07 | 1984-05-22 | Schuermeyer Fritz L | Dynamic MESFET logic with voltage level shift circuit |
| US4490632A (en) * | 1981-11-23 | 1984-12-25 | Texas Instruments Incorporated | Noninverting amplifier circuit for one propagation delay complex logic gates |
| US4568844A (en) * | 1983-02-17 | 1986-02-04 | At&T Bell Laboratories | Field effect transistor inverter-level shifter circuitry |
-
1984
- 1984-09-10 JP JP59190258A patent/JPH0756613B2/ja not_active Expired - Fee Related
-
1985
- 1985-08-20 US US06/767,473 patent/US4709168A/en not_active Expired - Lifetime
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| JPH05250050A (ja) * | 1991-12-17 | 1993-09-28 | Internatl Business Mach Corp <Ibm> | 基準電圧発生回路 |
| JP2012022559A (ja) * | 2010-07-15 | 2012-02-02 | Ricoh Co Ltd | 半導体回路及びそれを用いた定電圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0756613B2 (ja) | 1995-06-14 |
| US4709168A (en) | 1987-11-24 |
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