JP2969346B2 - 高出力電圧生成用半導体回路 - Google Patents

高出力電圧生成用半導体回路

Info

Publication number
JP2969346B2
JP2969346B2 JP10193293A JP19329398A JP2969346B2 JP 2969346 B2 JP2969346 B2 JP 2969346B2 JP 10193293 A JP10193293 A JP 10193293A JP 19329398 A JP19329398 A JP 19329398A JP 2969346 B2 JP2969346 B2 JP 2969346B2
Authority
JP
Japan
Prior art keywords
voltage
terminal
transistor
signal
drain terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP10193293A
Other languages
English (en)
Other versions
JPH11234116A (ja
Inventor
チョイ ジェオン−アエ
キム キュ−タエ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ERU JII SEMIKON CO Ltd
Original Assignee
ERU JII SEMIKON CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ERU JII SEMIKON CO Ltd filed Critical ERU JII SEMIKON CO Ltd
Publication of JPH11234116A publication Critical patent/JPH11234116A/ja
Application granted granted Critical
Publication of JP2969346B2 publication Critical patent/JP2969346B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Control Of Electrical Variables (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、チャネル・ブレー
ク・ダウン電圧が低いＣＭＯＳ素子で高電圧を出力でき
る高出力電圧生成用半導体回路に関するものである。
【０００２】
【従来の技術】一般的に、半導体デバイスが高集積され
ることによって構成されるＭＯＳトランジスタのチャネ
ルの長さが短くなるにつれて、チャネル・ブレーク・ダ
ウン電圧も低くなる。これにより、高い出力電圧を出せ
なくなるという問題点が発生するが、これを解消するた
めに、集積回路で高電圧を実現する代表的な方法が２つ
ある。
【０００３】第１の方法は、高電圧用工程を用いる方法
であり、第２の方法は、シールド(shield)電圧を用いる
方法である。前記高電圧用の工程を用いる第１の方法
は、特殊な追加工程が必要なので、上述のシールド(shi
eld)電圧を用いる第２の方法に比べて、回路構成の面積
及び複雑さが増加する問題点が発生する。
【０００４】その反面、第２の方法は、シールド電圧を
利用して電圧の上昇範囲を限定させ、それぞれのトラン
ジスタにかかる電圧を制限する方法である。このため、
最近は、シールド電圧を用いる方法が代表的なものとな
り、集積回路で高電圧を実現するようになった。シール
ド電圧を利用する方法は、図５に示すような、高出力電
圧生成用半導体回路の構成で実現され、動作の制御のた
めの限界電圧VSHLD をゲート端子で受けて端子ＶＩＮか
らの入力信号をソース端子で受けるＰＭＯＳトランジス
タＰ１と、前記ＰＭＯＳトランジスタＰ１のドレーン端
子より出力される信号をゲート端子で受けて所定の正電
圧VDD をソース端子で受けるＰＭＯＳトランジスタＰ２
と、前記ＰＭＯＳトランジスタＰ２のドレーン端子より
出力される信号をソース端子で受けて限界電圧VSHLD を
ゲート端子で受けて動作するＰＭＯＳトランジスタＰ３
と、前記限界電圧VSHLD をゲート端子で受けて端子ＶＩ
Ｎからの入力信号をソース端子で受けるＮＭＯＳトラン
ジスタＮ１と、前記ＮＭＯＳトランジスタＮ１のドレー
ン端子より出力される信号をゲート端子で受けて接地電
位をソース端子で受けるＮＭＯＳトランジスタＮ２と、
前記ＮＭＯＳトランジスタＮ２のドレーン端子がソース
端子につながれ、前記ＰＭＯＳトランジスタＰ３のドレ
ーン端子にかかる電圧をドレーン端子で受けて、限界電
圧VSHLD をゲート端子で受けて動作するＮＭＯＳトラン
ジスタＮ３とで構成される。
【０００５】このとき、前記ＰＭＯＳトランジスタＰ１
〜Ｐ３の基板バイアス電圧は前記正電圧VDD に設定さ
れ、前記ＮＭＯＳトランジスタＮ１〜Ｎ３の基板バイア
ス電圧は前記接地電位に設定される。上記のように構成
される従来のチャンネルのブレーク・ダウン現象を防止
するための半導体回路は、米国特許第５，４６５，０５
４号に詳しく説明されており、簡単に説明すると次のよ
うである。
【０００６】限界電圧VSHLD をＤＣ５Ｖに設定して印加
し、トランジスタ駆動用電圧として用いる正電圧VDD を
１０Ｖに設定した場合に、常にターン・オン動作されて
いるトランジスタは、ＰＭＯＳトランジスタＰ１，Ｐ３
と、ＮＭＯＳトランジスタＮ１，Ｎ３である。このと
き、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジス
タＰ２は、入力電圧の状態によってターン・オン動作又
はターン・オフ動作をする。
【０００７】即ち、入力電圧の論理状態がロー状態であ
るとき、ＰＭＯＳトランジスタＰ２はターン・オン動作
されるのに反して、ＮＭＯＳトランジスタＮ２はターン
・オフ動作をするため、ＰＭＯＳトランジスタＰ３とＮ
ＭＯＳトランジスタＮ３の共通のドレーン端子にトラン
ジスタ駆動用電圧の正電圧VDD がかかるようになり、端
子ＶＯＵＴはハイ状態を維持する。
【０００８】逆に、入力電圧の論理状態がハイ状態であ
るときは、ＰＭＯＳトランジスタＰ２はターン・オフさ
れるのに反して、ＮＭＯＳトランジスタＮ２はターン・
オン動作をするため、ＰＭＯＳトランジスタＰ３とＮＭ
ＯＳトランジスタＮ３の共通のドレーン端子に接地電位
かかかるようになり、端子ＶＯＵＴはロー状態を維持す
る。
【０００９】このとき、前記入力信号の電位状態をロー
状態とハイ状態とに区分するが、電圧の状態は相対的な
ものであり、一般的な０Ｖ及び５Ｖを示すものではな
い。上述のように、従来の高出力電圧生成用半導体回路
では、端子ＶＯＵＴからの出力信号の電圧が０Ｖ〜１０
Ｖまで変化しても、プルアップ機能を遂行するＰＭＯＳ
トランジスタＰ２，Ｐ３及びプルダウン機能を遂行する
ＮＭＯＳトランジスタＮ２，Ｎ３のソース端子とドレー
ン端子との間の電圧は５Ｖ程度に制限されるため、出力
信号の電圧の変動によるトランジスタのチャネルのブレ
ーク・ダウン現象を防止できる。
【００１０】従って、チャネル・ブレーク・ダウン電圧
の２倍に相当する電圧を出力できる。
【００１１】
【発明が解決しようとする課題】しかし、従来の高出力
電圧生成用半導体回路では、インバータの機能を遂行す
る際の入力信号の電圧の論理状態がハイ状態である場合
には、ＮＭＯＳトランジスタＮ１のソース端子の電位が
フローティング(Floating)状態の場合に正常的な動作を
遂行するため、全体的な動作の安定性が劣る問題点があ
る。
【００１２】また、出力信号の電圧をより大きく得るた
めに、トランジスタ駆動用電圧の正電圧VDD を１０Ｖか
ら１５Ｖに高めると、ＰＭＯＳトランジスタＰ２，Ｐ３
及びＮＭＯＳトランジスタＮ２，Ｎ３のソース端子とド
レーン端子との間の電圧は、約７．５Ｖ程度になる。さ
らに、前記正電圧VDD を３０Ｖにすると、上述のトラン
ジスタのソース端子とドレーン端子との間の電圧は、約
１５Ｖ程度になる。
【００１３】このように、正電圧VDD を高くしすぎる
と、ＰＭＯＳトランジスタＰ２，Ｐ３及びＮＭＯＳトラ
ンジスタＮ２，Ｎ３のソース端子とドレーン端子との間
に過度な電圧がかかるため、これらのＰＭＯＳトランジ
スタＰ２，Ｐ３及びＮＭＯＳトランジスタＮ２，Ｎ３の
チャネルがブレーク・ダウンを起こすようになって、高
出力電圧生成用半導体回路が正常に動作しなくなる。
【００１４】つまり、トランジスタ駆動用電圧の正電圧
VDD を所定の範囲の値以上に高くすると、チャネル・ブ
レーク・ダウン電圧の２倍以上の電圧を出力できないと
いう問題点が発生する。そこで、本発明はこのような従
来の課題に鑑みてなされたもので、安定した動作を行い
ながら、低いチャネル・ブレーク・ダウン電圧により、
大きい出力電圧が得られる高出力電圧生成用半導体回路
を提供することにある。
【００１５】
【課題を解決するための手段】このため、請求項１の発
明に係る高出力電圧生成用半導体回路は、入力信号が第
１論理状態の場合に順次ターン・オン動作して、所定の
駆動電圧をそれぞれ異なる比率に分圧して、第１分圧信
号及び第２分圧信号を発生させて、前記入力信号が第２
論理状態の場合に順次ターン・オン動作して、前記入力
信号の電圧をそれぞれ異なる比率に分圧して、第３分圧
信号及び第４分圧信号を発生させる分圧信号発生部と、
前記駆動電圧を所定の電圧に分圧した第１コントロール
電圧と、前記駆動電圧を前記第１コントロール電圧に比
して相対的に低い所定の電圧に分圧した第２コントロー
ル電圧と、前記分圧信号発生部から出力される第２分圧
信号及び第３分圧信号とを受けて、前記入力信号の論理
状態に応じてデータ・ノードの電圧をプルアップ又はプ
ルダウンし、接地電位と前記駆動電圧の間で一定の変動
幅に維持する変動電圧保護部と、前記変動電圧保護部で
一定の変動幅に維持されるデータ・ノードの電圧の状態
によって信号出力端子にかかる電位をプルアップ又はプ
ルダウンし、プルアップ時は、前記第１コントロール電
圧と前記第１分圧信号とによって前記駆動電圧の伝達経
路を形成し、プルダウン時は、前記第２コントロール電
圧と前記第４分圧信号とによって前記接地電位の伝達経
路を形成する出力信号発生部と、を含む構成とする。
【００１６】請求項２に係る高出力電圧生成用半導体回
路では、前記分圧信号発生部は、所定の正電圧を前記駆
動電圧としてソース端子で受け、ゲート端子とドレーン
端子が接続し、ドレーン端子にかかる電圧を第１分圧信
号として発生させる第１ＰＭＯＳトランジスタと、前記
第１ＰＭＯＳトランジスタのドレーン端子にかかる電圧
をソース端子で受け、ゲート端子とドレーン端子が接続
し、ドレーン端子にかかる電圧を第２分圧信号として発
生させる第２ＰＭＯＳトランジスタと、前記第２ＰＭＯ
Ｓトランジスタのドレーン端子にかかる電圧をソース端
子で受け、ゲート端子とドレーン端子が接続する第３Ｐ
ＭＯＳトランジスタと、前記第３ＰＭＯＳトランジスタ
のドレーン端子と接続している前記入力信号が入力する
信号入力端子にドレーン端子とゲート端子が共通に接続
し、ソース端子にかかる電圧を第３分圧信号として発生
させる第１ＮＭＯＳトランジスタと、前記第１ＮＭＯＳ
トランジスタのソース端子にドレーン端子とゲート端子
が共通に接続し、ソース端子にかかる電圧を第４分圧信
号として発生させる第２ＮＭＯＳトランジスタと、前記
第２ＮＭＯＳトランジスタのソース端子にドレーン端子
とゲート端子が共通に接続し、ソース端子で接地電位を
受ける第３ＮＭＯＳトランジスタと、から構成される。
【００１７】請求項３に係る高出力電圧生成用半導体回
路では、前記変動電圧保護部は、前記第１コントロール
電圧を駆動電圧としてソース端子に受け、前記第２分圧
信号をゲート端子に受ける第４ＰＭＯＳトランジスタ
と、前記第４ＰＭＯＳトランジスタのドレーン端子にか
かる電圧をソース端子で受け、ゲート端子に入力される
前記第１コントロール電圧によってターン・オン動作又
はターン・オフ動作をする第５ＰＭＯＳトランジスタ
と、ドレーン端子が前記データ・ノードと接続する前記
第５ＰＭＯＳトランジスタのドレーン端子に接続し、ゲ
ート端子に入力される前記第２コントロール電圧の状態
によってターン・オン動作又はターン・オフ動作をする
第４ＮＭＯＳトランジスタと、前記第４ＮＭＯＳトラン
ジスタのソース端子にドレーン端子が接続し、前記第２
コントロール電圧を駆動電圧としてソース端子に受け、
前記第３分圧信号をゲート端子に受ける第５ＮＭＯＳト
ランジスタと、から構成される。
【００１８】請求項４に係る高出力電圧生成用半導体回
路では、前記出力信号発生部は、所定の正電圧を前記駆
動電圧としてソース端子に受け、前記第１分圧信号をゲ
ート端子に受ける第６ＰＭＯＳトランジスタと、前記第
６ＰＭＯＳトランジスタのドレーン端子にかかる電圧を
ソース端子で受け、ゲート端子に入力される前記第１コ
ントロール電圧によってターン・オン動作又はターン・
オフ動作をする第７ＰＭＯＳトランジスタと、前記第７
ＰＭＯＳトランジスタのドレーン端子にかかる電圧をソ
ース端子で受け、前記変動電圧保護部のデータ・ノード
にかかる電圧をゲート端子に受ける第８ＰＭＯＳトラン
ジスタと、前記第８ＰＭＯＳトランジスタのドレーン端
子と接続している前記信号出力端子にドレーン端子が接
続し、ゲート端子が前記第８ＰＭＯＳトランジスタのゲ
ート端子と接続している第６ＮＭＯＳトランジスタと、
前記第６ＮＭＯＳトランジスタのソース端子にかかる電
圧をドレーン端子で受け、前記第２コントロール電圧を
ゲート端子に受ける第７ＮＭＯＳトランジスタと、前記
第７ＮＭＯＳトランジスタのソース端子にかかる電圧を
ドレーン端子で受け、前記第４分圧信号をゲート端子に
受け、接地電位をソース端子に受ける第８ＮＭＯＳトラ
ンジスタと、から構成される。
【００１９】請求項５に係る高出力電圧生成用半導体回
路では、前記ＰＭＯＳトランジスタは、前記駆動電圧を
バイアス電圧として用いることとする。請求項６に係る
高出力電圧生成用半導体回路では、前記ＮＭＯＳトラン
ジスタは、前記接地電位をバイアス電圧として用いるこ
ととする。請求項７に係る高出力電圧生成用半導体回路
では、前記第１コントロール電圧は、前記駆動電圧の２
／３の大きさを有することとする。
【００２０】請求項８に係る高出力電圧生成用半導体回
路では、前記第２コントロール電圧は、前記駆動電圧の
１／３の大きさを有することとする。請求項９に係る高
出力電圧生成用半導体回路では、前記第１コントロール
電圧は、５Ｖで駆動するＣＭＯＳトランジスタのゲート
端子にかかる電圧の２倍の大きさを有し、前記第２コン
トロール電圧は、前記第１コントロール電圧の１／２の
大きさを有することとする。
【００２１】請求項１０に係る高出力電圧生成用半導体
回路では、前記入力信号の電圧の大きさは、第１論理状
態の場合には接地電位と同一であり、第２論理状態の場
合には駆動電圧と同一であることとする。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して説明する。図１は、本発明に係る高出力
電圧生成用半導体回路の一実施形態の構成図である。図
１の高出力生成用半導体回路は、入力信号が第１論理状
態の場合に順次ターン・オン動作して、所定の駆動電圧
をそれぞれ異なる比率に分圧して、第１分圧信号及び第
２分圧信号を発生させて、前記入力信号が第２論理状態
の場合に順次ターン・オン動作して、前記入力信号の電
圧をそれぞれ異なる比率に分圧して、第３分圧信号及び
第４分圧信号を発生させる分圧信号発生部である入力部
１００と、前記駆動電圧を所定の電圧に分圧した第１コ
ントロール電圧Hshield と、前記駆動電圧を前記第１コ
ントロール電圧Hshield に比して相対的に低い所定の電
圧に分圧した第２コントロール電圧Lshield と、前記入
力部１００から出力される第２分圧信号及び第３分圧信
号とを受けて、前記入力信号の論理状態に応じてデータ
・ノードｎ７の電圧をプルアップ又はプルダウンし、接
地電位と前記駆動電圧の間で一定の変動幅に維持する変
動電圧保護部であるシールド部２００と、前記シールド
部２００で一定の変動幅に維持されるデータ・ノードｎ
７の電圧の状態によって信号出力端子にかかる電位をプ
ルアップ又はプルダウンし、プルアップ時は、前記第１
コントロール電圧Hshield と前記第１分圧信号とによっ
て前記駆動電圧の伝達経路を形成し、プルダウン時は、
前記第２コントロール電圧Lshield と前記第４分圧信号
とによって前記接地電位の伝達経路を形成する出力信号
発生部である出力部３００と、を含む構成である。
【００２３】前記入力部１００は、所定の正電圧VDD を
駆動電圧としてソース端子を介して入力すると同時に前
記正電圧VDD をバイアス電圧として受けて、ゲート端子
とドレーン端子が接続し、ドレーン端子にかかる電圧、
即ち、第１ノードｎ１にかかる電圧を第１分圧信号とし
て発生させる第１ＰＭＯＳトランジスタＭＰ１と、前記
第１ＰＭＯＳトランジスタＭＰ１のドレーン端子にかか
る電圧をソース端子に入力すると同時に前記正電圧VDD
をバイアス電圧として受けて、ゲート端子とドレーン端
子が接続し、ドレーン端子にかかる電圧、即ち、第２ノ
ードｎ２にかかる電圧を第２分圧信号として発生させる
第２ＰＭＯＳトランジスタＭＰ２と、前記第２ＰＭＯＳ
トランジスタＭＰ２のドレーン端子にかかる電圧をソー
ス端子に入力すると同時に前記正電圧VDD をバイアス電
圧として受けて、ゲート端子とドレーン端子が接続して
いる第３ＰＭＯＳトランジスタＭＰ３と、前記第３ＰＭ
ＯＳトランジスタＭＰ３のドレーン端子と接続している
前記入力信号が入力する信号入力端子にドレーン端子と
ゲート端子が共通に接続し、接地電位をバイアス電圧と
して受け、ソース端子にかかる電圧、即ち、第３ノード
ｎ３にかかる電圧を第３分圧信号として発生させる第１
ＮＭＯＳトランジスタＭＮ１と、前記第１ＮＭＯＳトラ
ンジスタＭＮ１のソース端子にかかる電圧を、共通に接
続されるドレーン端子とゲート端子を介して共通に入力
し、前記接地電位をバイアス電圧として受け、ソース端
子にかかる電圧、即ち、第４ノードｎ４にかかる電圧を
第４分圧信号として発生させる第２ＮＭＯＳトランジス
タＭＮ２と、前記第２ＮＭＯＳトランジスタＭＮ２のソ
ース端子にかかる電圧を、共通に接続されるドレーン端
子とゲート端子を介して共通に入力し、前記接地電位を
バイアス電圧として受けると共に、ソース端子で接地電
位を受ける第３ＮＭＯＳトランジスタＭＮ３と、で構成
される。
【００２４】また、前記シールド部２００は、 所定の大
きさの第１コントロール電圧Hshield を駆動電圧として
ソース端子に入力すると同時に前記正電圧VDD をバイア
ス電圧として受け、前記第２ＰＭＯＳトランジスタＭＰ
２のドレーン端子にかかる電圧（第２分圧信号）をゲー
ト端子に受ける第４ＰＭＯＳトランジスタＭＰ４と、前
記第４ＰＭＯＳトランジスタＭＰ４のドレーン端子にか
かる電圧をソース端子に入力すると同時に前記正電圧VD
D をバイアス電圧として受け、ゲート端子に入力される
前記第１コントロール電圧Hshield によってターン・オ
ン動作又はターン・オフ動作をする第５ＰＭＯＳトラン
ジスタＭＰ５と、ドレーン端子が前記データ・ノードと
接続する前記第５ＰＭＯＳトランジスタＭＰ５のドレー
ン端子に接続し、接地電位をバイアス電圧として受け
て、ゲート端子に入力される第２コントロール電圧Lshi
eld の状態によってターン・オン動作又はターン・オフ
動作をする第４ＮＭＯＳトランジスタＭＮ４と、前記第
４ＮＭＯＳトランジスタＭＮ４のソース端子にドレーン
端子が接続し、第２コントロール電圧Lshield を駆動電
圧としてソース端子に入力すると同時に接地電位をバイ
アス電圧として受けて、前記第１ＮＭＯＳトランジスタ
ＭＮ１のソース端子にかかる電圧（第３分圧信号）をゲ
ート端子に受ける第５ＮＭＯＳトランジスタＭＮ５とで
構成される。
【００２５】また、前記出力部３００は、前記所定の正
電圧VDD を駆動電圧としてソース端子に入力すると同時
に前記正電圧VDD をバイアス電圧として受けて、前記第
１ＰＭＯＳトランジスタＭＰ１のドレーン端子にかかる
電圧（第１分圧信号）をゲート端子に受ける第６ＰＭＯ
ＳトランジスタＭＰ６と、前記第６ＰＭＯＳトランジス
タＭＰ６のドレーン端子にかかる電圧をソース端子に入
力すると同時に前記正電圧VDD をバイアス電圧として受
けて、ゲート端子に入力される前記第１コントロール電
圧Hshield によってターン・オン動作又はターン・オフ
動作をする第７ＰＭＯＳトランジスタＭＰ７と、前記第
７ＰＭＯＳトランジスタＭＰ７のドレーン端子にかかる
電圧をソース端子に入力すると同時に前記正電圧VDD を
バイアス電圧として受けて、前記第５ＰＭＯＳトランジ
スタＭＰ５のドレーン端子から出力される電圧である前
記シールド部２００のデータ・ノードｎ７にかかる電圧
をゲート端子に受ける第８ＰＭＯＳトランジスタＭＰ８
と、前記第８ＰＭＯＳトランジスタＭＰ８のドレーン端
子と接続している前記信号出力端子にドレーン端子が接
続し、ゲート端子が前記第８ＰＭＯＳトランジスタＭＰ
８のゲート端子と共通に接続し、接地電位をバイアス電
圧として受ける第６ＮＭＯＳトランジスタＭＮ６と、前
記第６ＮＭＯＳトランジスタＭＮ６のソース端子にかか
る電圧をドレーン端子に入力すると同時に前記接地電位
をバイアス電圧として受けて、前記第２コントロール電
圧Lshield をゲート端子に受ける第７ＮＭＯＳトランジ
スタＭＮ７と、第７ＮＭＯＳトランジスタＭＮ７のソー
ス端子にかかる電圧をドレーン端子に入力すると同時に
前記接地電位をバイアス電圧として受け、前記第２ＮＭ
ＯＳトランジスタＭＮ２のソース端子にかかる電圧（第
４分圧信号）をゲート端子に受け、接地電位をソース端
子に受ける第８ＮＭＯＳトランジスタＭＮ８とで構成さ
れる。
【００２６】次に、上記のように構成される本実施形態
に係る高出力電圧生成用半導体回路の動作を説明する。
このとき、前記第１，第２コントロール電圧Hshield ，
Lshield は、駆動電圧として提供される正電圧VDD の２
／３，１／３の大きさをそれぞれ有する。例えば、正電
圧VDD が１５Ｖと仮定すると、第１コントロール電圧Hs
hield は１０Ｖであり、第２コントロール電圧Lshield
は５Ｖである。即ち、前記第１コントロール電圧Hshiel
d は、５Ｖで駆動するＣＭＯＳトランジスタのゲート端
子にかかる電圧の２倍の大きさを有し、第２コントロー
ル電圧Lshield は、第１コントロール電圧Hshield の１
／２の大きさを有する。
【００２７】信号入力端子からの入力信号ＩＮの電圧
は、第１〜第３ＰＭＯＳトランジスタＭＰ１〜ＭＰ３が
等価であり、第１〜第３ＮＭＯＳトランジスタＭＮ１〜
ＭＮ３が等価である場合に、等しく分配されて、入力部
１００を構成する各トランジスタの連結ノード、即ち、
第１〜第４ノードｎ１〜ｎ４にかかる電圧は、次の表１
に示すようになる。
【００２８】
【表１】
【００２９】このときの入力信号ＩＮの電圧は０〜１５
Ｖで、１個のトランジスタにかかる電圧は５Ｖである。
入力部１００における入力信号ＩＮの電圧の分配に対応
して、出力時にトランジスタに過電圧がかからないよう
にするため、出力部３００を構成している各トランジス
タのゲート端子にかかる電圧は、次の表２に示すように
まとめられる。
【００３０】
【表２】
【００３１】このときも、同じく、入力信号ＩＮの電圧
は０〜１５Ｖで、１個のトランジスタにかかる電圧は５
Ｖである。表２で判るように、第７ＰＭＯＳトランジス
タＭＰ７及び第７ＮＭＯＳトランジスタＭＮ７の各ゲー
ト端子には、常に一定の電圧がかかるようになり、各ゲ
ート端子の制御信号として第１，第２コントロール電圧
Hshield ，Lshield をそれぞれ用いる。
【００３２】また、第６ＰＭＯＳトランジスタＭＰ６及
び第８ＮＭＯＳトランジスタＭＮ８の各ゲート端子の制
御信号として、入力部１００の第１ノードｎ１及び第４
ノードｎ４にかかる電圧、即ち、第１ＰＭＯＳトランジ
スタＭＰ１のドレーン端子にかかる電圧と、第２ＮＭＯ
ＳトランジスタＭＮ２のソース端子にかかる電圧とをそ
れぞれ用いる。
【００３３】入力信号ＩＮの状態に応じて、出力信号Ｏ
ＵＴが出力されるまでの回路動作は、入力信号ＩＮの電
圧状態が正電圧VDD の状態に近い第１論理状態、即ちハ
イ状態であれば、第１ノードｎ１及び第２ノードｎ２に
かかる電圧は、入力信号ＩＮの電圧と正電圧VDD の間の
電圧になることにより、第１〜第３ＰＭＯＳトランジス
タＭＰ１〜ＭＰ３は全てターン・オフ動作をする。
【００３４】また、入力信号ＩＮがハイ状態であるた
め、第３ノードｎ３及び第４ノードｎ４にかかる電圧
は、接地電位と入力信号ＩＮが有する電圧の間に存在す
るため、第１〜第３ＮＭＯＳトランジスタＭＮ１〜ＭＮ
３は、全てターン・オン動作をする。従って、前記第１
〜第３ＮＭＯＳトランジスタＭＮ１〜ＭＮ３からの電流
が各トランジスタのチャネルを流れながら電圧降下され
て、表１に示されているように、第３ノードｎ３には１
０Ｖの電圧がかかり、第４ノードｎ４には５Ｖの電圧が
かかり、第１ノードｎ１及び第２ノードｎ２には１５Ｖ
の電圧がかかるようになる。
【００３５】これにより、シールド部２００の第４ＰＭ
ＯＳトランジスタＭＰ４のゲート端子には第２ノードｎ
２の電圧がかかるようになって、ターン・オフ動作を
し、第５ＮＭＯＳトランジスタＭＮ５のゲート端子には
第３ノードｎ３の電圧がかかるようになって、飽和状態
でのターン・オン動作を遂行するようになる。このと
き、第５ＰＭＯＳトランジスタＭＰ５は、ゲート端子に
入力される第１コントロール電圧Hshield がバイアス電
圧に比して低いため、ターン・オン動作の状態を維持す
るようになり、第４ＮＭＯＳトランジスタＭＮ４は、ゲ
ート端子に入力される第２コントロール電圧Lshield が
バイアス電圧に比して高いため、ターン・オン動作の状
態を維持するようになる。
【００３６】上記のような状態を維持する間、データ・
ノードｎ７には、第４、第５ＮＭＯＳトランジスタＭＮ
４，ＭＮ５のターン・オン動作によって第２コントロー
ル電圧Lshield がかかるようになるが、トランジスタを
介して電圧が降下され、実際には、第２コントロール電
圧Lshield より低い電圧がかかる。また、第８ＮＭＯＳ
トランジスタＭＮ８及び第７ＮＭＯＳトランジスタＭＮ
７の場合、各ゲート端子にかかる第４ノードｎ４にかか
る電圧及び第２コントロール電圧Lshield が全て接地電
位より高いため、ターン・オン動作状態にあり、前記デ
ータ・ノードｎ７にかかる電圧をゲート端子で受ける第
６ＮＭＯＳトランジスタＭＮ６もターン・オン動作の状
態になる。
【００３７】従って、表２に示されるように、第６〜第
８ＰＭＯＳトランジスタＭＰ６〜ＭＰ８の各ゲート端子
にかかる電圧は、１５Ｖ，１０Ｖ，５Ｖになり、第６〜
第８ＮＭＯＳトランジスタＭＮ６〜ＭＮ８の各ゲート端
子にかかる電圧は、５Ｖ，５Ｖ，５Ｖになるので、第６
ＰＭＯＳトランジスタＭＰ６を除いて、全てターン・オ
ン動作される。
【００３８】ここで、信号出力端子をプルアップするた
めのＰＭＯＳトランジスタ素子側では、前記第６ＰＭＯ
ＳトランジスタＭＰ６がターン・オフ動作されているた
めに、駆動電圧が信号出力端子にかからない。反面、前
記信号出力端子をプルダウンするためのＮＭＯＳトラン
ジスタ素子側では、全てターン・オン動作状態であるた
め、信号出力端子には接地電位がかかるようになる。
【００３９】上述の動作は、信号入力端子にかかる入力
信号ＩＮがハイ状態の場合の動作について説明したが、
前記入力信号ＩＮが第２論理状態、即ちロー状態の場合
は、上述の動作と逆に動作する。つまり、データ・ノー
ドｎ７には第１コントロール電圧Hshield より高い電圧
がかかるようになる。このとき、データ・ノードｎ７に
かかる電圧と、第５ＰＭＯＳトランジスタＭＰ５のソー
ス端子にかかる電圧Ａと、第４ＮＭＯＳトランジスタＭ
Ｎ４のソース端子にかかる電圧Ｂとの関係を、図２に示
す。
【００４０】また、データ・ノードｎ７にかかる電圧
と、入力信号ＩＮの電圧と、出力信号ＯＵＴの電圧との
関係を、図３に示す。図２で判るように、本実施形態の
長所は、第５ＰＭＯＳトランジスタＭＰ５のソース端子
にかかる電圧Ａが１０Ｖ前後の大きさの電圧を有するた
め、第４ＰＭＯＳトランジスタＭＰ４のドレーン端子と
前記ソース端子との間の電圧の差を減少させ、同様に、
第４ＮＭＯＳトランジスタＭＮ４のソース端子にかかる
電圧Ｂが５Ｖ前後の大きさの電圧を有するため、第５Ｎ
ＭＯＳトランジスタＭＮ５のドレーン端子と前記ソース
端子との間の電圧の差を減少させることにある。これに
よって、高出力電圧生成用半導体回路の動作の安定性を
維持できる。
【００４１】また、図３で判るように、本実施形態の長
所は、入力信号ＩＮの電圧が０〜１５Ｖまで変動するこ
とによって、出力信号ＯＵＴの電圧も０〜１５Ｖまで変
動するということである。本実施形態の高出力電圧生成
用半導体回路では、プルアップ及びプルダウン動作を多
段階に分割することで、出力信号の電圧の変動幅をより
大きくして得ることができる。
【００４２】また、上述のように構成されて動作する高
出力電圧生成用半導体回路は、インバータの機能を遂行
するので、図１に示す構成を直列に２つ繋げると、入力
信号に対して正の出力信号を得られる。この場合の高出
力電圧生成用半導体回路の実施形態は、図４に示すよう
に、入力部４０１、シールド部４０２，４０４、入出力
部４０３、及び出力部４０４から構成される。
【００４３】
【発明の効果】以上説明したように、本発明に係る高出
力電圧生成用半導体回路は、安定した動作を行いなが
ら、低いチャネル・ブレーク・ダウン電圧により、大き
い出力電圧を得ることができる。具体的には、スタンダ
ードなＣＭＯＳトランジスタを用いて、本来のＣＭＯＳ
トランジスタの動作電圧の３倍の高電圧を出力すること
ができる。従って、本発明にかかる高出力電圧生成用半
導体回路は、高電圧のトランジスタを利用する構成、例
えばドライバ回路等において利用可能である。
【図面の簡単な説明】
【図１】本発明に係る高出力電圧生成用半導体回路の一
実施形態の概略的構成図
【図２】図１のシールド部における各電圧波形図
【図３】図１の入力信号、出力信号の各電圧波形図
【図４】本発明にかかる高出力電圧生成用半導体回路の
他の実施形態の概略的構成図
【図５】従来の半導体回路の概略的構成図
【符号の説明】
１００，４０１ 入力部 ２００，４０２，４０４ シールド部 ３００，４０５ 出力部 ４０３ 入出力部
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 19/0175,19/0185

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】入力信号が第１論理状態の場合に順次ター
    ン・オン動作して、所定の駆動電圧をそれぞれ異なる比
    率に分圧して、第１分圧信号及び第２分圧信号を発生さ
    せて、前記入力信号が第２論理状態の場合に順次ターン
    ・オン動作して、前記入力信号の電圧をそれぞれ異なる
    比率に分圧して、第３分圧信号及び第４分圧信号を発生
    させる分圧信号発生部と、 前記駆動電圧を所定の電圧に分圧した第１コントロール
    電圧と、前記駆動電圧を前記第１コントロール電圧に比
    して相対的に低い所定の電圧に分圧した第２コントロー
    ル電圧と、前記分圧信号発生部から出力される第２分圧
    信号及び第３分圧信号とを受けて、前記入力信号の論理
    状態に応じてデータ・ノードの電圧をプルアップ又はプ
    ルダウンし、接地電位と前記駆動電圧の間で一定の変動
    幅に維持する変動電圧保護部と、 前記変動電圧保護部で一定の変動幅に維持されるデータ
    ・ノードの電圧の状態によって信号出力端子にかかる電
    位をプルアップ又はプルダウンし、プルアップ時は、前
    記第１コントロール電圧と前記第１分圧信号とによって
    前記駆動電圧の伝達経路を形成し、プルダウン時は、前
    記第２コントロール電圧と前記第４分圧信号とによって
    前記接地電位の伝達経路を形成する出力信号発生部と、
    を含むことを特徴とする高出力電圧生成用半導体回路。
  2. 【請求項２】前記分圧信号発生部は、 所定の正電圧を前記駆動電圧としてソース端子で受け、
    ゲート端子とドレーン端子が接続し、ドレーン端子にか
    かる電圧を第１分圧信号として発生させる第１ＰＭＯＳ
    トランジスタと、 前記第１ＰＭＯＳトランジスタのドレーン端子にかかる
    電圧をソース端子で受け、ゲート端子とドレーン端子が
    接続し、ドレーン端子にかかる電圧を第２分圧信号とし
    て発生させる第２ＰＭＯＳトランジスタと、 前記第２ＰＭＯＳトランジスタのドレーン端子にかかる
    電圧をソース端子で受け、ゲート端子とドレーン端子が
    接続する第３ＰＭＯＳトランジスタと、 前記第３ＰＭＯＳトランジスタのドレーン端子と接続し
    ている前記入力信号が入力する信号入力端子にドレーン
    端子とゲート端子が共通に接続し、ソース端子にかかる
    電圧を第３分圧信号として発生させる第１ＮＭＯＳトラ
    ンジスタと、 前記第１ＮＭＯＳトランジスタのソース端子にドレーン
    端子とゲート端子が共通に接続し、ソース端子にかかる
    電圧を第４分圧信号として発生させる第２ＮＭＯＳトラ
    ンジスタと、 前記第２ＮＭＯＳトランジスタのソース端子にドレーン
    端子とゲート端子が共通に接続し、ソース端子で接地電
    位を受ける第３ＮＭＯＳトランジスタと、から構成され
    ることを特徴とする請求項１に記載の高出力電圧生成用
    半導体回路。
  3. 【請求項３】前記変動電圧保護部は、 前記第１コントロール電圧を駆動電圧としてソース端子
    に受け、前記第２分圧信号をゲート端子に受ける第４Ｐ
    ＭＯＳトランジスタと、 前記第４ＰＭＯＳトランジスタのドレーン端子にかかる
    電圧をソース端子で受け、ゲート端子に入力される前記
    第１コントロール電圧によってターン・オン動作又はタ
    ーン・オフ動作をする第５ＰＭＯＳトランジスタと、 ドレーン端子が前記データ・ノードと接続する前記第５
    ＰＭＯＳトランジスタのドレーン端子に接続し、ゲート
    端子に入力される前記第２コントロール電圧の状態によ
    ってターン・オン動作又はターン・オフ動作をする第４
    ＮＭＯＳトランジスタと、 前記第４ＮＭＯＳトランジスタのソース端子にドレーン
    端子が接続し、前記第２コントロール電圧を駆動電圧と
    してソース端子に受け、前記第３分圧信号をゲート端子
    に受ける第５ＮＭＯＳトランジスタと、から構成される
    ことを特徴とする請求項１又は請求項２に記載の高出力
    電圧生成用半導体回路。
  4. 【請求項４】前記出力信号発生部は、 所定の正電圧を前記駆動電圧としてソース端子に受け、
    前記第１分圧信号をゲート端子に受ける第６ＰＭＯＳト
    ランジスタと、 前記第６ＰＭＯＳトランジスタのドレーン端子にかかる
    電圧をソース端子で受け、ゲート端子に入力される前記
    第１コントロール電圧によってターン・オン動作又はタ
    ーン・オフ動作をする第７ＰＭＯＳトランジスタと、 前記第７ＰＭＯＳトランジスタのドレーン端子にかかる
    電圧をソース端子で受け、前記変動電圧保護部のデータ
    ・ノードにかかる電圧をゲート端子に受ける第８ＰＭＯ
    Ｓトランジスタと、 前記第８ＰＭＯＳトランジスタのドレーン端子と接続し
    ている前記信号出力端子にドレーン端子が接続し、ゲー
    ト端子が前記第８ＰＭＯＳトランジスタのゲート端子と
    接続している第６ＮＭＯＳトランジスタと、 前記第６ＮＭＯＳトランジスタのソース端子にかかる電
    圧をドレーン端子で受け、前記第２コントロール電圧を
    ゲート端子に受ける第７ＮＭＯＳトランジスタと、 前記第７ＮＭＯＳトランジスタのソース端子にかかる電
    圧をドレーン端子で受け、前記第４分圧信号をゲート端
    子に受け、接地電位をソース端子に受ける第８ＮＭＯＳ
    トランジスタと、から構成されることを特徴とする請求
    項１〜請求項３のいずれか１つに記載の高出力電圧生成
    用半導体回路。
  5. 【請求項５】前記ＰＭＯＳトランジスタは、前記駆動電
    圧をバイアス電圧として用いることを特徴とする請求項
    ２〜請求項４のいずれか１つに記載の高出力電圧生成用
    半導体回路。
  6. 【請求項６】前記ＮＭＯＳトランジスタは、前記接地電
    位をバイアス電圧として用いることを特徴とする請求項
    ２〜請求項４のいずれか１つに記載の高出力電圧生成用
    半導体回路。
  7. 【請求項７】前記第１コントロール電圧は、前記駆動電
    圧の２／３の大きさを有することを特徴とする請求項１
    〜請求項６のいずれか１つに記載の高出力電圧生成用半
    導体回路。
  8. 【請求項８】前記第２コントロール電圧は、前記駆動電
    圧の１／３の大きさを有することを特徴とする請求項１
    〜請求項６のいずれか１つに記載の高出力電圧生成用半
    導体回路。
  9. 【請求項９】前記第１コントロール電圧は、５Ｖで駆動
    するＣＭＯＳトランジスタのゲート端子にかかる電圧の
    ２倍の大きさを有し、 前記第２コントロール電圧は、前記第１コントロール電
    圧の１／２の大きさを有することを特徴とする請求項１
    〜請求項８のいずれか１つに記載の高出力電圧生成用半
    導体回路。
  10. 【請求項１０】前記入力信号の電圧の大きさは、第１論
    理状態の場合には接地電位と同一であり、第２論理状態
    の場合には駆動電圧と同一であることを特徴とする請求
    項１〜請求項９のいずれか１つに記載の高出力電圧生成
    用半導体回路。
JP10193293A 1997-07-10 1998-07-08 高出力電圧生成用半導体回路 Expired - Lifetime JP2969346B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019970032017A KR100237898B1 (ko) 1997-07-10 1997-07-10 고출력 전압 생성용 반도체 회로
KR32017/1997 1997-07-10

Publications (2)

Publication Number Publication Date
JPH11234116A JPH11234116A (ja) 1999-08-27
JP2969346B2 true JP2969346B2 (ja) 1999-11-02

Family

ID=19514036

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10193293A Expired - Lifetime JP2969346B2 (ja) 1997-07-10 1998-07-08 高出力電圧生成用半導体回路

Country Status (4)

Country Link
US (1) US6031395A (ja)
JP (1) JP2969346B2 (ja)
KR (1) KR100237898B1 (ja)
TW (1) TW359033B (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999063668A1 (de) * 1998-06-04 1999-12-09 Infineon Technologies Ag Logikgatter
KR100309643B1 (ko) * 1999-06-25 2001-11-01 김영환 고전압 인버터
US6507218B1 (en) * 2000-03-31 2003-01-14 Intel Corporation Method and apparatus for reducing back-to-back voltage glitch on high speed data bus
US6541998B2 (en) * 2001-04-17 2003-04-01 Cypress Semiconductor Corp. Active termination circuit with an enable/disable
US6590443B1 (en) * 2002-05-13 2003-07-08 National Semiconductor Corporation Dynamic biasing for cascoded transistors to double operating supply voltage
US6980032B1 (en) * 2003-10-27 2005-12-27 National Semiconductor Corporation Level translator
DE602007012341D1 (de) * 2006-04-12 2011-03-17 Nxp Bv Elektronische schaltung
JP4991436B2 (ja) * 2007-08-02 2012-08-01 キヤノン株式会社 撮像装置及び撮像システム
US8098088B1 (en) 2007-10-16 2012-01-17 Synopsys, Inc. High-voltage switch using three FETS
US9172376B2 (en) * 2013-03-15 2015-10-27 Taiwan Semiconductor Manufacturing Company Limited Controlling voltage at pad
CN112994671B (zh) * 2021-02-08 2022-02-11 苏州领慧立芯科技有限公司 一种低功耗小面积高精度的上电复位电路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2896305B2 (ja) * 1993-05-15 1999-05-31 株式会社東芝 半導体集積回路装置
US5465054A (en) * 1994-04-08 1995-11-07 Vivid Semiconductor, Inc. High voltage CMOS logic using low voltage CMOS process
DE69531032T2 (de) * 1994-09-21 2003-11-27 Nec Electronics Corp., Kawasaki Spannungspegel-Verschiebungsschaltung
US5604449A (en) * 1996-01-29 1997-02-18 Vivid Semiconductor, Inc. Dual I/O logic for high voltage CMOS circuit using low voltage CMOS processes
US5808480A (en) * 1996-02-29 1998-09-15 Lucent Technologies Inc. High voltage swing output buffer in low voltage technology
US5748025A (en) * 1996-03-29 1998-05-05 Intel Corporation Method and apparatus for providing high voltage with a low voltage CMOS integrated circuit

Also Published As

Publication number Publication date
US6031395A (en) 2000-02-29
KR19990009581A (ko) 1999-02-05
KR100237898B1 (ko) 2000-01-15
JPH11234116A (ja) 1999-08-27
TW359033B (en) 1999-05-21

Similar Documents

Publication Publication Date Title
US6469552B2 (en) Power on reset circuit
JPH1022810A (ja) 低電圧技術による高い電圧の振れを出力するバッファ
JPH0468861B2 (ja)
JP2969346B2 (ja) 高出力電圧生成用半導体回路
US6677798B2 (en) High speed voltage level shifter
JP3022815B2 (ja) 中間電位生成回路
KR100211758B1 (ko) 멀티 파워를 사용하는 데이터 출력버퍼
JPH05175811A (ja) パワーオンリセット回路
EP0810732B1 (en) Differential signal generating circuit having current spike suppressing circuit
US6518816B2 (en) Voltage translator, particularly of the CMOS type
JP3099189B2 (ja) 高出力電圧生成用半導体回路
JPH11234118A (ja) 電子レベルシフト回路
JPH11308856A (ja) チャージポンプ回路装置
JP4420518B2 (ja) 高電圧出力インバーター
JP4469798B2 (ja) 集積回路装置、およびインバータ段の出力で出力信号を駆動するための方法
JP2002043917A (ja) バンドギャップ回路及びこれを用いたパワー・オン・クリア回路
JP3022812B2 (ja) 出力バッファ回路
KR0183874B1 (ko) 반도체 메모리장치의 내부 전원전압 발생회로
JP3287286B2 (ja) 基準電圧発生回路
JP2672023B2 (ja) 基板電圧発生回路
JP3077664B2 (ja) 入力回路
JP3207305B2 (ja) Ｂｉｍｏｓ回路
JPH0737385A (ja) 内部電源用降圧回路
JP2647029B2 (ja) 高電圧信号デコード回路およびその駆動方法
JP3144825B2 (ja) 出力バッファ回路

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S631 Written request for registration of reclamation of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313631

S633 Written request for registration of reclamation of name

Free format text: JAPANESE INTERMEDIATE CODE: R313633

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080827

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080827

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090827

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090827

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100827

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100827

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110827

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110827

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120827

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130827

Year of fee payment: 14

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term