JP2647029B2 - 高電圧信号デコード回路およびその駆動方法 - Google Patents
高電圧信号デコード回路およびその駆動方法Info
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- JP2647029B2 JP2647029B2 JP27482794A JP27482794A JP2647029B2 JP 2647029 B2 JP2647029 B2 JP 2647029B2 JP 27482794 A JP27482794 A JP 27482794A JP 27482794 A JP27482794 A JP 27482794A JP 2647029 B2 JP2647029 B2 JP 2647029B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置におけ
るデコード回路およびその駆動方法に関し、特に、高電
圧信号を選択的に出力する高電圧デコーダに関する。
るデコード回路およびその駆動方法に関し、特に、高電
圧信号を選択的に出力する高電圧デコーダに関する。
【０００２】
【従来の技術】従来のＥＥＰＲＯＭなどの不揮発性半導
体記憶装置の中には、メモリセルへの情報の書き込みや
読み出しの操作を行なうとき、通常のＬＳＩなどで使わ
れている電源電圧Ｖc の２〜３倍の高さである１０Ｖ以
上の高電圧Ｖp を必要とするものがある。このような半
導体記憶装置においては外部から高電圧Ｖp が供給され
ていた。
体記憶装置の中には、メモリセルへの情報の書き込みや
読み出しの操作を行なうとき、通常のＬＳＩなどで使わ
れている電源電圧Ｖc の２〜３倍の高さである１０Ｖ以
上の高電圧Ｖp を必要とするものがある。このような半
導体記憶装置においては外部から高電圧Ｖp が供給され
ていた。
【０００３】また、近年になってＬＳＩの単一電源化が
求められており、メモリセルへの書き込みや読み出しを
行なうために必要な高電圧をＬＳＩ内部で自己発生させ
る方式が用いられるようになってきた。
求められており、メモリセルへの書き込みや読み出しを
行なうために必要な高電圧をＬＳＩ内部で自己発生させ
る方式が用いられるようになってきた。
【０００４】しかしながら、高電圧をＬＳＩ内部で自己
発生させて供給する場合、その電流供給能力に限界があ
り、高電圧で駆動する負荷を最小限に留める必要があ
る。この負荷が電流供給能力の限界を超えた場合、ＬＳ
Ｉのスピード性能などが極端に劣化し、動作不能となる
ことがある。
発生させて供給する場合、その電流供給能力に限界があ
り、高電圧で駆動する負荷を最小限に留める必要があ
る。この負荷が電流供給能力の限界を超えた場合、ＬＳ
Ｉのスピード性能などが極端に劣化し、動作不能となる
ことがある。
【０００５】半導体記憶装置における高電圧信号を選択
する手段としてトランスファゲート型のデコード回路を
使用する場合がある。この場合、複数のデコード回路か
ら構成されるため、デコード回路への入力信号線が多く
のデコード回路に対して共通に設けられることになる。
このため、入力信号線に対する負荷が大きくなってしま
い、上述したようにＬＳＩのスピード性能などが極端に
劣化し、動作不能となることがある。そこで、高性能な
デコード回路を実現するには、デコード回路の入力容量
を低減することが必要となる。
する手段としてトランスファゲート型のデコード回路を
使用する場合がある。この場合、複数のデコード回路か
ら構成されるため、デコード回路への入力信号線が多く
のデコード回路に対して共通に設けられることになる。
このため、入力信号線に対する負荷が大きくなってしま
い、上述したようにＬＳＩのスピード性能などが極端に
劣化し、動作不能となることがある。そこで、高性能な
デコード回路を実現するには、デコード回路の入力容量
を低減することが必要となる。
【０００６】トランスファゲート型デコード回路はＤＲ
ＡＭのワード線デコーダとして従来から使用されてい
る。
ＡＭのワード線デコーダとして従来から使用されてい
る。
【０００７】図４は、従来のトランスファゲート型デコ
ード回路の一例を示す回路図である。この回路は、電子
情報通信学会技術研究報告書（Ｖｏｌ．９３，Ｎｏ．７
５，１６頁，１９９３年５月）で述べられたものであ
る。また、図５は、図４に示す回路の動作波形図であ
る。
ード回路の一例を示す回路図である。この回路は、電子
情報通信学会技術研究報告書（Ｖｏｌ．９３，Ｎｏ．７
５，１６頁，１９９３年５月）で述べられたものであ
る。また、図５は、図４に示す回路の動作波形図であ
る。
【０００８】図４に示す回路は、３つのｎＭＯＳ ＦＥ
Ｔから構成されるもので、３つのｎＭＯＳ ＦＥＴは、
ゲート端子に高電圧（Ｖp） が印加され、ドレイン端子
に切換信号Ａ４２が入力されるｎＭＯＳ ＦＥＴ Ｔ４３
Ｎと、ゲート端子がｎＭＯＳＦＥＴ Ｔ４３Ｎのソース
端子に接続され、ドレイン端子に選択信号Ｓ４２が入力
されるｎＭＯＳ ＦＥＴ Ｔ４１Ｎと、ドレイン端子がｎ
ＭＯＳ ＦＥＴ Ｔ４１Ｎのソース端子、ワード線（不図
示）および出力端子ＯＵＴ４１にと接続され、ゲート端
子にリセット信号Ｐ４１が入力され、ソース端子が接地
されているｎＭＯＳ ＦＥＴ Ｔ４２Ｎである。
Ｔから構成されるもので、３つのｎＭＯＳ ＦＥＴは、
ゲート端子に高電圧（Ｖp） が印加され、ドレイン端子
に切換信号Ａ４２が入力されるｎＭＯＳ ＦＥＴ Ｔ４３
Ｎと、ゲート端子がｎＭＯＳＦＥＴ Ｔ４３Ｎのソース
端子に接続され、ドレイン端子に選択信号Ｓ４２が入力
されるｎＭＯＳ ＦＥＴ Ｔ４１Ｎと、ドレイン端子がｎ
ＭＯＳ ＦＥＴ Ｔ４１Ｎのソース端子、ワード線（不図
示）および出力端子ＯＵＴ４１にと接続され、ゲート端
子にリセット信号Ｐ４１が入力され、ソース端子が接地
されているｎＭＯＳ ＦＥＴ Ｔ４２Ｎである。
【０００９】以下に、図４に示した回路の制御動作を図
５の動作波形図を参照して説明する。
５の動作波形図を参照して説明する。
【００１０】なお、図５において、Ｖc は２Ｖ、Ｖp は
３．５Ｖであるが、これらの値が大きくなっても本回路
の動作原理は変わらない。
３．５Ｖであるが、これらの値が大きくなっても本回路
の動作原理は変わらない。
【００１１】まず、リセット信号Ｐ４１を低レベルにし
てｎＭＯＳ ＦＥＴ Ｔ４２Ｎをオフ状態とする。
てｎＭＯＳ ＦＥＴ Ｔ４２Ｎをオフ状態とする。
【００１２】一方、ｎＭＯＳ ＦＥＴ Ｔ４３Ｎは、既に
ゲート端子に高電圧（Ｖp） が印加されているため、オ
ン状態となっている。
ゲート端子に高電圧（Ｖp） が印加されているため、オ
ン状態となっている。
【００１３】次に、切換信号Ａ４２を高レベル（Ｖp レ
ベル）にすると、既にｎＭＯＳ ＦＥＴ Ｔ４３Ｎがオン
状態となっているため、ｎＭＯＳ ＦＥＴ Ｔ４３Ｎのド
レイン端子側の電位（Ｖp レベル）がソース端子側に伝
達されて節点ｎ１の電位が上昇する。
ベル）にすると、既にｎＭＯＳ ＦＥＴ Ｔ４３Ｎがオン
状態となっているため、ｎＭＯＳ ＦＥＴ Ｔ４３Ｎのド
レイン端子側の電位（Ｖp レベル）がソース端子側に伝
達されて節点ｎ１の電位が上昇する。
【００１４】ｎＭＯＳ ＦＥＴ Ｔ４３Ｎのしきい値電圧
をＶthとした場合、節点ｎ１の電位がＶp −Ｖthまで上
昇すると、ｎＭＯＳ ＦＥＴ Ｔ４３Ｎがオフ状態となっ
て電位の上昇は停止する。これは、ｎＭＯＳ ＦＥＴ Ｔ
４３Ｎのしきい値電圧によりｎＭＯＳ ＦＥＴ Ｔ４３Ｎ
のゲートおよびソース間の電位差がＶth以上ないとｎＭ
ＯＳ ＦＥＴ Ｔ４３Ｎはオン状態とならず、ゲートおよ
びソース間の電位差がＶth以下になるとオフ状態になっ
てしまうためである。
をＶthとした場合、節点ｎ１の電位がＶp −Ｖthまで上
昇すると、ｎＭＯＳ ＦＥＴ Ｔ４３Ｎがオフ状態となっ
て電位の上昇は停止する。これは、ｎＭＯＳ ＦＥＴ Ｔ
４３Ｎのしきい値電圧によりｎＭＯＳ ＦＥＴ Ｔ４３Ｎ
のゲートおよびソース間の電位差がＶth以上ないとｎＭ
ＯＳ ＦＥＴ Ｔ４３Ｎはオン状態とならず、ゲートおよ
びソース間の電位差がＶth以下になるとオフ状態になっ
てしまうためである。
【００１５】次に、選択信号Ｓ４２を高レベル（Ｖp レ
ベル）にすると、既にｎＭＯＳ ＦＥＴ Ｔ４１Ｎがオン
状態となっているため、ｎＭＯＳ ＦＥＴ Ｔ４１Ｎのド
レイン端子側の電位（Ｖp レベル）がソース端子側に伝
達されての出力端子ＯＵＴ４１に接続されたワード線
（不図示）の電位が上昇する。本来であればここで、ｎ
ＭＯＳ ＦＥＴ Ｔ４３Ｎの動作により節点ｎ１の電位が
Ｖp −Ｖthとなっており、またｎＭＯＳ ＦＥＴ Ｔ４１
Ｎのしきい値電圧がＶthであるため、ワード線の電位が
Ｖp −２Ｖthまで上昇した時点でｎＭＯＳ ＦＥＴ Ｔ４
１Ｎはオフ状態となって電位の上昇が停止する。これ
は、上述したｎ１の電位の上昇のしくみと同様にｎＭＯ
Ｓ ＦＥＴ Ｔ４１Ｎのしきい値電圧により、ｎＭＯＳ
ＦＥＴ Ｔ４１Ｎのゲートおよびソース間の電位差がＶ
th以上でないとｎＭＯＳ ＦＥＴ Ｔ４１Ｎはオン状態と
ならず、ゲートおよびソース間の電位差がＶth以下にな
るとオフ状態になってしまうためである。しかし、図４
に示す回路においては、選択信号Ｓ４２をＶp レベルに
したことによりｎＭＯＳ ＦＥＴ Ｔ４１Ｎのゲートとチ
ャネル間の容量を介して節点ｎ１の電位がＶp ＋Ｖth以
上に昇圧されるため、ｎＭＯＳ ＦＥＴ Ｔ４１Ｎはオン
状態を継続しワード線の電位はＶp となる。
ベル）にすると、既にｎＭＯＳ ＦＥＴ Ｔ４１Ｎがオン
状態となっているため、ｎＭＯＳ ＦＥＴ Ｔ４１Ｎのド
レイン端子側の電位（Ｖp レベル）がソース端子側に伝
達されての出力端子ＯＵＴ４１に接続されたワード線
（不図示）の電位が上昇する。本来であればここで、ｎ
ＭＯＳ ＦＥＴ Ｔ４３Ｎの動作により節点ｎ１の電位が
Ｖp −Ｖthとなっており、またｎＭＯＳ ＦＥＴ Ｔ４１
Ｎのしきい値電圧がＶthであるため、ワード線の電位が
Ｖp −２Ｖthまで上昇した時点でｎＭＯＳ ＦＥＴ Ｔ４
１Ｎはオフ状態となって電位の上昇が停止する。これ
は、上述したｎ１の電位の上昇のしくみと同様にｎＭＯ
Ｓ ＦＥＴ Ｔ４１Ｎのしきい値電圧により、ｎＭＯＳ
ＦＥＴ Ｔ４１Ｎのゲートおよびソース間の電位差がＶ
th以上でないとｎＭＯＳ ＦＥＴ Ｔ４１Ｎはオン状態と
ならず、ゲートおよびソース間の電位差がＶth以下にな
るとオフ状態になってしまうためである。しかし、図４
に示す回路においては、選択信号Ｓ４２をＶp レベルに
したことによりｎＭＯＳ ＦＥＴ Ｔ４１Ｎのゲートとチ
ャネル間の容量を介して節点ｎ１の電位がＶp ＋Ｖth以
上に昇圧されるため、ｎＭＯＳ ＦＥＴ Ｔ４１Ｎはオン
状態を継続しワード線の電位はＶp となる。
【００１６】節点ｎ１の昇圧レベルがｎＭＯＳ ＦＥＴ
Ｔ４３Ｎのドレイン耐圧よりも大きくなった場合、選択
信号Ｓ４２をＶp レベルにしたことによって節点ｎ１に
供給される電荷が、基板やソース側に抜けてしまうた
め、節点ｎ１の電位がＶp ＋Ｖ th以下となり、ワード線
の電位をＶp レベルに引き上げるには不十分な高さしか
保てなくなる。
Ｔ４３Ｎのドレイン耐圧よりも大きくなった場合、選択
信号Ｓ４２をＶp レベルにしたことによって節点ｎ１に
供給される電荷が、基板やソース側に抜けてしまうた
め、節点ｎ１の電位がＶp ＋Ｖ th以下となり、ワード線
の電位をＶp レベルに引き上げるには不十分な高さしか
保てなくなる。
【００１７】そこで、上述したようなことを生じさせな
いためには、ｎＭＯＳ ＦＥＴ Ｔ４３Ｎの高耐圧化が必
須となる。しかし、ｎＭＯＳ ＦＥＴの高耐圧化は回路
面積の増加とプロセスの煩雑化を招くという欠点があ
る。さらに、切換信号Ａ４２と選択信号Ｓ４２の本回路
への印加順を逆にすると、ｎＭＯＳ ＦＥＴ Ｔ４１Ｎの
オン状態が不十分となってしまいｎＭＯＳ ＦＥＴ Ｔ４
１Ｎが正常に動作しなくなるため、印加順を守る必要が
あり、切換信号Ａ４２と選択信号Ｓ４２を発生させるた
めのタイミング設定を厳密に行なわなければならないと
いう問題がある。
いためには、ｎＭＯＳ ＦＥＴ Ｔ４３Ｎの高耐圧化が必
須となる。しかし、ｎＭＯＳ ＦＥＴの高耐圧化は回路
面積の増加とプロセスの煩雑化を招くという欠点があ
る。さらに、切換信号Ａ４２と選択信号Ｓ４２の本回路
への印加順を逆にすると、ｎＭＯＳ ＦＥＴ Ｔ４１Ｎの
オン状態が不十分となってしまいｎＭＯＳ ＦＥＴ Ｔ４
１Ｎが正常に動作しなくなるため、印加順を守る必要が
あり、切換信号Ａ４２と選択信号Ｓ４２を発生させるた
めのタイミング設定を厳密に行なわなければならないと
いう問題がある。
【００１８】上述した問題を持たないトランスファゲー
ト型デコード回路の一例が特開昭６２−３７４６８号公
報の第３図に示されている。
ト型デコード回路の一例が特開昭６２−３７４６８号公
報の第３図に示されている。
【００１９】図６は、従来のトランスファゲート型デコ
ード回路の他の例を示す回路図である。この回路は、特
開昭６２−３７４６８号公報の第３図に示されているも
のである。また、図７は、図６に示す回路の動作波形図
である。
ード回路の他の例を示す回路図である。この回路は、特
開昭６２−３７４６８号公報の第３図に示されているも
のである。また、図７は、図６に示す回路の動作波形図
である。
【００２０】図６に示す回路が図４に示した回路と相違
する点は、ｎＭＯＳ ＦＥＴ Ｔ４１ＮおよびｎＭＯＳ
ＦＥＴ Ｔ４３ＮをｐＭＯＳ ＦＥＴ Ｔ６１Ｐに置き換
えるとともに、切換信号Ａ４２とリセット信号Ｐ４１を
共通化して切換信号Ａ６２とした点である。
する点は、ｎＭＯＳ ＦＥＴ Ｔ４１ＮおよびｎＭＯＳ
ＦＥＴ Ｔ４３ＮをｐＭＯＳ ＦＥＴ Ｔ６１Ｐに置き換
えるとともに、切換信号Ａ４２とリセット信号Ｐ４１を
共通化して切換信号Ａ６２とした点である。
【００２１】以下に、図６に示した回路の制御動作を図
７の動作波形図を参照して説明する。
７の動作波形図を参照して説明する。
【００２２】まず、切換信号Ａ６２を低レベルにしてｎ
ＭＯＳ ＦＥＴ Ｔ６１Ｎをオフ状態とする。
ＭＯＳ ＦＥＴ Ｔ６１Ｎをオフ状態とする。
【００２３】次に、選択信号Ｓ６２を高レベル（Ｖp レ
ベル）にすると、ｎＭＯＳ ＦＥＴＴ６１Ｐがオン状態
となるとともに、ｎＭＯＳ ＦＥＴ Ｔ６１Ｎのソース端
子側の電位（Ｖp レベル）がドレイン端子側に伝達され
て出力端子ＯＵＴ６１の電位はＶp となる。
ベル）にすると、ｎＭＯＳ ＦＥＴＴ６１Ｐがオン状態
となるとともに、ｎＭＯＳ ＦＥＴ Ｔ６１Ｎのソース端
子側の電位（Ｖp レベル）がドレイン端子側に伝達され
て出力端子ＯＵＴ６１の電位はＶp となる。
【００２４】図６に示した回路は、ＭＯＳ ＦＥＴが２
個と少なく、かつ、Ｖp 以上の高電圧になる節点がない
ため、ＭＯＳ ＦＥＴの高耐圧化を考慮する必要がな
い。しかし、切換信号Ａ６２および選択信号Ｓ６２が低
レベルのときに、ｐＭＯＳ ＦＥＴ Ｔ６１ＰおよびｎＭ
ＯＳ ＦＥＴ Ｔ６１Ｎが共にオフ状態となることによ
り、出力端子ＯＵＴ６１の電位はフローティング状態と
なり、電位が不定となるという問題点がある。
個と少なく、かつ、Ｖp 以上の高電圧になる節点がない
ため、ＭＯＳ ＦＥＴの高耐圧化を考慮する必要がな
い。しかし、切換信号Ａ６２および選択信号Ｓ６２が低
レベルのときに、ｐＭＯＳ ＦＥＴ Ｔ６１ＰおよびｎＭ
ＯＳ ＦＥＴ Ｔ６１Ｎが共にオフ状態となることによ
り、出力端子ＯＵＴ６１の電位はフローティング状態と
なり、電位が不定となるという問題点がある。
【００２５】このような問題を回避する回路例としては
図８に示すものがある。
図８に示すものがある。
【００２６】図８は、従来のトランスファゲート型デコ
ード回路の他の例を示す回路図である。また、図９は、
図８に示す回路の動作波形図である。
ード回路の他の例を示す回路図である。また、図９は、
図８に示す回路の動作波形図である。
【００２７】図８に示す回路は、３つのＭＯＳ ＦＥＴ
から構成されるもので、３つのｎＭＯＳ ＦＥＴは、ゲ
ート端子に切換信号Ａ８１が入力され、ドレイン端子に
選択信号Ｓ８２が入力され、ソース端子が出力端子ＯＵ
Ｔ８１に接続されているｎＭＯＳ ＦＥＴ Ｔ８１Ｎと、
ゲート端子に切換信号Ａ８２が入力され、ソース端子が
ｎＭＯＳ ＦＥＴ Ｔ８１Ｎのドレイン端子に接続され、
ドレイン端子がｎＭＯＳ ＦＥＴ Ｔ８１Ｎのソース端子
に接続されているｐＭＯＳ ＦＥＴ Ｔ８１Ｐと、ゲート
端子にリセット信号Ｐ８１が入力され、ドレイン端子が
ｎＭＯＳ ＦＥＴ Ｔ８１Ｎのソース端子に接続され、ソ
ース端子が接地されているｎＭＯＳ ＦＥＴ Ｔ８２Ｎで
ある。
から構成されるもので、３つのｎＭＯＳ ＦＥＴは、ゲ
ート端子に切換信号Ａ８１が入力され、ドレイン端子に
選択信号Ｓ８２が入力され、ソース端子が出力端子ＯＵ
Ｔ８１に接続されているｎＭＯＳ ＦＥＴ Ｔ８１Ｎと、
ゲート端子に切換信号Ａ８２が入力され、ソース端子が
ｎＭＯＳ ＦＥＴ Ｔ８１Ｎのドレイン端子に接続され、
ドレイン端子がｎＭＯＳ ＦＥＴ Ｔ８１Ｎのソース端子
に接続されているｐＭＯＳ ＦＥＴ Ｔ８１Ｐと、ゲート
端子にリセット信号Ｐ８１が入力され、ドレイン端子が
ｎＭＯＳ ＦＥＴ Ｔ８１Ｎのソース端子に接続され、ソ
ース端子が接地されているｎＭＯＳ ＦＥＴ Ｔ８２Ｎで
ある。
【００２８】以下に、図８に示した回路の制御動作を図
９の動作波形図を参照して説明する。
９の動作波形図を参照して説明する。
【００２９】まず、リセット信号Ｐ８１を低レベルにし
てｎＭＯＳ ＦＥＴ Ｔ８２Ｎをオフ状態とする。
てｎＭＯＳ ＦＥＴ Ｔ８２Ｎをオフ状態とする。
【００３０】次に、切換信号Ａ８１を高レベル（Ｖc レ
ベル）および切換信号Ａ８２を低レベルにすると、ｎＭ
ＯＳ ＦＥＴ Ｔ８１Ｎはオン状態となる。
ベル）および切換信号Ａ８２を低レベルにすると、ｎＭ
ＯＳ ＦＥＴ Ｔ８１Ｎはオン状態となる。
【００３１】その後、選択信号Ｓ８２を高レベル（Ｖp
レベル）にすると、ｐＭＯＳ ＦＥＴ Ｔ８１Ｐがオン状
態になり、また、ｎＭＯＳ ＦＥＴ Ｔ８１Ｎが既にオン
状態となっているため、選択信号Ｓ８２の高レベル（Ｖ
p レベル）は出力端子ＯＵＴ８１までｐＭＯＳ ＦＥＴ
Ｔ８１ＰおよびｎＭＯＳ ＦＥＴ Ｔ８１Ｎの両方を経由
して伝達されることができ、低インピーダンスで選択信
号Ｓ８２の高レベル（Ｖp レベル）を出力端子ＯＵＴ８
１に伝達することができる。
レベル）にすると、ｐＭＯＳ ＦＥＴ Ｔ８１Ｐがオン状
態になり、また、ｎＭＯＳ ＦＥＴ Ｔ８１Ｎが既にオン
状態となっているため、選択信号Ｓ８２の高レベル（Ｖ
p レベル）は出力端子ＯＵＴ８１までｐＭＯＳ ＦＥＴ
Ｔ８１ＰおよびｎＭＯＳ ＦＥＴ Ｔ８１Ｎの両方を経由
して伝達されることができ、低インピーダンスで選択信
号Ｓ８２の高レベル（Ｖp レベル）を出力端子ＯＵＴ８
１に伝達することができる。
【００３２】
【発明が解決しようとする課題】以上述べたように、図
４に示した従来例では高電圧Ｖp 以上の電位になる節点
が生じるため、ＭＯＳ ＦＥＴ の高耐圧化を考慮しなけ
ればならず、それにより回路面積が増加して装置の小型
化が困難になったりプロセスの煩雑化が発生する問題が
ある。また、選択信号と切換信号の印加順によりＭＯＳ
ＦＥＴ が正常に動作しなくなる虞れがあるため、タイ
ミングの設定を厳密に行なわなければならないという問
題点がある。
４に示した従来例では高電圧Ｖp 以上の電位になる節点
が生じるため、ＭＯＳ ＦＥＴ の高耐圧化を考慮しなけ
ればならず、それにより回路面積が増加して装置の小型
化が困難になったりプロセスの煩雑化が発生する問題が
ある。また、選択信号と切換信号の印加順によりＭＯＳ
ＦＥＴ が正常に動作しなくなる虞れがあるため、タイ
ミングの設定を厳密に行なわなければならないという問
題点がある。
【００３３】図６に示した従来例では、信号入力の直前
まで出力状態を低レベルに設定させておくためのリセッ
ト端子が設けられていないため、選択信号および切換信
号がともに低レベルのときに出力端子がフローティング
状態となり、その電位が不定となるという問題点があ
る。
まで出力状態を低レベルに設定させておくためのリセッ
ト端子が設けられていないため、選択信号および切換信
号がともに低レベルのときに出力端子がフローティング
状態となり、その電位が不定となるという問題点があ
る。
【００３４】図８に示した従来例では１つの選択信号を
ｎＭＯＳ ＦＥＴ とｐＭＯＳ ＦＥＴ の両方に印加して
いるため、このようなデコード回路が同一の選択信号線
に数多く接続されたとき、その選択信号線の負荷容量が
ＭＯＳ ＦＥＴ を加えた分だけ大きくなり、高電圧Ｖp
レベルの選択信号を高速に発生させるためには、高電圧
発生回路の電流供給能力を今まで以上に大きくしなけれ
ばならないという問題点がある。
ｎＭＯＳ ＦＥＴ とｐＭＯＳ ＦＥＴ の両方に印加して
いるため、このようなデコード回路が同一の選択信号線
に数多く接続されたとき、その選択信号線の負荷容量が
ＭＯＳ ＦＥＴ を加えた分だけ大きくなり、高電圧Ｖp
レベルの選択信号を高速に発生させるためには、高電圧
発生回路の電流供給能力を今まで以上に大きくしなけれ
ばならないという問題点がある。
【００３５】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、高電圧発生
回路の電流供給能力を大きくすることなく高電圧レベル
の信号をワード線などに高速に伝達することができる半
導体記憶装置における高電圧信号デコード回路と、高電
圧発生回路での電力消費を少なくでき、高電圧発生回路
の小型化が可能な半導体記憶装置における高電圧信号デ
コード回路の駆動方法を提供することを目的とする。
する問題点に鑑みてなされたものであって、高電圧発生
回路の電流供給能力を大きくすることなく高電圧レベル
の信号をワード線などに高速に伝達することができる半
導体記憶装置における高電圧信号デコード回路と、高電
圧発生回路での電力消費を少なくでき、高電圧発生回路
の小型化が可能な半導体記憶装置における高電圧信号デ
コード回路の駆動方法を提供することを目的とする。
【００３６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、高電圧をＬＳＩ内部で自己発生させて前記
高電圧を分配供給するための高電圧信号デコード回路で
あって、ゲート端子に第１の切換信号が入力されドレイ
ン端子に第１の選択信号が入力されソース端子が出力端
子に接続されている第１のｎ型ＭＯＳ ＦＥＴと、ゲー
ト端子にリセット信号が入力されドレイン端子が出力端
子および第１のｎ型ＭＯＳ ＦＥＴのソース端子に接続
されソース端子が接地されている第２のｎ型ＭＯＳ Ｆ
ＥＴと、ゲート端子に第２の切換信号が入力されソース
端子に第２の選択信号が入力されドレイン端子が出力端
子および第１のｎ型ＭＯＳ ＦＥＴのソース端子および
第２のｎ型ＭＯＳ ＦＥＴのドレイン端子に接続されて
いるｐ型ＭＯＳ ＦＥＴとを有し、前記第１のｎ型ＭＯ
Ｓ ＦＥＴが導通状態となった以後に前記ｐ型ＭＯＳ Ｆ
ＥＴが導通状態となることを特徴とする。
に本発明は、高電圧をＬＳＩ内部で自己発生させて前記
高電圧を分配供給するための高電圧信号デコード回路で
あって、ゲート端子に第１の切換信号が入力されドレイ
ン端子に第１の選択信号が入力されソース端子が出力端
子に接続されている第１のｎ型ＭＯＳ ＦＥＴと、ゲー
ト端子にリセット信号が入力されドレイン端子が出力端
子および第１のｎ型ＭＯＳ ＦＥＴのソース端子に接続
されソース端子が接地されている第２のｎ型ＭＯＳ Ｆ
ＥＴと、ゲート端子に第２の切換信号が入力されソース
端子に第２の選択信号が入力されドレイン端子が出力端
子および第１のｎ型ＭＯＳ ＦＥＴのソース端子および
第２のｎ型ＭＯＳ ＦＥＴのドレイン端子に接続されて
いるｐ型ＭＯＳ ＦＥＴとを有し、前記第１のｎ型ＭＯ
Ｓ ＦＥＴが導通状態となった以後に前記ｐ型ＭＯＳ Ｆ
ＥＴが導通状態となることを特徴とする。
【００３７】また、前記第２の切換信号および前記第２
の選択信号の高レベル電位を前記第１の切換信号および
前記第１の選択信号の高レベル電位より高くすることを
特徴とする。
の選択信号の高レベル電位を前記第１の切換信号および
前記第１の選択信号の高レベル電位より高くすることを
特徴とする。
【００３８】また、前記第１の切換信号の高レベル電位
を前記第１の選択信号の高レベル電位より高くすること
を特徴とする。
を前記第１の選択信号の高レベル電位より高くすること
を特徴とする。
【００３９】また、前記第２の切換信号の高レベル電位
を前記第２の選択信号の高レベル電位より高くすること
を特徴とする。
を前記第２の選択信号の高レベル電位より高くすること
を特徴とする。
【００４０】また、前記第１の切換信号および前記第２
の切換信号をそれぞれ高レベルおよび低レベルとした後
で前記第１の選択信号および前記第２の選択信号を高レ
ベルとすることを特徴とする。
の切換信号をそれぞれ高レベルおよび低レベルとした後
で前記第１の選択信号および前記第２の選択信号を高レ
ベルとすることを特徴とする。
【００４１】また、前記第１の切換信号および前記第１
の選択信号および前記第２の選択信号を高レベルとした
後で前記第２の切換信号を低レベルにすることを特徴と
する。
の選択信号および前記第２の選択信号を高レベルとした
後で前記第２の切換信号を低レベルにすることを特徴と
する。
【００４２】
【作用】上記のように構成された本発明では、高電圧信
号デコード回路をリセットするために設けられたリセッ
ト信号用ｎ型ＭＯＳ ＦＥＴにリセット信号が入力さ
れ、回路がリセットされる。
号デコード回路をリセットするために設けられたリセッ
ト信号用ｎ型ＭＯＳ ＦＥＴにリセット信号が入力さ
れ、回路がリセットされる。
【００４３】そして、切換信号がリセット信号用ｎ型Ｍ
ＯＳ ＦＥＴとは別のｎ型ＭＯＳ ＦＥＴおよびｐ型ＭＯ
Ｓ ＦＥＴに入力されてｎ型ＭＯＳ ＦＥＴおよびｐ型Ｍ
ＯＳＦＥＴ がそれぞれオン状態となり、第１の選択信
号および第２の選択信号が入力されることにより出力端
子から高レベル信号が出力される。
ＯＳ ＦＥＴとは別のｎ型ＭＯＳ ＦＥＴおよびｐ型ＭＯ
Ｓ ＦＥＴに入力されてｎ型ＭＯＳ ＦＥＴおよびｐ型Ｍ
ＯＳＦＥＴ がそれぞれオン状態となり、第１の選択信
号および第２の選択信号が入力されることにより出力端
子から高レベル信号が出力される。
【００４４】ここで、第１の選択信号および第２の選択
信号が別々に入力されることで、電荷の供給が分割され
て高電圧レベル信号の負荷を小さくする。
信号が別々に入力されることで、電荷の供給が分割され
て高電圧レベル信号の負荷を小さくする。
【００４５】また、第１の切換信号および第２の切換信
号をそれぞれ高レベルおよび低レベルとした後で第１の
選択信号および第２の選択信号を高レベルにした場合、
さらに高電圧信号のデコードを高速に行なう。
号をそれぞれ高レベルおよび低レベルとした後で第１の
選択信号および第２の選択信号を高レベルにした場合、
さらに高電圧信号のデコードを高速に行なう。
【００４６】また、第１の切換信号、第１の選択信号お
よび第２の選択信号を高レベルとした後で第２の切換信
号を低レベルにした場合、高電圧発生回路からの供給電
荷を少なくして出力端子から高レベル信号が出力され
る。
よび第２の選択信号を高レベルとした後で第２の切換信
号を低レベルにした場合、高電圧発生回路からの供給電
荷を少なくして出力端子から高レベル信号が出力され
る。
【００４７】
【実施例】以下に、図面を参照して本発明の実施例につ
いて説明する。
いて説明する。
【００４８】図１は本発明の半導体記憶装置における高
電圧信号デコード回路の一実施例を示す回路図であり、
図２は本回路の各部動作波形を示す図である。
電圧信号デコード回路の一実施例を示す回路図であり、
図２は本回路の各部動作波形を示す図である。
【００４９】本実施例のデコード回路は、図１に示すよ
うに、３つのＭＯＳ ＦＥＴから構成されるもので、３
つのＭＯＳ ＦＥＴは、ゲート端子に切換信号Ａ１が入
力され、ドレイン端子に選択信号Ｓ１が入力され、ソー
ス端子が出力端子ＯＵＴ１に接続されているｎＭＯＳ
ＦＥＴ Ｔ１Ｎと、ゲート端子にリセット信号Ｐ１が入
力され、ドレイン端子が出力端子ＯＵＴ１およびｎＭＯ
Ｓ ＦＥＴ Ｔ１Ｎのソース端子に接続され、ソース端子
が接地されているｎＭＯＳ ＦＥＴ Ｔ２Ｎと、ゲート端
子に切換信号Ａ２が入力され、ソース端子に選択信号Ｓ
２が入力され、ドレイン端子が出力端子、ｎＭＯＳ Ｆ
ＥＴ Ｔ１Ｎのソース端子およびｎＭＯＳＦＥＴ Ｔ２Ｎ
のドレイン端子に接続されているｐＭＯＳ ＦＥＴ Ｔ１
Ｐである。
うに、３つのＭＯＳ ＦＥＴから構成されるもので、３
つのＭＯＳ ＦＥＴは、ゲート端子に切換信号Ａ１が入
力され、ドレイン端子に選択信号Ｓ１が入力され、ソー
ス端子が出力端子ＯＵＴ１に接続されているｎＭＯＳ
ＦＥＴ Ｔ１Ｎと、ゲート端子にリセット信号Ｐ１が入
力され、ドレイン端子が出力端子ＯＵＴ１およびｎＭＯ
Ｓ ＦＥＴ Ｔ１Ｎのソース端子に接続され、ソース端子
が接地されているｎＭＯＳ ＦＥＴ Ｔ２Ｎと、ゲート端
子に切換信号Ａ２が入力され、ソース端子に選択信号Ｓ
２が入力され、ドレイン端子が出力端子、ｎＭＯＳ Ｆ
ＥＴ Ｔ１Ｎのソース端子およびｎＭＯＳＦＥＴ Ｔ２Ｎ
のドレイン端子に接続されているｐＭＯＳ ＦＥＴ Ｔ１
Ｐである。
【００５０】以下に、図１の回路の制御動作を図２の動
作波形図を参照して説明する。
作波形図を参照して説明する。
【００５１】まず、リセット信号Ｐ１を低レベルにして
ｎＭＯＳ ＦＥＴ Ｔ２Ｎをオフ状態とする。
ｎＭＯＳ ＦＥＴ Ｔ２Ｎをオフ状態とする。
【００５２】次に、切換信号Ａ１を高レベル（Ｖc レベ
ル）および切換信号Ａ２を低レベルにすると、ｎＭＯＳ
ＦＥＴ Ｔ１Ｎがオン状態となり、ｎＭＯＳ ＦＥＴ Ｔ
１Ｎのドレイン端子側の選択信号Ｓ１による低レベルが
ソース端子側に伝達されて出力端子ＯＵＴ１は選択信号
Ｓ１の低レベルとなる。
ル）および切換信号Ａ２を低レベルにすると、ｎＭＯＳ
ＦＥＴ Ｔ１Ｎがオン状態となり、ｎＭＯＳ ＦＥＴ Ｔ
１Ｎのドレイン端子側の選択信号Ｓ１による低レベルが
ソース端子側に伝達されて出力端子ＯＵＴ１は選択信号
Ｓ１の低レベルとなる。
【００５３】そして、選択信号Ｓ１を高レベル（Ｖc レ
ベル）および選択信号Ｓ２を高レベル（Ｖp レベル）に
すると、ｐＭＯＳ ＦＥＴ Ｔ１Ｐがオン状態となり、ｐ
ＭＯＳ ＦＥＴ Ｔ１Ｐのソース端子側の電位（Ｖp レベ
ル）がドレイン端子側に伝達されて出力端子ＯＵＴ１の
電位は、選択信号Ｓ２の高レベル（Ｖp レベル）と等し
くなる。
ベル）および選択信号Ｓ２を高レベル（Ｖp レベル）に
すると、ｐＭＯＳ ＦＥＴ Ｔ１Ｐがオン状態となり、ｐ
ＭＯＳ ＦＥＴ Ｔ１Ｐのソース端子側の電位（Ｖp レベ
ル）がドレイン端子側に伝達されて出力端子ＯＵＴ１の
電位は、選択信号Ｓ２の高レベル（Ｖp レベル）と等し
くなる。
【００５４】ここで、切換信号Ａ１がＶc およびｎＭＯ
Ｓ ＦＥＴ Ｔ１Ｎのしきい値電圧がＶthであることによ
り、出力端子ＯＵＴ１がＶc −Ｖthレベルに上昇するま
ではｎＭＯＳ ＦＥＴ Ｔ１Ｎ がオン状態にあるので、
選択信号Ｓ１からも出力端子ＯＵＴ１に電荷が供給され
る。このため、出力端子ＯＵＴ１がＶc −Ｖthレベルに
上昇するまでの電荷分は高電圧（Ｖp） レベルの選択信
号Ｓ２から供給しなくてもよく、高電圧発生回路の電流
供給能力を小さくすることができる。さらに、選択信号
Ｓ２からｎＭＯＳ ＦＥＴ Ｔ１Ｎのドレイン容量などの
寄生負荷が分離されるので、ｎＭＯＳ ＦＥＴ Ｔ１Ｎの
ドレイン端子の充放電電荷分も不要になる。なお、選択
信号Ｓ１の高レベルは外部電源電圧Ｖc である。
Ｓ ＦＥＴ Ｔ１Ｎのしきい値電圧がＶthであることによ
り、出力端子ＯＵＴ１がＶc −Ｖthレベルに上昇するま
ではｎＭＯＳ ＦＥＴ Ｔ１Ｎ がオン状態にあるので、
選択信号Ｓ１からも出力端子ＯＵＴ１に電荷が供給され
る。このため、出力端子ＯＵＴ１がＶc −Ｖthレベルに
上昇するまでの電荷分は高電圧（Ｖp） レベルの選択信
号Ｓ２から供給しなくてもよく、高電圧発生回路の電流
供給能力を小さくすることができる。さらに、選択信号
Ｓ２からｎＭＯＳ ＦＥＴ Ｔ１Ｎのドレイン容量などの
寄生負荷が分離されるので、ｎＭＯＳ ＦＥＴ Ｔ１Ｎの
ドレイン端子の充放電電荷分も不要になる。なお、選択
信号Ｓ１の高レベルは外部電源電圧Ｖc である。
【００５５】また、本回路によれば選択信号Ｓ１および
選択信号Ｓ２は切換信号Ａ１および切換信号Ａ２よりも
早く印加しても動作上の問題は生じない。
選択信号Ｓ２は切換信号Ａ１および切換信号Ａ２よりも
早く印加しても動作上の問題は生じない。
【００５６】図３は、図１に示した高電圧信号デコード
回路の駆動方法における他の実施例を示す動作波形図で
ある。
回路の駆動方法における他の実施例を示す動作波形図で
ある。
【００５７】図３が図２に示した実施例と異なるのは、
選択信号Ｓ１および選択信号Ｓ２を高レベルとして出力
端子ＯＵＴ１の電位がｎＭＯＳ ＦＥＴ Ｔ１Ｎの動作に
よってＶc −Ｖth近くまで上昇した後で、切換信号Ａ２
のレベルを低レベルにすることによりｐＭＯＳ ＦＥＴ
Ｔ１Ｐをオン状態とし、選択信号Ｓ２の高レベル（Ｖ p
レベル）を出力端子ＯＵＴ１に伝達する点である。この
ことにより、選択信号Ｓ２からの電荷供給は出力端子Ｏ
ＵＴ１の電位をＶc −ＶthからＶp に引き上げるための
充電分だけでよく、従来より高電圧発生回路での消費電
力を小さくできる。
選択信号Ｓ１および選択信号Ｓ２を高レベルとして出力
端子ＯＵＴ１の電位がｎＭＯＳ ＦＥＴ Ｔ１Ｎの動作に
よってＶc −Ｖth近くまで上昇した後で、切換信号Ａ２
のレベルを低レベルにすることによりｐＭＯＳ ＦＥＴ
Ｔ１Ｐをオン状態とし、選択信号Ｓ２の高レベル（Ｖ p
レベル）を出力端子ＯＵＴ１に伝達する点である。この
ことにより、選択信号Ｓ２からの電荷供給は出力端子Ｏ
ＵＴ１の電位をＶc −ＶthからＶp に引き上げるための
充電分だけでよく、従来より高電圧発生回路での消費電
力を小さくできる。
【００５８】以上述べたように、本発明では高レベルの
異なる２種の選択記号Ｓ１および選択信号Ｓ２を設ける
ことにより高電圧信号の負荷を小さくすることができ、
高電圧発生回路の電流供給能力が小さくても従来と同程
度の速度を達成できる。また、高電圧発生回路の電流供
給能力を一定に保てば従来より高速動作が可能になる。
さらに、２つの切換信号Ａ１および切換信号Ａ２の活性
化タイミングを違えることで高電圧発生回路からの供給
電荷を減らし、そのため消費電力も小さくできる。ま
た、高電圧発生回路に負荷をかけることなくｎＭＯＳ
ＦＥＴ Ｔ１ＮをｐＭＯＳ ＦＥＴ Ｔ１Ｐより大きくす
ることができるので、ｎＭＯＳ ＦＥＴ Ｔ１Ｎの設定の
自由度が増して、さらなる高速化が可能になる。
異なる２種の選択記号Ｓ１および選択信号Ｓ２を設ける
ことにより高電圧信号の負荷を小さくすることができ、
高電圧発生回路の電流供給能力が小さくても従来と同程
度の速度を達成できる。また、高電圧発生回路の電流供
給能力を一定に保てば従来より高速動作が可能になる。
さらに、２つの切換信号Ａ１および切換信号Ａ２の活性
化タイミングを違えることで高電圧発生回路からの供給
電荷を減らし、そのため消費電力も小さくできる。ま
た、高電圧発生回路に負荷をかけることなくｎＭＯＳ
ＦＥＴ Ｔ１ＮをｐＭＯＳ ＦＥＴ Ｔ１Ｐより大きくす
ることができるので、ｎＭＯＳ ＦＥＴ Ｔ１Ｎの設定の
自由度が増して、さらなる高速化が可能になる。
【００５９】上記実施例では切換信号Ａ１の高レベルが
選択信号Ｓ１の高レベルに、および切換信号Ａ２の高レ
ベルが選択信号Ｓ２の高レベルにそれぞれ等しい場合を
述べたが、切換信号の高レベルが選択信号の高レベルよ
り高電位であっても本発明の効果は同様に得られる。
選択信号Ｓ１の高レベルに、および切換信号Ａ２の高レ
ベルが選択信号Ｓ２の高レベルにそれぞれ等しい場合を
述べたが、切換信号の高レベルが選択信号の高レベルよ
り高電位であっても本発明の効果は同様に得られる。
【００６０】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。
ているので、以下に記載するような効果を奏する。
【００６１】請求項１に記載のものにおいては、異なる
２種の選択信号を設けることにより、高電圧レベル信号
の負荷を小さくすることができる。
２種の選択信号を設けることにより、高電圧レベル信号
の負荷を小さくすることができる。
【００６２】請求項２に記載の方法においては、第２の
切換信号および第２の選択信号の高レベル電位を第１の
切換信号および第１の選択信号の高レベル電位よりも高
くすることにより、選択信号の高レベルをそのまま出力
端子に出力することができる。
切換信号および第２の選択信号の高レベル電位を第１の
切換信号および第１の選択信号の高レベル電位よりも高
くすることにより、選択信号の高レベルをそのまま出力
端子に出力することができる。
【００６３】請求項３に記載の方法においては、第１の
切換信号の高レベル電位を第１の選択信号の高レベル電
位よりも高くすることにより、第１の選択信号から供給
する電荷量を増やし、第２の選択信号から供給する電荷
量を抑えることができ、高電圧発生回路からの供給電荷
を少なくすることができる。
切換信号の高レベル電位を第１の選択信号の高レベル電
位よりも高くすることにより、第１の選択信号から供給
する電荷量を増やし、第２の選択信号から供給する電荷
量を抑えることができ、高電圧発生回路からの供給電荷
を少なくすることができる。
【００６４】請求項４に記載の方法においては、第２の
切換信号の高レベル電位を第２の選択信号の高レベル電
位よりも高くすることにより、第２の切換信号が高レベ
ルのときに第２の選択信号が高レベルになったとして
も、ｐ型ＭＯＳ ＦＥＴ はオン状態にはならず誤動作を
防ぐことができる。
切換信号の高レベル電位を第２の選択信号の高レベル電
位よりも高くすることにより、第２の切換信号が高レベ
ルのときに第２の選択信号が高レベルになったとして
も、ｐ型ＭＯＳ ＦＥＴ はオン状態にはならず誤動作を
防ぐことができる。
【００６５】請求項５に記載の方法においては、第１の
切換信号および第２の切換信号をそれぞれ高レベルおよ
び低レベルとした後で第１の選択信号および第２の選択
信号を高レベルにすることによって、さらに高電圧信号
のデコードを高速に行なうことができる。
切換信号および第２の切換信号をそれぞれ高レベルおよ
び低レベルとした後で第１の選択信号および第２の選択
信号を高レベルにすることによって、さらに高電圧信号
のデコードを高速に行なうことができる。
【００６６】請求項６に記載の方法においては、第１の
切換信号、第１の選択信号および第２の選択信号を高レ
ベルとした後で第２の切換選択信号を低レベルにするこ
とにより、高電圧発生回路からの供給電荷を少なくする
ことができる。
切換信号、第１の選択信号および第２の選択信号を高レ
ベルとした後で第２の切換選択信号を低レベルにするこ
とにより、高電圧発生回路からの供給電荷を少なくする
ことができる。
【００６７】上述した効果によって、高電圧発生回路の
電流供給能力を小さくできるので、回路規模を小さくで
きるとともに消費電力も低減できる。さらに、高電圧信
号のデコードを高速に行なうこともできる。
電流供給能力を小さくできるので、回路規模を小さくで
きるとともに消費電力も低減できる。さらに、高電圧信
号のデコードを高速に行なうこともできる。
【図１】本発明の半導体記憶装置に含まれる高電圧信号
デコード回路の一実施例を示す図である。
デコード回路の一実施例を示す図である。
【図２】図１の高電圧信号デコード回路の動作を説明す
るための各部の動作波形図である。
るための各部の動作波形図である。
【図３】図１の高電圧信号デコード回路の駆動方法にお
ける他の実施例を示す動作波形図である。
ける他の実施例を示す動作波形図である。
【図４】従来の半導体記憶装置に含まれる高電圧信号デ
コード回路の一例を示す回路図である。
コード回路の一例を示す回路図である。
【図５】図４の高電圧信号デコード回路の動作を説明す
るための各部の動作波形図である。
るための各部の動作波形図である。
【図６】従来の高電圧信号デコード回路の他の例を示す
回路図である。
回路図である。
【図７】図６の高電圧信号デコード回路の動作を説明す
るための各部の動作波形図である。
るための各部の動作波形図である。
【図８】従来の高電圧信号デコード回路の他の例を示す
回路図である。
回路図である。
【図９】図８の高電圧信号デコード回路の動作を説明す
るための各部の動作波形図である。
るための各部の動作波形図である。
Ｔ１Ｎ，Ｔ２Ｎ ｎＭＯＳ ＦＥＴ Ｔ１Ｐ ｐＭＯＳ ＦＥＴ Ａ１，Ａ２ 切換信号 Ｓ１，Ｓ２ 選択信号 Ｐ１ リセット信号 ＯＵＴ１ 出力端子 Ｖc 外部電源 Ｖp 内部高電圧電源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−174592（ＪＰ，Ａ) 特開 平２−139958（ＪＰ，Ａ) 特開 平６−150679（ＪＰ，Ａ)
Claims (6)
- 【請求項１】 高電圧をＬＳＩ内部で自己発生させて前
記高電圧を分配供給するための高電圧信号デコード回路
であって、 ゲート端子に第１の切換信号が入力されドレイン端子に
第１の選択信号が入力されソース端子が出力端子に接続
されている第１のｎ型ＭＯＳ ＦＥＴと、 ゲート端子にリセット信号が入力されドレイン端子が出
力端子および第１のｎ型ＭＯＳ ＦＥＴのソース端子に
接続されソース端子が接地されている第２のｎ型ＭＯＳ
ＦＥＴと、 ゲート端子に第２の切換信号が入力されソース端子に第
２の選択信号が入力されドレイン端子が出力端子および
第１のｎ型ＭＯＳ ＦＥＴのソース端子および第２のｎ
型ＭＯＳ ＦＥＴのドレイン端子に接続されているｐ型
ＭＯＳ ＦＥＴとを有し、前記第１のｎ型ＭＯＳ ＦＥＴが導通状態となった以後
に前記ｐ型ＭＯＳ ＦＥＴが導通状態となる ことを特徴
とする高電圧信号デコード回路。 - 【請求項２】 請求項１に記載の高電圧信号デコード回
路の駆動方法であって、 前記第２の切換信号および前記第２の選択信号の高レベ
ル電位を前記第１の切換信号および前記第１の選択信号
の高レベル電位より高くすることを特徴とする高電圧信
号デコード回路の駆動方法。 - 【請求項３】 請求項２に記載の高電圧信号デコード回
路の駆動方法において、 前記第１の切換信号の高レベル電位を前記第１の選択信
号の高レベル電位より高くすることを特徴とする電圧信
号デコード回路の駆動方法。 - 【請求項４】 請求項２または請求項３に記載の高電圧
信号デコード回路の駆動方法において、 前記第２の切換信号の高レベル電位を前記第２の選択信
号の高レベル電位より高くすることを特徴とする高電圧
信号デコード回路の駆動方法。 - 【請求項５】 請求項２乃至請求項４のいずれかに記載
の高電圧信号デコード回路の駆動方法において、 前記第１の切換信号および前記第２の切換信号をそれぞ
れ高レベルおよび低レベルとした後で前記第１の選択信
号および前記第２の選択信号を高レベルとすることを特
徴とする高電圧信号デコード回路の駆動方法。 - 【請求項６】 請求項２乃至請求項４のいずれかに記載
の高電圧信号デコード回路の駆動方法において、 前記第１の切換信号および前記第１の選択信号および前
記第２の選択信号を高レベルとした後で前記第２の切換
信号を低レベルにすることを特徴とする高電圧信号デコ
ード回路の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27482794A JP2647029B2 (ja) | 1994-11-09 | 1994-11-09 | 高電圧信号デコード回路およびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27482794A JP2647029B2 (ja) | 1994-11-09 | 1994-11-09 | 高電圧信号デコード回路およびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08138392A JPH08138392A (ja) | 1996-05-31 |
| JP2647029B2 true JP2647029B2 (ja) | 1997-08-27 |
Family
ID=17547131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27482794A Expired - Fee Related JP2647029B2 (ja) | 1994-11-09 | 1994-11-09 | 高電圧信号デコード回路およびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2647029B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02139958A (ja) * | 1988-11-21 | 1990-05-29 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP3119740B2 (ja) * | 1992-11-10 | 2000-12-25 | 富士通株式会社 | 半導体メモリの内部電源切換え回路 |
| JPH0799635B2 (ja) * | 1991-12-26 | 1995-10-25 | 株式会社東芝 | 不揮発性メモリー |
-
1994
- 1994-11-09 JP JP27482794A patent/JP2647029B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08138392A (ja) | 1996-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |