JP3216925B2

JP3216925B2 - 半導体集積回路

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Publication number: JP3216925B2
Application number: JP34590192A
Authority: JP
Inventors: 真志堀口; 清男伊藤; 健阪田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-04-14
Filing date: 1992-12-25
Publication date: 2001-10-09
Anticipated expiration: 2016-10-09
Also published as: JPH05347550A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は微細ＭＯＳトランジスタ
で構成された半導体集積回路に係り、特に高速・低電力
動作に適した回路に関する。

【０００２】

【従来の技術】１９８９インターナショナルシンポ
ジウムオンブイ・エル・エス・アイテクノロジ
ー，システムズアンドアプリケーションズ、プロシ
ーディングズオブテクニカルペーパーズ（1989年
5月）第１８８頁から第１９２頁（1989 International
Symposium on VLSI Technology, Systems and Applicat
ions, Proceedings of Technical Papers, pp.188-192
(May 1989)）に述べられているように、ＭＯＳトランジ
スタが微細化されるにつれてその耐圧が低下するため
に、その動作電圧を低くせざるを得ない。

【０００３】

【発明が解決しようとする課題】この場合に、高速動作
を維持するためには、動作電圧の低下に見合ってＭＯＳ
トランジスタのしきい電圧（Ｖ_T）も低下させる必要が
ある。これは、動作速度は、ＭＯＳトランジスタの実効
ゲート電圧、すなわち動作電圧からＶ_Tを差し引いた値
で支配され、この値が大きいほど高速だからである。し
かし、Ｖ_Tを０．４Ｖ程度以下にすると、以下に述べる
ように、ＭＯＳトランジスタのサブスレッショルド特性
（テーリング特性）によって、トランジスタを完全にオ
フすることはもはやできなくなり、直流電流が流れると
いう現象が生ずる。

【０００４】図２８に示す従来のＣＭＯＳインバータに
ついて説明する。理想的には、入力信号ＩＮが低レベル
（＝Ｖ_SS）の時はＮチャネルＭＯＳトランジスタＭ_Nが
オフ、ＩＮが高レベル（＝Ｖ_CC）の時はＰチャネルＭＯ
ＳトランジスタＭ_Pがオフになり、いずれにしても電流
が流れることはない。しかし、ＭＯＳトランジスタのＶ
_Tが低くなると、サブスレッショルド特性を無視するこ
とができなくなる。

【０００５】図２９に示すように、サブスレッショルド
領域におけるドレイン電流Ｉ_DSは、ゲート・ソース間電
圧Ｖ_GSの指数関数に比例し、次式で表される。

【０００６】

【数１】

【０００７】ただし、ＷはＭＯＳトランジスタのチャネ
ル幅、Ｉ₀、Ｗ₀はＶ_Tを定義する際の電流値およびチャ
ネル幅、Ｓはテーリング係数（Ｖ_GS-log Ｉ_DS特性の傾
きの逆数）である。したがって、Ｖ_GS＝０でもサブスレ
ッショルド電流

【０００８】

【数２】

【０００９】が流れる。図２８のＣＭＯＳインバータで
オフ状態のトランジスタはＶ_GS＝０であるから、非動作
時において高電源電圧Ｖ_CCから接地電位である低電源電
圧Ｖ_SSに向かって上記の電流Ｉ_Lが流れることになる。

【００１０】このサブスレッショルド電流は、図２９に
示すように、しきい電圧をＶ_TからＶ_T'に低下させる
と、Ｉ_LからＩ_L'に指数関数的に大きくなる。

【００１１】数２の上式から明らかなように、サブスレ
ッショルド電流を低減するためには、Ｖ_Tを大きくする
かＳを小さくすればよい。しかし、前者は実効ゲート電
圧の低下による速度の低下を招く。特に、耐圧の点から
微細化とともに動作電圧を低くしていくと、速度低下は
顕著になり、微細化の利点を生かせなくなるので好まし
くない。また後者は、室温動作を前提とする限り、次の
理由により困難である。

【００１２】テーリング係数Ｓは、ゲート絶縁膜の容量
Ｃ_OXとゲート下の空乏層の容量Ｃ_Dにより、次のように
表される。

【００１３】

【数３】

【００１４】ここで、ｋはボルツマン定数、Ｔは絶対温
度、ｑは素電荷である。上式から明らかなように、Ｃ_OX
およびＣ_Dの如何にかからわずＳ≧ｋＴ ln 10／ｑであ
り、室温では60ｍＶ以下にすることは困難である。

【００１５】以上述べた現象のために、多数のＭＯＳト
ランジスタで構成された半導体集積回路の実質的な直流
電流は著しく増大してしまう。特に高温動作時には、Ｖ
_Tが低くＳが大きくなるため、この問題はさらに深刻に
なる。低電力化が重要である今後のコンピュータ等のダ
ウンサイジング時代においては、このサブスレッショル
ド電流の増大は本質的な問題である。

【００１６】一方、サブスレッショルド電流の増大を抑
えるためではないが、特開平２−３５０号公報の第１１
図には、インバータのＭＯＳトランジスタのソースと電
源の間に他のトランジスタを挿入し、そのゲート電圧を
制御することにより、インバータの動作電流を制御して
動作速度を制御するものが開示されている。これは、プ
ロセス上のバラツキや温度変化に対して回路性能の変動
を抑えることを目的としており、ＭＯＳトランジスタが
微細化され動作電圧を低くした際の上記問題点を解決す
る開示はなされていない。

【００１７】本発明の目的は、ＭＯＳトランジスタを微
細化した際のサブスレッショルド電流を低減し、高速・
低電力の半導体集積回路を提供することにある。

【００１８】

【課題を解決するための手段】第１動作電位点と第２
動作電位点との間にソース・ドレイン経路を有する第１
のＭＯＳトランジスタと、第１動作電位点と第２動作電
位点との間にソース・ドレイン経路を有し、第１のＭＯ
Ｓトランジスタのソース・ドレイン経路と直列接続され
た第２のＭＯＳトランジスタとを少なくとも具備してな
り、第１のＭＯＳトランジスタのソース・ドレイン経路
と第２のＭＯＳトランジスタのソース・ドレイン経路と
の共通接続点である出力ノードから出力信号を得る如く
構成されたＭＯＳトランジスタ回路であって、第１のＭ
ＯＳトランジスタのソースと第２のＭＯＳトランジスタ
のソースのいずれか一方に接続され、制御信号が供給さ
れる制御回路手段をさらに具備してなり、制御回路手段
に供給される制御信号を第１の状態に設定することによ
り、第１動作電位点と第２動作電位点との間にオン状態
の一方のＭＯＳトランジスタのソース・ドレイン経路を
介して電流が流れることを許容せしめ、制御回路手段に
供給される制御信号を第１の状態と異なる第２の状態に
設定することにより、第１動作電位点と第２動作電位点
との間に一方のトランジスタのソース・ドレイン経路を
介して流れるサブスレッショルド電流を制限するもので
あって、第１ＭＯＳトランジスタのソースは、制御回路
手段を介して第１動作電位点に接続され、第１ＭＯＳト
ランジスタのウェルは制御回路手段を介すことなく第１
動作電位点に接続される。

【００１９】

【作用】通常動作時には高速動作が要求されるので、大
電流をＭＯＳトランジスタ回路に供給し、高速動作を可
能にする。この時、ＭＯＳトランジスタ回路には前述の
とおり直流電流が流れるが、動作電流すなわち負荷の充
放電電流に比べて普通十分小さいので差し支えない。

【００２０】一方、待機時には低消費電力が要求される
ので、供給される電流を小電流に切り換え、サブスレッ
ショルド電流を抑える。この時、電流が制限されること
により、ＭＯＳトランジスタ回路の論理振幅は一般に大
電流供給時よりも小さくなるが、論理レベルを保証でき
る程度であれば差し支えない。

【００２１】

【実施例】以下、図を参照して本発明の具体的な実施例
を、より詳細に説明する。

【００２２】〔実施例１〕まず、図１は本発明の原理を
説明するのに好適な実施例である。

【００２３】図１（ａ）は本発明の実施例によるインバ
ータの回路図である。図中、ＬはＣＭＯＳインバータで
あり、ＰチャネルＭＯＳトランジスタＭ_PとＮチャネル
ＭＯＳトランジスタＭ_Nからなる。本発明は、後述のよ
うに、インバータだけでなくＮＡＮＤ、ＮＯＲなどの論
理ゲートあるいは論理ゲート群にも適用できるが、ここ
では簡単のためインバータの場合について説明する。Ｓ
_CおよびＳ_Sはスイッチ、Ｒ_CおよびＲ_Sは抵抗であり、本
実施例の特徴は、インバータＬの電源端子Ｖ_CL、Ｖ_SLと
電源Ｖ_CC、Ｖ_SSの間にそれぞれスイッチＳ_C、Ｓ_Sと抵抗
Ｒ_C、Ｒ_Sが並列に挿入されていることであり、これによ
り以下に説明するようにサブスレッショルド電流低減が
実現される。

【００２４】高速動作が要求される時間帯には、スイッ
チＳ_C、Ｓ_Sをオンにし、Ｖ_CC、Ｖ_SSを直接インバータＬ
に印加する（以下、高速動作モードという）。Ｍ_P、Ｍ_N
のしきい電圧（Ｖ_T）を低く設定しておけば、高速動作
させることができる。この時、前述のようにインバータ
Ｌにはサブスレッショルド電流が流れるが、これは普
通、動作電流すなわち負荷の充放電電流に比べて十分小
さいので問題にならない。

【００２５】一方、低消費電力が要求される時間帯に
は、スイッチＳ_C、Ｓ_Sをオフにして、抵抗Ｒ_C、Ｒ_Sを通
してインバータに電源を供給する（以下、低消費電力モ
ードという）。サブスレッショルド電流が抵抗を通して
流れることによる電圧降下により、Ｖ_CLはＶ_CCよりも低
下し、Ｖ_SLはＶ_SSよりも上昇する。図２に示すように、
この電圧降下により、次の２種の機構によってサブスレ
ッショルド電流が減少する。尚、入力信号ＩＮが低レベ
ル（Ｖ_SS）の場合のＭ_Nについて説明するが、ＩＮが高
レベル（Ｖ_CC）の場合のＭ_Pも同様である。

【００２６】(i)ソース電位Ｖ_SLが上昇するため、バッ
クゲートバイアスＶ_BS＝Ｖ_SS−Ｖ_SL＝−Ｖ_Mがかかり、
しきい電圧がＶ_T0からＶ_T1まで上昇する。しきい電圧の
上昇分は、

【００２７】

【数４】

【００２８】である。これにより、サブスレッショルド
電流はＩ_L0からＩ_L1まで減少する。減少率は、

【００２９】

【数５】

【００３０】である。ここでＫは基板効果係数である。
例えば、Ｖ_M＝0.3Ｖ、Ｋ＝0.4√Ｖ、Ｓ＝100ｍＶ／deca
de、２ψ＝0.64Ｖならば、サブスレッショルド電流は21
％に低減される。

【００３１】(ii)ソース電位Ｖ_SLが上昇するため、ゲー
ト・ソース間電圧Ｖ_GS＝Ｖ_SS−Ｖ_SL＝−Ｖ_Mが負にな
る。これにより、サブスレッショルド電流はさらにＩ_L1
からＩ_L2まで減少する。減少率は、

【００３２】

【数６】

【００３３】である。例えば、Ｖ_M＝0.3Ｖ、Ｓ＝100ｍ
Ｖ／decadeならば、サブスレッショルド電流は０．１％
に低減される。

【００３４】(i)(ii)の効果を併せると、

【００３５】

【数７】

【００３６】となる。例えば、Ｖ_M＝0.3Ｖならば0.02％
になる。ここで、Ｖ_Mは方程式

【００３７】

【数８】

【００３８】の解である。

【００３９】尚、インバータＬのＭＯＳトランジスタＭ
_P、Ｍ_Nのバックゲートはそれぞれのソース（Ｖ_CL、
Ｖ_SL）に接続してもよいが、(i)の効果を得るためには
図１（ａ）のようにＶ_CC、Ｖ_SSに接続する方が望まし
い。

【００４０】図３にサブスレッショルド電流低減効果を
示す。ここでは、将来の超低電圧動作の超高集積ＬＳＩ
を想定し、バックゲートバイアスが０のときのしきい電
圧Ｖ_T0＝0.05〜0.15Ｖ、ＬＳＩ全体のオフ状態のトラン
ジスタのチャネル幅の総和Ｗ＝100ｍである場合につい
て計算している。抵抗を大きくするほどＶ_Mが大きくな
り、効果が大きくなる。

【００４１】ただし、図１（ｂ）に示すように、出力信
号ＯＵＴの論理振幅は入力信号ＩＮの論理振幅よりも小
さくなるので、多段接続の際は信号の電圧レベルに注意
しなければならないが、これについては後述する。

【００４２】また、本発明にはしきい電圧のバラツキを
自動的に補償する作用がある。すなわち、しきい電圧が
低くサブスレッショルド電流が大きいときは、抵抗によ
る電圧降下Ｖ_Mが大きくなり、しきい電圧が高くサブス
レッショルド電流が小さいときは、Ｖ_Mが小さくなる。
いずれの場合も、電流の変動が抑制される。図３から明
らかなように、サブスレッショルド電流の変動は抵抗値
が大きいほど小さい。例えば、抵抗値を３ｋΩ以上にす
れば、しきい電圧が±０．０５Ｖばらついても、サブス
レッショルド電流Ｉ_Lの変動は±２０％以内に抑えられ
る。

【００４３】〔実施例２〕次に、実施例１で説明したス
イッチと抵抗の具体的な実現方法を示す。図４は、スイ
ッチと抵抗とをともにＭＯＳトランジスタで実現した例
である。

【００４４】スイッチ用のＭＯＳトランジスタＭ_C1とＭ
_S1は、コンダクタンスの大きいＭＯＳトランジスタであ
り、それぞれ図１のスイッチＳ_C、Ｓ_Sに相当する。高速
動作モードの時は、信号φ_Cを低レベル、φ_Sを高レベル
にすることによって、Ｍ_C1、Ｍ_S1はオンになる。φ_C、
φ_Sの電圧レベルは、それぞれＶ_SS、Ｖ_CCでもよいが、
Ｍ_C1、Ｍ_S1のコンダクタンスをより大きくするために、
φ_CをＶ_SSよりも低く、φ_SをＶ_CCよりも高くしてもよ
い。そのための電圧は、チップの外部から与えるか、Ｅ
ＥＰＲＯＭやＤＲＡＭで周知のオンチップ昇圧回路で発
生させればよい。

【００４５】低消費電力モードのときは逆に、φ_Cを高
レベル、φ_Sを低レベルにすることによって、Ｍ_C1、Ｍ
_S1はオフになる。この時は、電流を確実に抑止できるよ
うにしなければならない。そのためには、次の２通りの
方法がある。第１の方法は、外部電圧またはオンチップ
昇圧回路によって、φ_CをＶ_CCよりも高く、φ_SをＶ_SSよ
りも低くすることである。第２の方法は、Ｍ_C1、Ｍ_S1と
して、インバータＬに用いられているものよりもしきい
電圧が高い（よりエンハンスメントの）トランジスタを
用いることである。第１の方法は、しきい電圧の異なる
トランジスタを作るための工程が不要であるという利点
がある。一方、第２の方法は、外部電圧を受ける端子あ
るいはオンチップ昇圧回路が不要であるから、面積の点
で有利である。

【００４６】ＭＯＳトランジスタＭ_C2とＭ_S2はコンダク
タンスの小さいＭＯＳトランジスタであり、それぞれ図
１の抵抗Ｒ_C、Ｒ_Sに相当する。これらのトランジスタ
は、ゲートがそれぞれＶ_SS、Ｖ_CCに接続されており、常
にオンである。これらのトランジスタはオフにする必要
がないので、そのしきい電圧は低くても差し支えない。

【００４７】次に、本発明が適用される時間帯について
述べる。図５に信号φ_C、φ_Sのタイミングの例を示す。

【００４８】図５（ａ）および（ｂ）は、本発明をメモ
リＬＳＩに適用した場合である。メモリＬＳＩは、チッ
プエネーブル信号ＣＥ￣（補信号）が低レベルのとき動
作状態、高レベルのとき待機状態になる。図５（ａ）の
場合は、信号φ_Cは、ＣＥ￣の立下りに同期して低レベ
ルになり、ＣＥ￣の立上りからやや遅れて高レベルにな
る。信号φ_Sはその逆である。従って、図中のａの時間
帯は高速動作モード、ｂの時間帯は低消費電力モードに
なる。一般に多数のメモリＬＳＩを用いたメモリ装置で
は、動作状態にあるＬＳＩは少数であり、大多数のＬＳ
Ｉは待機状態にある。従って、待機状態にあるＬＳＩを
低消費電力にすれば、メモリ装置全体の低消費電力化に
大きく寄与する。なお、ＣＥ￣の立上りから低消費電力
モードに入るまでに遅延を設ける理由は、この間にＬＳ
Ｉの内部回路のリセットが行われるからである。

【００４９】図５（ｂ）はさらに低消費電力化を図った
例である。ここでは、ＣＥ￣が変化した直後のみを高速
動作モードにしている。すなわち、ＣＥ￣が低レベルに
なった直後はデータの読出し／書込みが行なわれ、ＣＥ
￣が高レベルになった直後は内部回路のリセットが行な
われるので、これらの時間帯は高速動作モードとし、そ
の他の時間帯は低消費電力モードにしている。なお、こ
こには記載されていないが、アドレス信号が変化したと
きに高速動作モードに入るようにしてもよい。

【００５０】図５（ｃ）は本発明をマイクロプロセッサ
に適用した例である。通常動作状態では、クロックＣＬ
Ｋが印加されている。このとき、信号φ_Cは低レベル、
φ_Sは高レベルであり、高速動作モードである。マイク
ロプロセッサが待機状態またはデータ保持状態になる
と、クロックＣＬＫが停止し、信号ＢＵが高レベルにな
る。これに同期して、φ_Cは高レベル、φ_Sは低レベルに
なり、低消費電力モードになる。これにより、マイクロ
プロセッサの消費電力が低減され、電池などの小容量の
電源で長時間バックアップすることが可能になる。

【００５１】図６は、図４の回路を実現するためのデバ
イス構造の一例である。この図のポリシリコン１３０、
１３１、１３２、１３３がそれぞれ図４のＭ_C2、Ｍ_P、
Ｍ_N、Ｍ_S2のゲートに相当する（Ｍ_C1、Ｍ_S1はここには
記載されていない）。

【００５２】注意すべきことは、Ｍ_C2とＭ_Pとが同一の
ｎウェル１０１（ｎ＋拡散層１２０を介してＶ_CCに接続
されている）を共有していることである。Ｍ_NとＭ_S2も
同様にｐ基板（Ｖ_SSに接続されている）１００を共有し
ている。これからわかるように、ＭＯＳトランジスタの
バックゲートをＶ_CC、Ｖ_SSに接続する方が、ソースに接
続する場合に比べて、前述の(i)の効果が得られるだけ
でなく、レイアウト面積の点でも有利である。

【００５３】ここに示した例では、ｐ基板中にｎウェル
を形成しているが、逆にｎ基板中にｐウェルを形成して
もよい。あるいは、アイ・エス・エス・シー・シー、ダ
イジェスト・オブ・テクニカル・ペーパーズ、第２４８
頁から第２４９頁、１９８９年２月（ISSCC Digest of
Technical Papers, pp.248-249, Feb.1989）に記載され
ているような三重ウェル構造を用いてもよい。

【００５４】〔実施例３〕図７にスイッチと抵抗の他の
実現方法を示す。本実施例の特徴は、カレントミラー回
路を用いていることである。すなわち、しきい電圧が同
じＭＯＳトランジスタＭ_C2とＭ_C3は、ゲートとソースを
共有するいわゆるカレントミラー回路を成しており、Ｍ
_C2には電流源Ｉ₀に比例する電流が流れ、そのインピー
ダンスは大きい。Ｍ_S2とＭ_S3についても同様である。し
たがって、Ｍ_C2、Ｍ_S2は高抵抗とみなすことができる。
尚、電流源Ｉ₀とＭ_C3、Ｍ_S3から成る回路ＣＳを複数の
論理ゲートで共有してもよい。

【００５５】カレントミラー回路はここに示した回路だ
けでなく、他の回路でもよい。例えば、ＭＯＳトランジ
スタの代わりにバイポーラトランジスタを用いてもよ
い。

【００５６】このように、スイッチと抵抗の実現方法
は、いろいろな変形がありうる。要は、高速動作が要求
される時間帯には大電流を、低消費電力が要求される時
間帯には小電流を流す手段であればよい。以下の図面で
は、簡単のため、図１のようにスイッチと抵抗で表すこ
とにする。

【００５７】〔実施例４〕インバータのＭＯＳトランジ
スタのバックゲートは、Ｖ_CC、Ｖ_SSに限らず別の電源に
接続してもよく、その電圧を可変にしてもよい。図８に
その例を示す。ここでは、Ｍ_P、Ｍ_Nのバックゲートをそ
れぞれ電源Ｖ_WW、Ｖ_BBに接続し、それらのバックゲート
電圧値を動作時と待機時とで変えている。Ｖ_BBについて
言えば、高速動作が要求される時間帯にはＶ_BBを浅くし
て（あるいは極端な場合わずかに正にして）Ｍ_NのＶ_Tを
低くして高速動作を可能にする。低消費電力が要求され
る時間帯にはＶ_BBを深くしてＭ_NのＶ_Tを高くして、サブ
スレッショルド電流を抑える。これにより、前記(i)の
効果がさらに大きくなる。以上Ｖ_BBについて述べたが、
Ｖ_WWも電圧の極性が逆になるだけで同様である。なお、
この種のバックゲート電圧発生回路は、例えばアイ・エ
ス・エス・シー・シー、ダイジェスト・オブ・テクニカ
ル・ペーパーズ、第２５４頁から第２５５頁、１９８５
年２月（ISSCCDigest of Technical Papers, pp.254-25
5, Feb.1985）に記載されている。

【００５８】図９は、図８の回路を実現するためのデバ
イス構造の一例である。ここでは、前述の三重ウェル構
造を用いており、ｎウェル１０５（ＰチャネルＭＯＳト
ランジスタのバックゲート）はｎ＋拡散層１２０を介し
てＶ_WWに、ｐウェル１０３（ＮチャネルＭＯＳトランジ
スタのバックゲート）はｐ＋拡散層１２７を介してＶ_BB
に接続されている。

【００５９】この三重ウェル構造は、Ｐチャネル、Ｎチ
ャネル共に回路ごとに独立したウェルに入れることがで
きるので、回路ごとにバックゲート電圧を設定できると
いう利点がある。例えば、１つのＬＳＩ内に動作状態に
ある回路と待機状態にある回路が混在する場合、前者の
バックゲート電圧を浅く、後者のバックゲート電圧を深
くすることができる。

【００６０】〔実施例５〕次に、インバータを多段接続
したインバータ列の場合について述べる。簡単のため、
まず２段の場合で原理を説明する。

【００６１】図１０（ａ）は、ＣＭＯＳインバータ
Ｌ₁、Ｌ₂を接続した場合の回路図である。各段のインバ
ータごとに、スイッチＳ_Ci、Ｓ_Siと抵抗Ｒ_Ci、Ｒ_Si（ｉ
＝１，２）が挿入されている。

【００６２】高速動作モードでは、４個のスイッチをす
べてオンにし、Ｖ_CC、Ｖ_SSを直接インバータＬ₁、Ｌ₂に
印加する。インバータのＭＯＳトランジスタのしきい電
圧（Ｖ_T）を低く設定しておけば、高速動作させること
ができる。一方、低消費電力モードでは、４個のスイッ
チをすべてオフにして、抵抗を通してインバータに電源
を供給する。サブスレッショルド電流が抵抗を通して流
れることによる電圧降下により、Ｖ_CL1、Ｖ_CL2はＶ_CCよ
りも低下し、Ｖ_SL1、Ｖ_SL2はＶ_SSよりも上昇する。

【００６３】第１段のインバータＬ₁については、図１
の場合と同様に、前記(i)(ii)の機構によってサブスレ
ッショルド電流が減少する。しかし、図１０（ｂ）に示
すように、Ｌ₁の出力Ｎ₁の論理振幅は入力信号ＩＮの論
理振幅よりも小さい。すなわち、ＩＮが低レベル（＝Ｖ
_SS）の時はＮ₁の電圧レベルはＶ_CL1になり、ＩＮが高レ
ベル（＝Ｖ_CC）の時はＮ₁の電圧レベルはＶ_SL1になる。
これが第２段のインバータＬ₂の入力となるから、Ｌ₂の
サブスレッショルド電流低減のためには、Ｖ_CC＞Ｖ_CL1
＞Ｖ_CL2、Ｖ_SS＜Ｖ_SL1＜Ｖ_SL2となるように抵抗値を設
定するのが望ましい。これにより、Ｌ₂についても前記
(i)(ii)の機構によってサブスレッショルド電流が減少
する。Ｖ_CL1＝Ｖ_CL2、Ｖ_SL1＝Ｖ_SL2の時は、(i)による
効果は得られるが(ii)による効果は得られない。

【００６４】〔実施例６〕図１１（ａ）に示す多段接続
の場合も上と同様で、Ｖ_CC＞Ｖ_CL1＞Ｖ_CL2＞……＞Ｖ
_CLk、Ｖ_SS＜Ｖ_SL1＜Ｖ_SL2＜……＜Ｖ_SLkとなるようにす
るのがよい。ただし、図１１（ｂ）に示すように、１段
ごとに論理振幅が小さくなるので、適宜レベル変換回路
を挿入して振幅を回復させる。この例では、ｋ段のイン
バータの後にレベル変換回路ＬＣを付加して、出力信号
ＯＵＴの論理振幅が入力信号ＩＮと同じになるようにし
ている。この種のレベル変換回路は、例えばシンポジウ
ム・オン・ブイ・エル・エス・アイ・サーキッツ、ダイ
ジェスト・オブ・テクニカル・ペーパーズ、第８２頁か
ら第８３頁、１９９２年６月（Symposium on VLSI Circ
uits, Digest of Technical Papers, pp.82-83, June 1
992）に記載されている。

【００６５】レベル変換回路ＬＣは高速動作時には不要
である。なぜなら、スイッチがすべてオンになっている
ので、Ｖ_CL1＝Ｖ_CL2＝……＝Ｖ_CLk＝Ｖ_CC、Ｖ_SL1＝Ｖ
_SL2＝……＝Ｖ_SLk＝Ｖ_SSであり、論理振幅の減少がない
からである。したがって、高速動作時には、スイッチＳ
_LCをオンにしてレベル変換回路をバイパスさせることに
よって、遅延を避けることができる。

【００６６】〔実施例７〕図１２（ａ）に多段接続イン
バータ列の他の例を示す。この例では、スイッチＳ_C、
Ｓ_Sと抵抗Ｒ_C、Ｒ_SがすべてのインバータＬ₁〜Ｌ_kによ
り共有されており、電圧Ｖ_CL、Ｖ_SLはＬ₁〜Ｌ_kに共通で
ある。それゆえに、図１０の説明で述べたように、前記
(i)の機構によるサブスレッショルド電流低減効果は得
られるが(ii)による効果は得られない。したがって、サ
ブスレッショルド電流低減効果は前実施例よりも小さく
なる。

【００６７】しかし、その反面スイッチと抵抗のレイア
ウト面積が節約できるという利点がある。また、図１２
（ｂ）に示すように、すべての信号（入出力信号を含め
て）の電圧レベルが同一であり、前実施例のような論理
振幅の減少がないという特長がある。そのため、レベル
変換回路は不要であり、また、ＮＡＮＤ、ＮＯＲなどの
論理が組みやすいという利点がある。

【００６８】〔実施例８〕次に、本発明を一般の組合せ
論理回路に適用する場合について述べる。

【００６９】例えば、図１３に示す組合せ論理回路を考
える。これに本発明を適用するには、まず論理ゲートを
図１３のようにグループ分けする。この例では、１５個
の論理ゲートＬ₁〜Ｌ₁₅が３つのグループＧ₁、Ｇ₂、Ｇ₃
に分けられている。グループ分けに当たっては、第ｉ番
目のグループに含まれる論理ゲートの出力信号は、第
（ｉ＋１）番目以降のグループの論理ゲートにのみ入力
されるようにする。

【００７０】次に、図１４に示すように、各グループご
とに電源との間にスイッチと抵抗を挿入する。論理ゲー
トの出力信号の論理振幅は、図１１の場合と同様に、１
段ごとに小さくなるから、図１４に示すようにレベル変
換回路群ＧＣ₁、ＧＣ₂を挿入して振幅を回復させる。
尚、図示されていないが、高速動作時には図１１の場合
と同様にレベル変換回路群ＧＣ₁、ＧＣ₂をパイパスさせ
てもよい。

【００７１】本実施例の特徴の１つは、同じグループに
含まれる論理ゲートは、スイッチと抵抗を共有している
ことである。図１３の例で言えば、グループＧ₁に含ま
れる３個のインバータは、スイッチＳ_C1、Ｓ_S1と抵抗Ｒ
_C1、Ｒ_S1を共有している。

【００７２】本実施例のもう１つの特徴は、レベル変換
回路の前後のグループでスイッチと抵抗を共有している
ことである。すなわち、グループＧ₁とＧ_k+1はスイッチ
Ｓ_C1、Ｓ_S1および抵抗Ｒ_C1、Ｒ_S1を、グループＧ₂とＧ
_k+2はスイッチＳ_C2、Ｓ_S2および抵抗Ｒ_C2、Ｒ_S2を、…
…、グループＧ_kとＧ_2kはスイッチＳ_Ck、Ｓ_Skおよび抵
抗Ｒ_Ck、Ｒ_Skをそれぞれ共有している。

【００７３】このように、複数の論理ゲートでスイッチ
と抵抗を共有することにより、ＬＳＩ全体として見れば
スイッチと抵抗との数を低減でき、レイアウト面積を節
約できる。

【００７４】〔実施例９〕図１５に本発明の他の実施例
を示す。図１５の実施例がこれまでの実施例と相違する
のは、電圧リミッタ（降圧回路、昇圧回路）ＶＣ₁、Ｖ
Ｃ₂、……、ＶＣ_k、ＶＳ₁、ＶＳ₂、……、ＶＳ_kを用い
ていることである。

【００７５】低消費電力が要求される時には、スイッチ
Ｔ_C1〜Ｔ_Ck、Ｔ_S1〜Ｔ_Skを図示の側に切換え、電圧リミ
ッタによって論理ゲート群に電源を供給する。電圧リミ
ッタＶＣ₁、ＶＣ₂、……、ＶＣ_kは、電源電圧Ｖ_CC側の
降圧回路として動作し、Ｖ_CCよりも低くほぼ安定化され
た内部電圧Ｖ_CL1、Ｖ_CL2、……、Ｖ_CLkをそれぞれ発生
する。一方、ＶＳ₁、ＶＳ₂、……、ＶＳ_kは、接地Ｖ_SS
側の昇圧回路として動作し、Ｖ_SSよりも高くほぼ安定化
された内部電圧Ｖ_SL1、Ｖ_SL2、……、Ｖ_SLkをそれぞれ
発生する。発生する電圧は前述の実施例と同様に、Ｖ_CC
＞Ｖ_CL1＞Ｖ_CL2＞……＞Ｖ_CLk、Ｖ_SS＜Ｖ_SL1＜Ｖ_SL2＜
……＜Ｖ_SLkとするのがよい。尚、この種の電圧リミッ
タについては、特開平２−２４６５１６号公報に開示さ
れている。

【００７６】逆に、高速動作が要求される時は、スイッ
チを図示されているのとは反対側に切換えて、Ｖ_CC、Ｖ
_SSを直接論理ゲート群に印加して、高速動作を可能にす
る。尚、この時は電圧リミッタは不要になるので、その
動作を停止させてもよい。

【００７７】〔実施例１０、１１〕これまでの実施例
は、インバータ列や組合せ論理回路といったフィードバ
ックのない回路であったが、本発明はフィードバックの
ある回路にも適用できる。一例として、図１６（ａ）に
示す２個のＮＡＮＤゲートを組合せたラッチ回路の場合
について説明する。

【００７８】図１６（ｂ）に回路図を示す。２個のＮＡ
ＮＤゲートＬ₁、Ｌ₂と電源Ｖccおよび接地Ｖssとの間
に、それぞれスイッチＳ_C1、Ｓ_S1、Ｓ_C2、Ｓ_S2および抵
抗Ｒ_C1、Ｒ_S1、Ｒ_C2、Ｒ_S2が挿入されている。Ｖ_CL1、
Ｖ_CL2がＶ_CCよりも低下し、Ｖ_SL ₁、Ｖ_SL2がＶ_SSよりも
上昇し、前記(i)の機構によってサブスレッショルド電
流が低減される。

【００７９】図１７は、さらにサブスレッショルド電流
を低減するために、情報のラッチに用いられる４個のＭ
ＯＳトランジスタＭ_P12、Ｍ_P22、Ｍ_N12、Ｍ_N22のしきい
電圧Ｖ_Tを他のＭＯＳトランジスタＭ_P11、Ｍ_P21、
Ｍ_N11、Ｍ_N21のしきい電圧より高く（よりエンハンスメ
ントに）した例である。入力信号が印加される他のＭＯ
ＳトランジスタＭ_P11、Ｍ_P21、Ｍ_N11、Ｍ_N21のしきい電
圧Ｖ_Tは低いままであるから、高速動作が可能である。
この場合、Ｖ_SS側のスイッチと抵抗は不要である。なぜ
ならば、高しきい電圧のＶ_SS側トランジスタＭ_N12、Ｍ
_N22によって電流を確実に抑止できるからである。

【００８０】〔実施例１２、１３〕これまでの実施例
は、入力信号が低レベルでも高レベルでもサブスレッシ
ョルド電流を低減できるものであった。しかし実際のＬ
ＳＩでは、サブスレッショルド電流低減が必要な時間
帯、例えば待機状態における特定の信号のレベルは予め
判っていることが多い。このような場合は、より簡単な
回路でサブスレッショルド電流を低減することができ
る。

【００８１】図１８は、待機状態における入力信号ＩＮ
は低レベル（“Ｌ”）であると判っている場合のインバ
ータ列の回路例である。ＩＮが低レベルであるから、ノ
ードＮ₁、Ｎ₃、Ｎ₅、……は高レベル、Ｎ₂、Ｎ₄、Ｎ₆、
……は低レベルになり、ＰチャネルＭＯＳトランジスタ
のうちＭ_P2、Ｍ_P4、……がオフ、ＮチャネルＭＯＳトラ
ンジスタのうちＭ_N1、Ｍ_N3、……がオフである。スイッ
チと抵抗は、これらのオフ状態のトランジスタのソース
にのみ挿入すれば十分である。サブスレッショルド電流
が流れるのはオフ状態のトランジスタだからである。

【００８２】また、図１９に示すように、スイッチと抵
抗を複数のインバータで共有しても差し支えない。

【００８３】これらの実施例は、入力信号のレベルが判
っていなければならないという制約はあるが、簡単な回
路でサブスレッショルド電流を低減できるという利点が
ある。図１８、１９を図１１と比較してみれば明らかな
ように、スイッチと抵抗の数が少なくなり、レベル変換
回路が不要になる。

【００８４】〔実施例１４、１５〕インバータだけでな
くＮＡＮＤ、ＮＯＲなどの論理ゲートでも、待機状態に
おける入力信号のレベルが判っている場合は、より簡単
な回路でサブスレッショルド電流を低減することができ
る。

【００８５】図２０は２入力ＮＡＮＤゲート、図２１は
２入力ＮＯＲゲートの例である。２つの入力信号ＩＮ₁
とＩＮ₂がいずれも低レベル、あるいはいずれも高レベ
ルの場合は、これらのゲートは実質的にインバータと等
価であるから、図１８、図１９で説明した方法が適用で
きる。問題は、図のように一方の入力が低レベル
（“Ｌ”）、他方の入力が高レベル（“Ｈ”）の場合で
ある。

【００８６】図２０のＮＡＮＤゲートの場合は、Ｐチャ
ネルＭＯＳトランジスタＭ_P12とＮチャネルＭＯＳトラ
ンジスタＭ_N11がオフであるが、出力ＯＵＴは高レベル
であるから、サブスレッショルド電流が流れるのはＭ
_N11である。従って、Ｖ_SS側にスイッチと抵抗を挿入す
ればよい。図２１のＮＯＲゲートの場合は逆に、サブス
レッショルド電流が流れるのはＰチャネルＭＯＳトラン
ジスタＭ_P14である。従って、Ｖ_CC側にスイッチと抵抗
を挿入すればよい。

【００８７】図２０、図２１は本発明を２入力論理ゲー
トに適用した例であるが、３入力以上の論理ゲートでも
同様にできる。また、スイッチと抵抗は、他の論理ゲー
トと共有してもよいことはもちろんである。

【００８８】〔実施例１６〕図２２はクロックインバー
タにおいて、待機状態ではクロックＣＬＫ₁は低レベ
ル、ＣＬＫ₂は高レベルであると判っている場合の回路
例である。この場合は、ＭＯＳトランジスタＭ_P16、Ｍ
_N16が共にオフであるから、出力ＯＵＴは高インピーダ
ンスになり、その電圧レベルはＯＵＴに接続されている
他の回路（図示せず）によって決まる。電圧レベルによ
ってＭＯＳトランジスタＭ_P16、Ｍ_N16のいずれにサブス
レッショルド電流が流れるかが決まるから、この場合
は、図のようにスイッチと抵抗をＶ_CC側、Ｖ_SS側の両方
に挿入すればよい。

【００８９】〔実施例１７〕一般の組合せ論理回路の場
合も、入力信号のレベルが予め判っている場合は、より
簡単な回路でサブスレッショルド電流を低減することが
できる。図１３に示した組合せ論理回路を例にとりあげ
て説明する。

【００９０】図２３は、この回路の入力ＩＮ₁〜ＩＮ₆が
すべて低レベルと判っている場合の回路構成例である。
インバータＬ₁〜Ｌ₃、Ｌ₅、Ｌ₆については、図１８、図
１９と同様に、Ｌ₁〜Ｌ₃のＶ_SS側とＬ₅、Ｌ₆のＶ_CC側に
スイッチと抵抗を挿入する。ＮＯＲゲートＬ₇は、入力
信号がいずれも低レベルであるから、実質的にインバー
タと等価である。従って、Ｖ_SS側にスイッチと抵抗を挿
入すればよい。ＮＯＲゲートＬ₄は、入力信号の一方が
低レベル、他方が高レベルであるから、図２１と同様
に、Ｖ_CC側にスイッチと抵抗を挿入する。８個のＮＡＮ
Ｄゲートのうち、Ｌ₁₂だけは３つの入力信号がすべて高
レベルであり、インバータと等価であるから、Ｖ_CC側に
スイッチと抵抗を挿入する。他のＮＡＮＤゲートは、入
力信号に低レベルのものと高レベルのものが混在するか
ら、図２０と同様に、Ｖ_SS側にスイッチと抵抗を挿入す
ればよい。

【００９１】以上の説明から明らかなように、出力が高
レベルである論理ゲートにはＶ_SS側に、出力が低レベル
である論理ゲートにはＶ_CC側に、スイッチと抵抗を挿入
すればよい。図２３に示すように、これらのスイッチと
抵抗を複数の論理ゲートで共有することにより、レイア
ウト面積を節約できる。

【００９２】〔実施例１８〕フィードバックがある回路
についても、信号のレベルが予め判っている場合は、よ
り簡単な回路でサブスレッショルド電流を低減すること
ができる。図２４は、図１６（ａ）のラッチに適用した
例である。

【００９３】この種のラッチは、待機状態においては普
通、入力信号ＩＮ₁、ＩＮ₂が共に高レベルであり、出力
信号ＯＵＴ₁、ＯＵＴ₂のうちの一方が低レベル、他方が
高レベルとなって１ビットの情報を保持している。図２
４は、ＯＵＴ₁が低レベル、ＯＵＴ₂が高レベルであると
判っている場合の回路構成例である。ＮＡＮＤゲートＬ
₁は、２つの入力信号が共に高レベルであるから、イン
バータと等価であり、図１８、図１９と同様に、Ｖ_CC側
にスイッチと抵抗を挿入する。ＮＡＮＤゲートＬ₂は、
入力信号の一方が低レベル、他方が高レベルであるか
ら、図２０と同様に、Ｖ_SS側にスイッチと抵抗を挿入す
ればよい。これらのスイッチと抵抗は、他の論理ゲート
と共有してもよいことはもちろんである。

【００９４】〔実施例１９〕図２５は、本発明をメモリ
ＬＳＩなどで周知のデータ出力バッファに適用した例で
ある。待機状態においては、出力エネーブル信号ＯＥが
低レベルであり、ＮＡＮＤゲートＬ₂₁及びＬ₂₂の出力は
高レベル、インバータＬ₂₃の出力は低レベルである。従
って、出力段Ｌ₂₄を構成する２個のＭＯＳトランジスタ
Ｍ_P20およびＭ_N20は共にオフであり、出力ＤＯＵＴは高
インピーダンスである。

【００９５】論理ゲートＬ₂₁〜Ｌ₂₃については、図２３
の説明で述べた方針に従って、Ｖ_SS側もしくはＶ_CC側に
スイッチと抵抗を挿入すればよい。出力段Ｌ₂₄について
は、図２２のクロックインバータの場合と同様に、スイ
ッチと抵抗をＶ_CC側、Ｖ_SS側の両方に挿入すればよい。

【００９６】〔実施例２０〕図２６は、本発明をメモリ
ＬＳＩなどで周知のデータ入力バッファに適用した例で
ある。図中、ＳＢは待機状態のときに高レベルになる信
号である。インバータＬ₃₁およびＬ₃₂の出力は、図４お
よび図７に示したように、それぞれφ_S、φ_Cとしてスイ
ッチの制御に用いることができる。Ｌ₃₃はＮＡＮＤゲー
トであり、その入力はφ_Sとデータ入力信号Ｄ_INであ
る。待機状態のときはφ_Sは低レベルであるから、Ｄ_IN
の如何にかかわらずＬ₃₃の出力は高レベル、従ってイン
バータＬ₃₄の出力ｄ_INの出力は低レベルになる。一方、
動作状態のときは、ＳＢが低レベルであるから、ｄ_INは
Ｄ_INに追随する。

【００９７】ＮＡＮＤゲートＬ₃₃とインバータＬ₃₄につ
いては、それぞれＶ_SS側、ＶＣＣ側にスイッチと抵抗を
挿入することにより、サブスレッショルド電流を低減で
きる。インバータＬ₃₁とＬ₃₂についてはこの手法は使え
ないが、ＭＯＳトランジスタのしきい電圧を高くするこ
とにより、サブスレッショルド電流を低減できる。待機
状態と動作状態の切り換えにはそれほど高速性は要求さ
れないことが多いから、しきい電圧の高いＭＯＳトラン
ジスタを用いても差し支えない。

【００９８】図１８〜２５の実施例は、簡単な回路でサ
ブスレッショルド電流を低減できるという利点がある反
面、サブスレッショルド電流低減が必要な時間帯、例え
ば待機状態における信号レベルが判っていなければ適用
できないという制約がある。従って、このときには、Ｌ
ＳＩ内のできるだけ多くのノードのレベルが確定するよ
うにすることが望ましい。図２６の入力バッファを用い
ることによって、このときの信号ｄ_INのレベルを低レベ
ルに確定させることができる。なお、信号ｄ_INのレベル
を確定させる方法としては、この他に、例えば「待機状
態のときはデータ入力端子Ｄ_INは低レベル（または高レ
ベル）にする」という仕様を定めておく方法もある。

【００９９】以上、データ入力バッファについて述べた
が、アドレス信号その他の信号の入力バッファも同様で
ある。

【０１００】図１８〜図２６の実施例は、メモリＬＳＩ
に適用するのに好適である。メモリＬＳＩでは、待機状
態の時に高レベルであるか低レベルであるかが判ってい
るノードが比較的多く、さらに図２６の入力バッファを
用いることによってほとんどのノードのレベルを確定さ
せられるからである。

【０１０１】図２５、２６の実施例は、ＬＳＩチップの
外部端子に対する入出力回路としてだけでなく、例えば
マイクロプロセッサの内部バスに対するドライバ／レシ
ーバとしても用いることができる。

【０１０２】〔実施例２１〕これまでは本発明をＣＭＯ
Ｓ回路に適用した実施例について述べてきたが、本発明
は、単一極性のＭＯＳトランジスタで構成された回路に
も適用できる。図２７にＮチャネルＭＯＳトランジスタ
のみで構成された回路の例を示す。図中、ＰＣはプリチ
ャージ信号、ＩＮ₁、ＩＮ₂は入力信号である。

【０１０３】待機時、すなわちプリチャージ状態では、
ＰＣが高レベル、ＩＮ₁とＩＮ₂は低レベルであり、出力
ＯＵＴは高レベル（＝Ｖ_CC−Ｖ_T）にプリチャージされ
ている。動作時には、ＰＣが低レベルになった後、ＩＮ
₁とＩＮ₂は高レベルになるかあるいは低レベルにとどま
る。ＩＮ₁とＩＮ₂のうち少なくとも一方が高レベルにな
れば、ＯＵＴは低レベルになり、両方共低レベルにとど
まれば、ＯＵＴは高レベルのままである。すなわち、こ
の回路はＩＮ₁とＩＮ₂のＮＯＲを出力する回路である。

【０１０４】この回路では、待機時にオフになっている
トランジスタは、Ｖ_SS側のＭ_N41、Ｍ_N42であり、これら
のトランジスタにサブスレッショルド電流が流れる。従
って、この回路に本発明を適用するには、図に示すよう
に、Ｖ_SS側にスイッチと抵抗を挿入すればよい。Ｖ_CC側
には不要である。

【０１０５】以上説明したように、本発明は、ＭＯＳト
ランジスタ回路およびそれで構成された半導体集積回路
の低消費電力化にきわめて有効である。半導体集積回路
の低消費電力化に対する要求は、最近特に強く、例えば
日経エレクトロニクス１９９１年９月２日号、第１０６
頁から第１１１頁には、低電力バックアップモードを有
するマイクロプロセッサシステムについて記載されてい
る。バックアップモードでは、クロックを停止させた
り、不要な部分への電源の供給を停止したりして、低消
費電力化を図っている。しかし、サブスレッショルド電
流の低減についてまでは考慮されていない。本発明を、
例えばレジューム用回路（バックアップモードでも電源
が供給されている）に適用すれば、さらに低消費電力化
が実現できる。

【０１０６】

【発明の効果】以上説明したように、本発明によれば、
高速・低消費電力のＭＯＳトランジスタ回路、およびそ
れで構成された半導体集積回路が実現できる。

【図面の簡単な説明】

【図１】本発明の実施例１のインバータを示す図であ
る。

【図２】本発明によるサブスレッショルド電流低減の原
理を示す図である。

【図３】本発明によるサブスレッショルド電流低減効果
を示す図である。

【図４】本発明の実施例２のインバータの回路図であ
る。

【図５】本発明の信号のタイミングを示す図である。

【図６】本発明のデバイス構造を示す図である。

【図７】本発明の実施例３のインバータの回路図であ
る。

【図８】本発明の実施例４のインバータの回路図であ
る。

【図９】本発明のデバイス構造を示す図である。

【図１０】本発明の実施例５のインバータ列を示す図で
ある。

【図１１】本発明の実施例６のインバータ列を示す図で
ある。

【図１２】本発明の実施例７のインバータ列を示す図で
ある。

【図１３】本発明が適用される組合せ論理回路のグルー
プ分けの例を示す図である。

【図１４】本発明の実施例８の組合せ論理回路を示す図
である。

【図１５】本発明の実施例９の組合せ論理回路を示す図
である。

【図１６】本発明の実施例１０のラッチを示す図であ
る。

【図１７】本発明の実施例１１のラッチの回路図であ
る。

【図１８】本発明の実施例１２のインバータ列の回路図
である。

【図１９】本発明の実施例１３のインバータ列の回路図
である。

【図２０】本発明の実施例１４のＮＡＮＤゲートの回路
図である。

【図２１】本発明の実施例１５のＮＯＲゲートの回路図
である。

【図２２】本発明の実施例１６のクロックインバータの
回路図である。

【図２３】本発明の実施例１７の組合せ論理回路の回路
図である。

【図２４】本発明の実施例１８のラッチの回路図であ
る。

【図２５】本発明の実施例１９の出力バッファの回路図
である。

【図２６】本発明の実施例２０の入力バッファの回路図
である。

【図２７】本発明の実施例２１のＮＭＯＳダイナミック
回路の回路図である。

【図２８】従来のＣＭＯＳインバータの回路図である。

【図２９】ＭＯＳトランジスタのサブスレッショルド特
性を示す図である。

【符号の説明】

Ｌ、Ｌ₁〜Ｌ_k……論理ゲート、Ｇ₁〜Ｇ_k……論理ゲート
群、Ｓ_C、Ｓ_C1〜Ｓ_Ck、Ｓ_S、Ｓ_S1〜Ｓ_Sk……スイッチ、
Ｒ_C、Ｒ_C1〜Ｒ_Ck、Ｒ_S、Ｒ_S1〜Ｒ_Sk……抵抗。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/0948

Claims

(57)【特許請求の範囲】

【請求項１】第１動作電位点と第２動作電位点との間に
ソース・ドレイン経路を有する第１のＭＯＳトランジス
タと、上記第１動作電位点と上記第２動作電位点との間にソー
ス・ドレイン経路を有し、上記第１のＭＯＳトランジス
タのソース・ドレイン経路と直列接続された第２のＭＯ
Ｓトランジスタとを少なくとも具備してなり、上記第１のＭＯＳトランジスタの上記ソース・ドレイン
経路と上記第２のＭＯＳトランジスタの上記ソース・ド
レイン経路との共通接続点である出力ノードから出力信
号を得る如く構成されたＭＯＳトランジスタ回路であっ
て、上記第１のＭＯＳトランジスタのソースと上記第２のＭ
ＯＳトランジスタのソースのいずれか一方に接続され、
制御信号が供給される制御回路手段をさらに具備してな
り、上記制御回路手段に供給される上記制御信号を第１の状
態に設定することにより、上記第１動作電位点と上記第
２動作電位点との間にオン状態の上記一方のＭＯＳトラ
ンジスタのソース・ドレイン経路を介して電流が流れる
ことを許容せしめ、上記制御回路手段に供給される上記制御信号を上記第１
の状態と異なる第２の状態に設定することにより、上記
第１動作電位点と上記第２動作電位点との間に上記一方
のトランジスタのソース・ドレイン経路を介して流れる
サブスレッショルド電流を制限するものであって、上記第１ＭＯＳトランジスタのソースは、上記制御回路
手段を介して上記第１動作電位点に接続され、上記第１
ＭＯＳトランジスタのウェルは上記制御回路手段を介す
ことなく上記第１動作電位点に接続されていることを特
徴とする半導体集積回路。
【請求項２】上記制御信号が上記第１の状態である際に
上記出力ノードから得られる上記出力信号の電圧振幅
が、上記制御信号が上記第２の状態である際に上記出力
ノードから得られる上記出力信号の電圧振幅より大きい
ことを特徴とする請求項１記載の半導体集積回路。
【請求項３】上記ＭＯＳトランジスタ回路は複数の上記
第１のＭＯＳトランジスタと複数の上記第２のＭＯＳト
ランジスタとを具備してなり、該複数の第１のＭＯＳトランジスタのそれぞれのソース
・ドレイン経路は該複数の第２のＭＯＳトランジスタの
対応するソース・ドレイン経路と直列接続されてなるこ
とを特徴とする請求項１または請求項２に記載の半導体
集積回路。
【請求項４】複数の上記制御回路手段を具備してなり、該複数の第１のＭＯＳトランジスタのそれぞれのソース
・ドレイン経路は該複数の第２のＭＯＳトランジスタの
対応するソース・ドレイン経路および対応する制御回路
手段と直列接続されてなることを特徴とする請求項３に
記載の半導体集積回路。
【請求項５】上記複数の第１のＭＯＳトランジスタと上
記複数の第２のＭＯＳトランジスタの一方のグループの
複数のＭＯＳトランジスタのソースは共通接続され、該共通接続された上記複数のＭＯＳトランジスタの上記
ソースは上記制御回路手段を介して上記第１動作電位点
と上記第２動作電位点のいずれか一方の電位点との間に
接続されてなることを特徴とする請求項３に記載の半導
体集積回路。
【請求項６】上記複数の第１のＭＯＳトランジスタと上
記複数の第２のＭＯＳトランジスタの上記ソース・ドレ
イン経路の上記複数の直列接続は複数の論理回路を構成
し、該複数の論理回路では前段の論理回路の出力が後段の論
理回路の入力に順次に接続されることにより、論理回路
列が構成されてなることを特徴とする請求項３に記載の
半導体集積回路。
【請求項７】上記制御回路手段を複数個具備してなり、上記論理回路列の上記複数の論理回路のＭＯＳトランジ
スタのソース・ドレイン経路のそれぞれは対応する制御
回路手段と直列接続されてなり、上記制御信号が上記第２の状態の場合に、上記複数の論
理回路では前段の論理回路の出力の電圧振幅より後段の
論理回路の出力の電圧振幅が順次に小さくされてなる如
く上記複数個の上記制御回路手段が構成されてなること
を特徴とする請求項６に記載の半導体集積回路。
【請求項８】上記論理回路列の上記複数の論理回路の最
終段の論理回路の出力には電圧振幅を回復するためのレ
ベル変換回路の入力が接続されてなることを特徴とする
請求項７に記載の半導体集積回路。
【請求項９】上記制御信号が上記第１の状態の場合に、
上記レベル変換回路の入力を出力にバイパスする如く構
成されてなることを特徴とする請求項８に記載の半導体
集積回路。
【請求項１０】上記制御回路手段を２個具備してなり、上記論理回路列の偶数段の論理回路と上記第１動作電位
点と上記第２動作電位点のいずれか一方の電位点との間
に上記２個の制御回路手段の一方が接続され、上記論理回路列の奇数段の論理回路と上記第１動作電位
点と上記第２動作電位点の他方の電位点との間に上記２
個の制御回路手段の他方が接続されてなることを特徴と
する請求項６に記載の半導体集積回路。
【請求項１１】上記第１のＭＯＳトランジスタと上記第
２のＭＯＳトランジスタは互いに反対の導電型であるこ
とにより、上記ＭＯＳトランジスタ回路はＣＭＯＳ回路
であることを特徴とする請求項１から請求項１０までの
いずれかに記載の半導体集積回路。
【請求項１２】第１動作電位点と第２動作電位点との間
にソース・ドレイン経路を有する第１ＭＯＳトランジス
タと、上記第１動作電位点と上記第２動作電位点との間にソー
ス・ドレイン経路を有し、ドレインが上記第１ＭＯＳト
ランジスタのドレインと接続された第２ＭＯＳトランジ
スタと、上記第１ＭＯＳトランジスタのソースの電位を第１電位
と第２電位との間で変化させる第１制御回路を有し、上記第１ＭＯＳトランジスタのゲートと上記第２ＭＯＳ
トランジスタのゲートは入力ノードに接続され、上記第
１ＭＯＳトランジスタのドレインと上記第２ＭＯＳトラ
ンジスタのドレインは出力ノードに接続され、上記第１ＭＯＳトランジスタはゲート・ソース間の電圧
が０Ｖでもソース・ドレイン経路に電流が流れるトラン
ジスタであって、上記第１ＭＯＳトランジスタのソースの電位が上記第１
電位である場合より上記第２電位である場合の方が上記
出力ノードにおける論理振幅が小さく、上記第１ＭＯＳ
トランジスタの基板電位は上記第１ＭＯＳトランジスタ
のソースの電位にかかわらず上記第１電位であることを
特徴とする半導体集積回路。
【請求項１３】上記第２ＭＯＳトランジスタのソースの
電位を第３電位と第４電位との間で変化させる第２制御
回路を有し、上記第２ＭＯＳトランジスタはゲート・ソース間の電圧
が０Ｖでもソース・ドレイン経路に電流が流れるトラン
ジスタであって、上記第２ＭＯＳトランジスタのソースの電位が上記第３
電位である場合より上記第４電位である場合の方が上記
出力ノードにおける論理振幅が小さく、上記第２ＭＯＳ
トランジスタの基板電位は上記第２ＭＯＳトランジスタ
のソースの電位にかかわらず上記第３電位であることを
特徴とする請求項１２記載の半導体集積回路。
【請求項１４】上記第１制御回路は上記第１動作電位点
と上記第１ＭＯＳトランジスタのソースとの間にソース
・ドレイン経路を有する第３ＭＯＳトランジスタを具備
し、上記第１動作電位点の電位は上記第１電位であって、上
記第３ＭＯＳトランジスタをオン状態にすることによ
り、上記第１ＭＯＳトランジスタのソースの電位を上記
第１電位とし、上記第３ＭＯＳトランジスタをオフ状態
とすることにより、上記第１ＭＯＳトランジスタのソー
スの電位を上記第２電位とすることを特徴とする請求項
１２または請求項１３記載の半導体集積回路。
【請求項１５】上記第１制御回路は上記第１動作電位点
と上記第１ＭＯＳトランジスタのソースとの間にソース
・ドレイン経路を有する第３ＭＯＳトランジスタを具備
し、上記第２制御回路は上記第２動作電位点と上記第２ＭＯ
Ｓトランジスタのソースとの間にソース・ドレイン経路
を有する第４ＭＯＳトランジスタを具備し、上記第１動作電位点の電位は上記第１電位であって、上
記第３ＭＯＳトランジスタをオン状態にすることによ
り、上記第１ＭＯＳトランジスタのソースの電位を上記
第１電位とし、上記第３ＭＯＳトランジスタをオフ状態
とすることにより、上記第１ＭＯＳトランジスタのソー
スの電位を上記第２電位とし、上記第２動作電位点の電位は上記第３電位であって、上
記第４ＭＯＳトランジスタをオン状態にすることによ
り、上記第２ＭＯＳトランジスタのソースの電位を上記
第３電位とし、上記第４ＭＯＳトランジスタをオフ状態
とすることにより、上記第２ＭＯＳトランジスタのソー
スの電位を上記第４電位とすることを特徴とする請求項
１３または請求項１４記載の半導体集積回路。
【請求項１６】上記第３ＭＯＳトランジスタのしきい値
電圧の絶対値は上記第１ＭＯＳトランジスタのしきい値
電圧の絶対値より大きいことを特徴とする請求項１４ま
たは請求項１５記載の半導体集積回路。
【請求項１７】上記第３ＭＯＳトランジスタのソース・
ドレイン経路に並列に、そのゲートの電位を上記第２動
作電位点の電位としたＭＯＳトランジスタを設けたこと
を特徴とする請求項１４乃至請求項１６のいずれか記載
の半導体集積回路。
【請求項１８】上記第３ＭＯＳトランジスタはチップイ
ネーブル信号に同期した信号をゲートに受けることによ
り上記第１ＭＯＳトランジスタのソースの電位を変化さ
せることを特徴とする請求項１４乃至請求項１７いずれ
か記載の半導体集積回路。
【請求項１９】チップイネーブル信号が第１値から第２
値に変化するタイミングに同期した信号を上記第３ＭＯ
Ｓトランジスタはゲートに受けることにより上記第１Ｍ
ＯＳトランジスタのソース電位は上記第２電位から上記
第１電位に変化し、上記チップイネーブル信号が上記第２値から上記第１値
に変化した後、内部回路がリセットされてから上記第１
ＭＯＳトランジスタのソース電位は上記第１電位から上
記第２電位に変化することを特徴とする請求項１４乃至
請求項１８のいずれか記載の半導体集積回路。
【請求項２０】上記半導体集積回路はメモリを有し、上記第１ＭＯＳトランジスタのソース電位はデータの読
出し/書込時、内部回路のリセットが行われているとき
は上記第１電位をとることを特徴とする請求項１２乃至
請求項１９のいずれか記載の半導体集積回路。
【請求項２１】第１電位点と第２電位点との間にソース
・ドレイン経路を有するＰ型の第１ＭＯＳトランジスタ
と、上記第１電位点と上記第２電位点との間にソース・ドレ
イン経路を有し、そのドレインが上記第１ＭＯＳトラン
ジスタのドレインと接続されたＮ型の第２ＭＯＳトラン
ジスタと、上記第１電位点と上記第１ＭＯＳトランジスタのソース
との間にソース・ドレイン経路を有するＰ型の第３ＭＯ
Ｓトランジスタとを有し、上記第１ＭＯＳトランジスタのゲートと上記第２ＭＯＳ
トランジスタのゲートは入力ノードに接続され、上記第
１ＭＯＳトランジスタのドレインと上記第２ＭＯＳトラ
ンジスタのドレインは出力ノードに接続され、上記第１ＭＯＳトランジスタのソースは、上記第３ＭＯ
Ｓトランジスタのソース・ドレイン経路を介して上記第
１電位点に接続され、上記第１ＭＯＳトランジスタのウ
ェルは上記第３ＭＯＳトランジスタのソース・ドレイン
経路を介することなく上記第１電位点に接続され、上記第３ＭＯＳトランジスタをオン状態として上記第１
電位点と上記第２電位点との間にオン状態の上記第１Ｍ
ＯＳトランジスタのソース・ドレイン経路を介して電流
が流れることを許容せしめ、上記第３ＭＯＳトランジス
タをオフ状態として上記第１電位点と上記第２電位点と
の間に上記第１ＭＯＳトランジスタのソース・ドレイン
経路を介して流れるサブスレッショルド電流を制限する
ものであって、上記第３ＭＯＳトランジスタを上記オフ状態とする場合
に、上記第３ＭＯＳトランジスタのゲートに上記第１電
位点の電位よりも高い電位を与えることを特徴とする半
導体集積回路。
【請求項２２】第１電位点と第２電位点との間にソース
・ドレイン経路を有するＰ型の第１ＭＯＳトランジスタ
と、上記第１電位点と上記第２電位点との間にソース・ドレ
イン経路を有し、そのドレインが上記第１ＭＯＳトラン
ジスタのドレインと接続されたＮ型の第２ＭＯＳトラン
ジスタと、上記第１電位点と上記第１ＭＯＳトランジスタのソース
との間にソース・ドレイン経路を有するＰ型の第３ＭＯ
Ｓトランジスタとを有し、上記第１ＭＯＳトランジスタのゲートと上記第２ＭＯＳ
トランジスタのゲートは入力ノードに接続され、上記第
１ＭＯＳトランジスタのドレインと上記第２ＭＯＳトラ
ンジスタのドレインは出力ノードに接続され、上記第１ＭＯＳトランジスタのソースは、上記第３ＭＯ
Ｓトランジスタのソース・ドレイン経路を介して上記第
１電位点に接続され、上記第１ＭＯＳトランジスタのウ
ェルは上記第３ＭＯＳトランジスタのソース・ドレイン
経路を介することなく上記第１電位点に接続され、上記第３ＭＯＳトランジスタをオン状態として上記第１
電位点と上記第２電位点との間にオン状態の上記第１Ｍ
ＯＳトランジスタのソース・ドレイン経路を介して電流
が流れることを許容せしめ、上記第３ＭＯＳトランジス
タをオフ状態として上記第１電位点と上記第２電位点と
の間に上記第１ＭＯＳトランジスタのソース・ドレイン
経路を介して流れるサブスレッショルド電流を制限する
ものであって、上記第３ＭＯＳトランジスタを上記オン状態とする場合
に、上記第３ＭＯＳトランジスタのゲートに上記第２電
位点の電位よりも低い電位を与えることを特徴とする半
導体集積回路。
【請求項２３】第１電位点と第２電位点との間にソース
・ドレイン経路を有するＰ型の第１ＭＯＳトランジスタ
と、上記第１電位点と上記第２電位点との間にソース・ドレ
イン経路を有し、そのドレインが上記第１ＭＯＳトラン
ジスタのドレインと接続されたＮ型の第２ＭＯＳトラン
ジスタと、上記第２電位点と上記第２ＭＯＳトランジスタのソース
との間にソース・ドレイン経路を有するＮ型の第３ＭＯ
Ｓトランジスタとを有し、上記第１ＭＯＳトランジスタのゲートと上記第２ＭＯＳ
トランジスタのゲートは入力ノードに接続され、上記第
１ＭＯＳトランジスタのドレインと上記第２ＭＯＳトラ
ンジスタのドレインは出力ノードに接続され、上記第２ＭＯＳトランジスタのソースは、上記第３ＭＯ
Ｓトランジスタのソース・ドレイン経路を介して上記第
２電位点に接続され、上記第２ＭＯＳトランジスタのウ
ェルは上記第３ＭＯＳトランジスタのソース・ドレイン
経路を介することなく上記第２電位点に接続され、上記第３ＭＯＳトランジスタをオン状態として上記第１
電位点と上記第２電位点との間にオン状態の上記第２Ｍ
ＯＳトランジスタのソース・ドレイン経路を介して電流
が流れることを許容せしめ、上記第３ＭＯＳトランジス
タをオフ状態として上記第１電位点と上記第２電位点と
の間に上記第２ＭＯＳトランジスタのソース・ドレイン
経路を介して流れるサブスレッショルド電流を制限する
ものであって、上記第３ＭＯＳトランジスタを上記オフ状態とする場合
に、上記第３ＭＯＳトランジスタのゲートに上記第２電
位点の電位よりも低い電位を与えることを特徴とする半
導体集積回路。
【請求項２４】第１電位点と第２電位点との間にソース
・ドレイン経路を有するＰ型の第１ＭＯＳトランジスタ
と、上記第１電位点と上記第２電位点との間にソース・ドレ
イン経路を有し、そのドレインが上記第１ＭＯＳトラン
ジスタのドレインと接続されたＮ型の第２ＭＯＳトラン
ジスタと、上記第２電位点と上記第２ＭＯＳトランジスタのソース
との間にソース・ドレイン経路を有するＮ型の第３ＭＯ
Ｓトランジスタとを有し、上記第１ＭＯＳトランジスタのゲートと上記第２ＭＯＳ
トランジスタのゲートは入力ノードに接続され、上記第
１ＭＯＳトランジスタのドレインと上記第２ＭＯＳトラ
ンジスタのドレインは出力ノードに接続され、上記第２ＭＯＳトランジスタのソースは、上記第３ＭＯ
Ｓトランジスタのソース・ドレイン経路を介して上記第
２電位点に接続され、上記第２ＭＯＳトランジスタのウ
ェルは上記第３ＭＯＳトランジスタのソース・ドレイン
経路を介することなく上記第２電位点に接続され、上記第３ＭＯＳトランジスタをオン状態として上記第１
電位点と上記第２電位点との間にオン状態の上記第２Ｍ
ＯＳトランジスタのソース・ドレイン経路を介して電流
が流れることを許容せしめ、上記第３ＭＯＳトランジス
タをオフ状態として上記第１電位点と上記第２電位点と
の間に上記第２ＭＯＳトランジスタのソース・ドレイン
経路を介して流れるサブスレッショルド電流を制限する
ものであって、上記第３ＭＯＳトランジスタを上記オン状態とする場合
に、上記第３ＭＯＳトランジスタのゲートに上記第１電
位点の電位よりも高い電位を与えることを特徴とする半
導体集積回路。
【請求項２５】第１電位点と第２電位点との間にソース
・ドレイン経路を有する第１ＭＯＳトランジスタと、上記第１電位点と上記第２電位点との間にソース・ドレ
イン経路を有し、そのドレインが上記第１ＭＯＳトラン
ジスタのドレインと接続された第２ＭＯＳトランジスタ
と、それぞれ上記第１電位点と上記第１ＭＯＳトランジスタ
のソースとの間にソース・ドレイン経路を有する第３Ｍ
ＯＳトランジスタ及び第４ＭＯＳトランジスタを含む制
御回路を有し、上記第１ＭＯＳトランジスタのゲートと上記第２ＭＯＳ
トランジスタのゲートは入力ノードに接続され、上記第
１ＭＯＳトランジスタのドレインと上記第２ＭＯＳトラ
ンジスタのドレインは出力ノードに接続され、上記第３ＭＯＳトランジスタのソース・ドレイン経路と
上記第４トランジスタのソース・ドレイン経路とは並列
に接続され、上記第４ＭＯＳトランジスタはカレントミラー回路の出
力トランジスタであって、上記第１ＭＯＳトランジスタはゲート・ソース間の電圧
が０Ｖでもソース・ドレイン経路に電流が流れるトラン
ジスタであって、上記第４ＭＯＳトランジスタのソース
・ドレイン経路を通過する電流は上記第１ＭＯＳトラン
ジスタのソース・ゲート間が０Ｖのときに流れる電流よ
りも小さい電流とされることを特徴とする半導体集積回
路。
【請求項２６】第１電位点と第２電位点との間にソース
・ドレイン経路を有し、そのソースが上記第１電位点に
接続された第１ＭＯＳトランジスタと、上記第１電位点と第３電位点との間にソース・ドレイン
経路を有し、そのソースが上記第３電位点に接続された
第２ＭＯＳトランジスタとを有し、上記第２ＭＯＳトランジスタのゲートに制御信号を印加
し、上記制御信号を第１状態とすることにより上記第２ＭＯ
Ｓトランジスタをオン状態として、上記第１電位点と上
記第２電位点との間にオン状態の上記第１ＭＯＳトラン
ジスタのソース・ドレイン経路を介して電流が流れるこ
とを許容し、上記制御信号を第２状態とすることにより上記第２ＭＯ
Ｓトランジスタをオフ状態として、上記第１電位点と上
記第２電位点との間に上記第１ＭＯＳトランジスタのソ
ース・ドレイン経路を介して流れるサブスレッショルド
電流を制限し、上記第１ＭＯＳトランジスタのウェルは上記第２ＭＯＳ
トランジスタのソース・ドレイン経路を介することなく
上記第３電位点に接続されたことを特徴とする半導体集
積回路。
【請求項２７】上記第１ＭＯＳトランジスタ及び上記第
２ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタ
であって、上記第３電位点は上記第１電位点よりも高電
位であることを特徴とする請求項２６記載の半導体集積
回路。
【請求項２８】上記第１ＭＯＳトランジスタ及び上記第
２ＭＯＳトランジスタはＮチャネルＭＯＳトランジスタ
であって、上記第３電位点は上記第１電位点よりも低電
位であることを特徴とする請求項２６記載の半導体集積
回路。
【請求項２９】上記第２ＭＯＳトランジスタのしきい電
圧の絶対値は上記第１ＭＯＳトランジスタのしきい電圧
の絶対値よりも大きいことを特徴とする請求項２６記載
の半導体集積回路。
【請求項３０】上記第１電位点と上記第２電位点との間
にソース・ドレイン経路を有し、そのドレインが上記第
１ＭＯＳトランジスタのドレインと接続され、上記第１
ＭＯＳトランジスタとは導電型の異なる第３ＭＯＳトラ
ンジスタを具備し、上記第１ＭＯＳトランジスタのゲートと上記第３ＭＯＳ
トランジスタのゲートは入力ノードに接続され、上記第
１ＭＯＳトランジスタのドレインと上記第３ＭＯＳトラ
ンジスタのドレインは出力ノードに接続されていること
を特徴とする請求項２６乃至請求項２９記載の半導体集
積回路。