KR100330084B1 - 반도체집적회로장치 - Google Patents

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Abstract

반도체 집적회로장치는 적어도 2개의 MOS트랜지스터가 각각 설치된 논리게이트로 구성된다. 이 논리 게이트는 제1전위점과 제2전위점에 결속된다.
반도체 집적회로장치는 적어도 논리 게이트와 제2전위점사이 및/또는 논리 게이트와 제1 전위점 사이 결속되는 전류제어 장치를 포함하고, 논리게이트의 동작상태에 따라서 논리게이트로 흐르는 전류값을 제어한다.

Description

반도체 집적회로 장치
본 발명은 미세한 MOS트랜지스터로 구성되는 반도에 집적회로 장치, 특히 고속, 저전력동작에 적합한 회로와 그를 사용한 전자장치에 관한 것이다.
브엘에스아이 테크놀러지의 1989 인터내쇼널심포지움의 시스템과 어플리케이숀 테크니켈페이퍼의 프로시딩의 188-192 페이지 (1989. 5 간행)에 개시되어 있는 바와 같이 MOS트랜지스터가 미세하게 제조될 때, 그의 파괴전압도 낮아지게 된다. 따라서 그 동작전압도 낮아지게 된다. 특히, 동작전압은 밧데리로 동작되는 휴대용장치와 같은데 사용되는 반도체에서 저소비전력을 달성하기 위해 아직 더 낮아져야 한다.
본 발명의 목적은 반도체 집적회로가 미세화된다 해도 고속 및 저소비전력으로 동작 가능한 반도체 집적회로를 제공하는데 있다.
본 발명의 또다른 폭력은 반도체 직접회로가 미세화된다 해도 밧데리 구동에 적합한 고속 및 저소비전력으로 작동 할 수 있는 반도체 집적회로를 제공하는데 있다.
이러한 경우에서, 고속동작을 유지하기 위해서 동작전압의 저하에 대응해서 MOS트랜지스터의 드레시홀드전압(VT)을 저하시키는 것이 필요하게 된다. 이것은 동작속도는 MOS트랜지스터의 유효게이트 전압, 즉 동작전압에서 VT를 뺌으로써 얻어진 값에 따라 좌우되게 되고, 이 값이 크면 클수록 고속으로 되기 때문이다.
예를 들면, 1.5V로 동작하고 0.25㎛의 채널 길이를 가지는 트랜지스터의 드레시홀드 전압의 전형적인 값은 상기 서술된 내용에 의하면 0.35V로 평가된다. 공지의 축소법에 따르면 드레시홀드 전압의 전형적인 값은 트랜지스터의 동작전압이1V로 가정할 때 약0.24V로 된다. 그러나, 만약 드레시홀드전압(VT)이 0.4V 이하로 내려가면, 이것으로는 트랜지스터를 완전하게 턴오프 할 수 없게 되고 이 이후에 기술하는 바와 같이 MOS트랜지스터의 서브드레시홀드 특성(테일링(tai1ing) 특성)에 의해 DC전류가 트랜지스터를 관통해서 흐르기 시작한다. 그래서, 이러한 전류는 1.5V 이하에서의 동작시에 실제로 심각한 문제가 되어왔다.
제35도에 나타난 종래의 CMOS 인버터에 대하여 설명하면, 이상적으로 입력신호(IN)가 로레벨(=VSS) 일 때, N-채널 MOS트랜지스터 (Mn)가 턴오프 되고, 입력신호가 하이레벨(=VCC)일 때. P-채널 MOS트랜지스터 (MP)가 턴오프되어서 어느 경우에도 전류가 흐르지 않는다. 그러나, MOS트랜지스터의 드레시홀드전압(VT)이 낮아지면, 서브드레시홀드전류를 무시할 수 없게 된다. 제36도에 나타난 바와 같이, 서브드레시홀드영역에서 드레인 전류(IDS)는 게이트-소스 전압(VGS)의 지수함수에 비례하고 다음의 식으로 나타난다
여기에서, W는 MOS트랜지스터의 채널폭을 나타내며, 드레시홀드전압(VT)이 규정될 때Io, Wo는 전류값과 채널폭을 나타내고, S는 서브드레시홀드진폭(10배씩 전류를 감소하는데 필요한 게이트-전압진폭)을 나타낸다. 그래서, 다음식으로 표시된 드레시홀드전류(IL)가
VGS=0일때도 흐르게 된다.
제35도에 나타난 CMOS 인버터의 오프상태에서의 트랜지스터에서 VGS=0이기 때문에 상술의 드레시홀드전류(IL)는 비동작시에 고전원전압(VCC)에서 비동작시에 접지전위인 저전원 전압(VSS)으로 흐르게 된다.
이 드레시홀드 전류는 제36도에 나타난 바와 같이 VT에서 VT'로 드레시홀드전압이 낮추어질 때 IL에서 IL'로 지수함수적으로 증가한다. 상기식(2)에서 명확한 바와 같이, 서브드레시홀드전류를 감소시키기 위해서는 S를 감소시키거나 VT를 증가시키면 된다. 그러나, 전자는 유효 게이트전압을 강하하는 것에 의해 속도의 저하를 가져온다. 특히, 내전압의 관점에서 내전압 파괴를 축소함에 따라 동작전압이 낮아지게 되면, 속도의 감소는 현저하게되어 미세구조 제조의 이점은 이미 상실해 버려서 바람직하지 않게 된다.
또한 후자는 다음의 이유때문에 실내온도에서 동작이 전제로 하는 한 적용하기에 어렵다.
서브드레시홀드 진폭(S)은 게이트절연체의 용량(COX)과 게이트 아래의 공핍층의 용량(CD)에 의해 다음과 같은 식으로 나타난다.
여기서 K는 볼쯔만의 상수, T는 절대온도, q는 본체전하를 나타낸다.
상기식에서 밝혀진 대로 COX와 CD를 무시하면 S≥KT 1n 10/q 이고, 그래서 실내에서 60mV 이하로 하는 것이 어렵다.
복수의 MOS 트랜지스터로 구성된 반도체 집적회로의 실제 직류전류가 상술된 현상에 의해 현저하게 증가한다. 즉, 일정 동작속도에서 동작전압이 낮아질 때 드레시홀드전압(VT) 또한 낮아지게 됨으로써 동작이 저저압에서 실행될 때 보다 더 심각한 상태가 발생한다. 특히, 고온에서의 동작시에 VT는 낮아지고 S는 커진다. 그러므로, 이 문제 또한 심각하게 된다. 미래의 컴퓨터 등의 다운사이징(Downsizing)시에 저소비전력이은 중요하며 서브드레시홀드전류의 증가는 본질적인 문제로 된다. 특히, 하나의 셀에 의해 0.9V-1.6V로 작동되는 것이 요망되는 전자장치에서, 또한 전류증가에 대처하는데 매우 중요하다.
상술한 문제점을 해결하기 위해서 본 발명에 따르면, 대소전류공급을 제어하기 위한 제어 회로수단 사용에 따라 이들 전류를 스위칭함으로써 MOS트랜지스터 회로에 전류를 인가 하도록 MOS트랜지스터의 소스와 전원 사이에 삽입된다. 예를 들면, 대전류는 고속동작 요구시에 공급되고, 소전류는 저소비전력이 요구될 때 공급된다.
정상동작시에서는 고속동작이 요구되기 때문에 대전류는 고속동작이 가능하도록 한 전류공급 수단에서 MOS트랜지스터회로로 공급된다. 그러나, 이때 이전에 설명한 바와 같이직류전류가 MOS트랜지스터회로로 흘러서, 동작전류 즉, 부하의 충방전 전류와 비교해서 정상적으로는 매우 적게 되므로 문제가 발생하지 않는다.
한편, 대기시에는 저소비전력이 요구되므로서 공급전류는 서브드레시홀드전류를 억제하게 소전류로 바뀐다. 이때 일반적으로 MOS트랜지스터 회로의 논리전압 진폭은 전류의 제한때문에 대전류의 공급시의 그것보다도 적게되나, 논리레벨이 보장될 수 있는한 문제가 되지 않는다.
상술한 대로, 본 발명과 같은 구성으로 되는 반도체 집적회로장치와 MOS트랜지스터회로의 저소비전력화와 고속을 실현할 수 있다.
또 본 발명에서 하나의 예로서 MOS반도체 집적회로장치에 대해서 기술했으나 일반적으로 MIS(Meta1 InSu1ator Semiconductor)집적회로에도 적용가능하다.
본 발명의 구체적인 실시예가 도면을 참조해서 이 이후 더 자세하게 설명된다.
(실시예 1)
먼저, 제1A 및 제1B도는 본 발명의 원리를 설명하는데 적합한 실시예를 나타낸다. 제1A도는 본 발명의 실시예에 따른 인버터의 회로도이다. 제1A도에서, L은 CMOS 인버터를 나타내며 P채널 MOS트랜지스터(MP)와 N채널트랜지스터(Mn)로 구성되어 있다.
본 발명은 인버터에 적용할 수 있을 뿐만 아니라, 난드(NAND)와 노어(NOR)또는 후에 기술되는 바와 같이 논리게이트군과 같은 논리게이트에도 적용된다.
그러나 단순화 하기 위해 인버터의 경우만 설명한다. SC와 SS는 스위치 RC, RS는 저항을 나타낸다. 인버터(L)의 전원단자(VCL, VSL)와 전원(VCC, VSS) 사이에 각각 병렬로 삽입되는 저항(RC, RS) 및 스위치(SC, SS)에 의해 본 실시예의 특징이 지워진다. 이와 더불어 서브드레시홀드전류감소는 이 이하에 기술한대로 실현하게 된다.
고속동작이 요구되는 주기에서, 스위치(SC, SS)는 온되고, 전원(VCC, VSS)은 인버터(L)로 직접인가 된다(이 이후 고속동작 모드라고 한다).
P채널 MOS트랜지스터(MP)와 N채널 MOS트랜지스터(Mn)의 드레시홀드전압(VT)이 로레벨로설정되면 고속동작이 실행된다. 이때 이전에 기술한 대로 서브드레시홀드전류가 인버터(L)로 흐른다. 그러나, 동작전류 즉, 부하 충 ·방전 전류와 정상적으로 비교해서 아주 적으므로 문제가 되지 않는다.
한편, 저소비전력이 요구되는 주기에서는 스위치(SC, SS)는 오프되고 전력이 저항(RC, RS)을 통해서 인버터로 공급된다(이 이후 저소비전력 모드라 칭한다). 서브드레시홀드전류가 저항을 통해서 흐르는 것으로 인한 전압강하로, VCL은 VCC보다 낮게 떨어지고, VSL은 VSS보다 높게 상승한다. 제2도에 나타난 바와 같이, 서브드레시홀드전류는 다음의 두형태의 메카니즘 수단에 의한 전압강하에 의해 감소한다. 또, 입력신호(IN)가 저레벨(VSS)로 있을 때 N채널 MOS트랜지스터(Mn)가 후술되고,입력신호(IN)가 하이레벨(VCC)일 때 P채널 MOS트랜지스터(MP)도 폭 같이 적용된다.
(i) 소스전위(VSL)가 상승함으로써, 백게이트(back gate) 바이어스(VBS=VSS-VSL=-VM)가 인가되어, 드레시홀드 전압이 VT0에서 VT1로 상승한다. 드레시홀드 전압의 이 상승부는 다음식으로 표현된다.
이와 더블어, 서브드레시홀드 전류는 IL0에서 IL1으로 감소한다.
이때 감소비는:
이고,
여기서 K는 기판 효과계수이다
예를 들면 VM=0.3V, K=0.4V, S=100mW디케이드(decade), 2Ø=0.64V일때 서브드레시홀드전류는 21%로 감소한다.
(ii) 소스전위(VSL)가 상승함으로써, 게이트-소스전압(VGS=VSS-VSL=-VM)이 마이너스로된다. 이와 더불어, 서브드레시홀드 전류는 IL1에서 IL2로 까지 감소하고 이감소비는 :
예를 들면 VM=0.3V S=100mV/decade, 서브드레시홀드 전류는 0.1%로 감소한다.
(i)과 (ii)의 효과를 함께 고려하면, 다음의 식이 얻어진다.
예를 들면 VM=0.3V 일 때, 서브드레시홀드전류는 0.02%로 감소된다.
여기서, VM은 다음의 방정식의 해로 나타낸다.
또한, 인버터(L)의 MOS트랜지스터 (Mp, Mn)의 백게이트는 각소스(VCL, VSL)에 연결되나, 상기(i)의 내용의 효과를 얻기 위해서 제1A도에 나타난 바와 같이 전원(VCC, VSS)으로 백게이트를 연결하는 것이 더바람직하다.
제3도는 서브드레시홀드전류 감소효과를 나타낸다. 여기서 미래의 대규모 LSI가 극단적인 저전압에서 동작한다고 가정하면, 백게이트바이어스가 0일 때 드레시홀드전압 VTO= 0.05V에서 0.15V이고, 전체 LSI에서 오프상태에서의 트랜지스터의 채널폭의 합계(W)는 W=100m 인 경우에 대해서 계산이 이루어진다. 저항이 증가하면 할수록 VM는 더 크게 되어서 효과가 증대된다. 극단적인 경우에서는 저항을 무한대로 즉 제거할수도 있다.
그러나 제1B도에 나타난 바와 같이, 출력신호(OUT)의 논리전압진폭은 입력신호(IN)의 논리전압진폭 보다 적게 된다. 따라서 다단 접속의 경우에 신호의 전압레벨에 주의를 기울려 야하고 그것은 후에 설명된다.
또한 본 발명은 자동적으로 드레시홀드 전압의 불안정을 보상하는 기능을 가진다. 즉,드레시홀드전압이 낮고, 서브드레시홀드전류가 높으면 저항에 의한 전압강하(VM)는 더 크게되고, 드레시홀드전압이 높고, 서브드레시홀드전류가 적으면 전압강하(VM)는 더 적어진다.
두 경우 모두에서, 전류의 불안정이 억제된다. 제3도에서 나타난 바와 같이, 서브드레시홀드 전류의 불안정은 저항값이 커짐에 따라 적어진다. 예를 들면, 저항값은 3KΩ 이상으로 설정되면 서브드레시홀드전류 (IL)의 불안정은 드레시홀드전압이 ±0.05V 만큼 요동한다고 해도 ±20% 이내로 억제된다.
(실시예 2)
다음에 실시예 1에서 설명된 저항과 스위치를 실현하기 위한 구체적인 방법을 설명한다.
제4도는 MOS트랜지스터에 의해 실현되는 스위치와 저항 모두의 예를 나타낸다.
본 실시예는 본출원의 청구범위 제39항에 대응하는 것으로, 제1 도전형의 제1MOS트랜지스터가 P형(MP)일 때, 제2 도전형의 제2MOS트랜지스터는 N형(MS)인 경우엔, 제1노드(VCL) 및 제2노드(VSL), 제1전위점(VCC) 및 제2전위점(VSS), 제어신호(C), 제1전류공급수단(제3MOS트랜지스터)(MC1) 및 제2전류공급수단(MC2)으로 구성되어진다. 반대로, 제1 도전형의 제1MOS트랜지스터가 N형(MS)일 때, 제2 도전형의 제2MOS트랜지스터는 P형(MP)인 경우엔, 제1노드(VSL)및 제2노드(VCL), 제1전위점(VSS) 및 제2전위점(VCC), 제어신호(S), 제1전류공급수단(제3MOS트랜지스터) (MS1) 및 제2전류공급수단(MS2)으로 구성되어진다.
상기 제1전류공급수단 및 제2전류공급수단은 예컨대 도 18에서는 각각 스위치(SC, SS) 및 저항(RC, RS)에 대응될 수 있으며, 도 18에서는 좌측에서부터 제1MOS트랜지스터가 N형인 경우와 P형인 경우가 교대로 배열되어 있다.
스위칭 M0S트랜지스터(제3MOS트랜지스터)(MC1, MS1)는 모두 큰 콘덕턱스를 가지고 제1A도에 나타난 바와 같이 스위치(SC, SS)에 각각 대응한다. 고속동작모드에서, MOS트랜지스터(MC1, MS1)는 신호(ØC)를 저레벨로 신호(ØS)를 고레벨로 각각 함으므로써 턴온된다.
전압레벨 (ØC, ØS)은 각각 VSS, VCC가 되나 또 MOS트랜지스터(MC1, MS1)의 콘덕턴스를크게 만들기 위해서 전압레벨(ØC)이 전원(VSS)보다 낮게 설정되고 전압레벨 (ØS)은 전원(VCC)보다 크게 설정되도록 배열될 수 있다. 이것을 EEPROM과 DRAM에서공지의 온칩브스터회로에 의해 상기전압이 생성되거나 칩의 외부로부터 상기에 전압을 인가하면 된다.
저소비전력 모드에서, MOS트랜지스터(MC1, MS1)는 상기와는 역으로 전압레벨 (ØC)을 하이레벨로 전압레벨(ØS)을 로레벨로 함으로써 오프되게 된다. 이때 이것이 전류를 완전하게 억제하기 위해 배열되어야 한다. 이러한 목적을 달성하기 위해서는 2개의 방법이 동원된다. 첫번째 방법은 외부전압의 수단 또는 온칩브스터 회로에 의해 전압레벨(ØC)을 전원(VCC)보다 높게 만들어지고 전압레벨(ØS)은 전원 (VSS)보다 낮게 만들어진다. 두번째 방법에서는, 인버터(L)에서 사용되는 트랜지스터보다 높은 드레시홀드전압(더 높아진)을 가지는트랜지스터로 MC1과 MS1을 사용하게 된다. 첫번째방법은 다른 드레시홀드전압을 가지는 트랜지스터를 생산하기 위한 프로세스가 필요 없는 이점을 갖게 된다. 한편, 두번째방법은 외부전압이나 또는 온칩브스터 회로를 수신하기 위한 단자가 필요하지 않으므로 영역 축소라는 점에서 이점을 가질 수 있다.
MOS트랜지스터 (MC2, MS2)는 적은 콘덕턴스를 가지고, 제1도에 나타난 대로 저항(RC, RS)에 각각 대응한다. 이들 트랜지스터는 그들 게이트에서 전원(VSS, VSS)에 각각 접속되고, 항상 온상태를 유지한다. 이들 트랜지스터는 오프할 필요가 없으므로 그들의 드레시홀드 전압이 저하한다 해도 문제가 생기지 않는다.
또, MOS트랜지스터(MC2)로써 N-채널 MOS트랜지스터와 MOS트랜지스터(MS2)로써P-채널 MOS트랜지스터를 사용하는 것이 또한 가능하다. 예를 들면, 하나의 예로서 MC2의 N-채널 트랜지스터를 취하면 게이트 및 드레인에 접속된 단자가 단자(VCC)에 접속되고, 소스가 단자(VCL)에 접속되는 소위 다이오드 결합에 의해 저항이 유효적절하게 실현될 수 있다. 채널폭과 N-채널 MOS트랜지스터의 드레시홀드전압을 제어함으로써, 전압(VCL)은 예를 들면 대기시에 N-채널 MOS트랜지스터의 드레시홀드전압에 의해 전원(VCC)에서 강하된 전압으로 설정될 수 있다. 그래서 큰 마진으로 서브드레시홀드전류를 감소시킬 수 있다.
다음에, 본 발명에 인가되는 주기에 대해 설명한다. 제5A도에서 제5C도는 신호(ØC, ØS)의 타이밍의 예를 나타낸다.
제5A도 및 제5B는 본 발명이 메모리 LSI에 적용되는 경우를 나타낸다. 메모리 LSI는 외부로부터의 클릭신호인 칩인에이블신호(CE)(상보신호)가 로레벨 일 때 동작 상태로 들어가고 신호(CE)가 하이레벨 일 때 스탠바이 상태로 들어간다. 제5A도의 경우에서, 내부신호(ØC)는 신호(CE)1의 하강에 동기해서 로레벨로 들어가고 신호(CE)의 상승에 약간 뒤져서 하이레벨로 들어간다. 내부신호(ØS)는 상기와 역으로 나타낸다.
그래서 도면의 a에서 나타난 주기는 고속동작모드가 되고 b에서의 주기는 저소비전력모드가 된다. 일반적으로 복수의 메모리 LSI를 사용하는 메모리장치에서, 동작상태에 있는 LSI의 수는 작고 대다수의 LSI는 대기 상태이다. 따라서 대기 상태에 있는 그들 LSI는 본 발명에서 이용한 저소비전력상태로 들어갈 때 전체메모리 유니트의 저소비전력을 얻는데 크게 기여한다. 또 저소비전력 모드로 들어 갈 때까지 신호(CE)의 상승에서 지연을 하는 이유는 LSI가 내부회로를 임시 리셋트하기 위한 것이다.
제5B도는 또 저소비전력을 목표로한 실시예를 나타낸다. 여기서 신호(CE)가 바뀐 후 즉시 일부만이 고속 동작모드로 들어간다. 즉 데이터 판독 기록은 신호 (CE)가 로레벨로 들어간 후 즉시 실행되고 내부회로는 신호(CE)가 하이레벨로 들어간 후 즉시 리셋트된다. 그러므로 이들주기는 본 발명에 따르면 고속동작모드로 들어가고 다른주기는 본 발명에 따르면 저소비전력모드로 들어간다. 또한 여기에는 설명되어 있지 않으나, 어드레스신호가 바뀔 때 고속동작모드로 들어가도록 배열된다.
제5C도는 마이크로프로세서에 적용한 본 발명의 실시예를 나타낸다. 클릭신호(CLK)는 정상동작 상태로 적용된다. 이때, 신호(ØC)는 로레벨이고 신호(ØS)는 하이레벨으로 고속동작모드 임을 나타낸다. 마이크로프로세스가 대기상태로 들어갈 때 또는 데이터 유지상태일 때 클릭신호(CLK)는 중지되고 신호(BU)는 하이레벨로 된다. 신호(ØC)는 하이레벨을, 신호 (ØS)는 상기와 동기해서 로레벨로 나타내고 저소비 전력모드인을 나타낸다. 이와 더불어 마이크로프세서의 전력소비는 감소되고, 밧데리와 같은 적은 용량의 전원을 가지고 오랫동안 마이크로 프로세서를 백업하는 것이 가능하다.
제6도는 제4도에 나타난 회로를 실현화 하기 위한 장치의 구조의 실시예를 나타낸다. 도면에서 폴리실리콘(130, 131, 132, 133)은 제4도에 나타난 게이트 (MC2, MP, MN, MS2)에 대응한다(MC1과 MS1은 여기서는 도시되지 않음).
MOS트랜지스터(MC2, MP)가 공통으로 n+확산층(120)을 통해서 전원 (VCC)에 접속되는 동일 n-웰(101)을 유지하는 것을 유의할 필요가 있다. 또한 Mn, MS2는 상기와 유사한 방법으로 공통으로 VSS에 접속되는 P-기판을 유지한다.
상술한 바에서 알 수 있는 바와 같이, (i)내용에서 설명한 효과를 생성할 수 있을 뿐만아니라 소스에 MOS트랜지스터의 백게이트를 접속한 것과 비교해서 MOS트랜지스터의 백게이트를 전원(VCC, VSS)에 접속하는 레이 아웃영역의 절약이라는 점에서 더 잇점을 얻을 수 있다.
n-웰이 여기에서 나타난 예에서 P-기판 내에서 형성되나, P-웰 역시 상기와는 역으로 n-기판 내에서 형성되게 된다. 다른 경우로, 1989. 2월에 간행된 아이에스에스씨씨, 다이제스트오프 테크니컬페이퍼 248-249페이지에 기재되어 있는 것과 같이 이 2중웰 구조도 적용할 수 있다.
(실시예 3)
스위치와 저항을 실현하기 위한 또 다른 방법이 제7도에 나타나 있다.
본 실시예의 특성은 전류 미러회로를 사용하는 것이다. 즉. 같은 드레시홀드 전압을 가지는 MOS트랜지스터(MC2, MC3)는 전류 미러회로라고 하는 것을 형성하고 전류원(Io)에 비례하는 전류는 그 인피던스가 큰 MOS트랜지스터(MC2)로 흐른다. MOS트랜지스터(MS2, MS3)에도 같이 인가 된다. 그래서 M0S트랜지스터(MC2, MS2)는 고저항을 가지게 된다. 또 전류원(Io)과 MOS트랜지스터(MC3, MS3)로 구성되는 회로(CS)는 복수의 논리게이트에 의해 공통으로 유지되어도 된다. 전류미러회로가 여기서 설명하는 회로에 국한되지 않을 뿐만 아니라 다른 회로도 사용될 수 있다. 예를 들면 바이폴라트랜지스터가 MOS트랜지스터 대신에 사용 될 수 있다. 설명한 바와 같이, 스위치 및 저항을 실현하기 위한 방법으로 여러 가지 변형이 가능하다. 요컨대, 고속동작이 요구되는 주기에서 대전류를 인가하기 위한 어떤 수단과 저소비전력이 요구되는 주기에서 소전류를 인가 하기 위한 수단이면 어느 것이라도 된다. 제1도에 나타난 대로 간략화를 위해 이 이후의 스위치와 저항이 도면에 도시된다.
(실시예 4)
인버터의 MOS트랜지스터의 백게이트는 전원(VWW, VSS)에 국한되지 않는 다른 전원에 접속될 수 있고, 그 전압은 또한 여러 가지 변경이 가능하다. 제8도에 한 실시예가 나타나 있다.
MOS트랜지스터(Mp, Mn)의 백게이트는 여기서 전원(VWW, VSS)에 각각 접속되고 그 백게이트 전압치는 대기시와 동작시에 따라서 바뀐다. 전원(VSS)에 관해서, 고속동작이 요구되는 주기에서는 전원(VSS)은 얕게 만들어지고(또는 극단적 경우에는 약간 프러스로), MOS트랜지스터(Mn)의 드레시홀드전압(VT)은 고속동작이 가능하도록낮추어지게 된다. 저소비전력이 요구되는 주기에서는 VSS는 깊게 만들어지고 MOS트랜지스터(Mn)의 드레시홀드전압(VT)이 상승 되어서 서브드레시홀드전류를 억제한다. 이와 더불어, 내용(i)에서 이전에 설명된 효과가 더 증대된다. 전원(VSS)을 이미 설명했으나, 전압의 극성이 역일 경우만 제외하고는 전원(VWW)에 똑같이 적용된다. 또한 이런 종류의 백전압 생성회로는 1985. 2월간행 아이에스에스씨씨 다이제트오브 테크니컬 페이퍼 254-255페이지에 개시되어 있다.
제9도는 제8도에 나타난 회로를 실현화 하기 위한 장치구조의 실시예를 나타낸다. 여기에서 이전에 설명한 3중웰 구조가 사용되고 n-웰(105)(P-채널 MOS트랜지스터의 백게이트)은 n+확산층(120)을 통해서 전원(VWW)에 접속되고 P-웰(103)(N-채널 MOS트랜지스터의 백게이트)은 P+확산층(127)을 통해서 전원(VSS)에 접속된다.
이 3중웰 구조는 P-채널 및, N-채널이 모두가 각회로에 독립적인 웰로 편입되므로서 백게이트 전압이 각회로에 대하여 설정될 수 있게 된다는 이점을 가진다. 예를 들면 동작상태에서 회로와 대기상태에서 회로가 하나의 LSI에 포함될 때 전자의 얕은 백게이트와 후자의 깊은 백게이트를 만드는 것이 가능하다.
(실시예 5)
다음에, 다단으로 접속된 인버터 열의 경우에 대해 설명한다.
간략화를 위해 먼저 2단의 경우에 대해서 그 원리를 설명한다. 제10A도는CMOS인버터(L1, L2)에 접속되는 경우에서의 회로도를 나타낸다. 스위치(SCi, SSi)와 저항(RCi, RSi)은 매단계에서 인버터로 해서 삽입된다.
고속동작모드에 있어서 4개의 스위치 모두가 온이 되고 전원(VCC, VSS)은 직접 인버터(L1, L2)르 인가된다. 고속동작은 인버터의 MOS트랜지스터의 드레시홀드전압을 로레벨로 설정함으로써 가능하게 된다. 한편 저소비전력 모드에서는 4개의 스위치모드가 오프로 되어 전원이 저항을 통해서 인버터로 공급된다. VCL1자 VCL2는 전원(VCC)보다 낮게 떨어지고 VSL1과 VSL2는 서브드레시홀드전류가 저항을 통해서 흐름으로서 전압강하에 의해 전원(VSS)보다 높아지게 된다.
제1단으 인버터(L1)에 관해서는, 서브드레시홀드전류는 제1도의 경우에서의 동양의 방법으로 전술한 (i), (ii)에서의 메카니즘에 의해서 감소한다. 그러나 인버터(L1)의 출력(N1)의 논리전압진폭은 입력신호(IN)의 논리 전압진폭보다 적다. 즉 입력신호(IN)가 로레벨 일 때(=VSS) N1의 전압레벨은 VCL1을 나타내고 입력신호(I)가 하이레벨 일 때(=VCC) N1의 전압레벨은 VSL1을 나타낸다. 출력(N1)은 제2단에서 인버터(L2)의 입력이므로, VCC>VCL1>VCL2와 VSS<VSL1<VSL2가 인버터(L2)의 서브드레시홀드전류 감소에 유효하도록 저항치를 설정하는 것이 바람직하다. 이와 더불어, 서브드레시홀드 전류는 인버터(L2)에 관해 이전에 설명한 내용(i), (ii)에서의 메카니즘에 의해 역시 감소 한다. VCL1=VCL2및 VSL1=VSL2일 때 내용(i)에 의한 효과가 얻어지나, 내용(ii)에 의한 효과는 얻어지지 않는다.
(실시예 6)
또한 제 11도에 나타난 다중 결합에도 같게 적용되고, VCC>VCL1>VCL2> .... >VCLK및 VSS<VSL1<VSL2<....<VSLK의 효과가 얻어지도록 하는 것이 연장된다.
그러나, 논리전압진폭은 제11B도에 나타난 대로 차례차례로 적어지게 되고 전압진폭은 적당한 레벨 변환회로를 삽입함으로써 회복된다. 본 실시예에서, 레벨변환회로(LC)는 출력신호(OUT)의 논리전압진폭이 입력신호(IN)의 그것과 같이 되도록 K번째 단에서 인버터 뒤에 추가된다. 이런 종류의 레벨변환회로는 예를 들면, 1992년 6월에 심포지움 브엘에스아이의 다이제스트오프 테크니컬 페이퍼 82-83페이지에 개시되어 있다.
레벨변환회로 (LC)는 고속동작시에서는 요구되지 않는다. 그 이유는 모두의 스위치가 온 상태로 있으므로 VCL1=VCL2=....=VCLK=VCC및 VSL1=VSL2=....=VSLK=VSS와 논리전압진폭에서의 감소가 적어지기 때문이다. 그래서, 고속동작시에 레벨변환회로를 바이패스 할 수 있게 스위치(SLC)를 온으로 함으로써 지연을 피할 수 있다.
(실시예 7)
제12A도는 다단접속의 인버터열의 또다른 실시예를 나타낸다. 본실시예에 있어서, 모든스위치(SC, SS)와 저항(RC, RS)은 인버터(L1-LK)의 수단으로 공통으로 유지되고 전압(VCL,VSL)은 인버터(L1-LK)에 공통으로 걸린다. 그러므로 이전에 설명한 내용(i)내의 메카니즘에 의해 드레시홀드 전류감소 효과가 얻어지나, 내용(ii)에 의한 효과는 제10도를 참조하여 설명한대로 얻어지지 않는다.
그래서 서브드레시홀드 전류감소 효과는 이전의 실시예의 그것보다 적게된다.
그러나 한편 스위치와 저항의 레이아웃영역이 절약된다 하는 잇점은 있다. 또 입출력신호를 포함하는 모든 신호의 전압레벨이 같다는 특성이 있고, 제12B도에 나타난 대로 이전의 실시예에서 논리전압진폭에서의 감소가 없다는 점이다. 그 결과 레벨변화 회로가 필요하지않고 낸드(NAND)회로, 노어(NOR)회로와 같은 논리회로를 쉽게 제조할 수 있다는 매력이 있다.
(실시예 8)
다음에, 본 발명을 일반결합 논리회로에 적용하는 경우에 대해서 설명한다.
예를 들면 제13도에 나타난 결합논리회로에 대해 생각해보자. 본 발명에 적용하기 위하여 제13도에 나타난 바와 같이 먼저 논리게이트를 그룹화했다. 본실시예에 있어서 논리게이트(L1-L15)의 15개는 3개의 그룹(G1, G2, G3)으로 분할된다. 집단화에서 이후 i번째 그룹에 포함되는 논리게이트의 출력신호는 (i+1)번째 그룹의 논리게이트로 입력만 되도록 배치된다.
다음에 제14도에 나타난 바와 같이 스위치와 저항이 각논리게이트 그룹 및 전원사이에 삽입된다. 논리게이트의 출력신호의 논리전압진폭이 제11B도에 나타난경우와 유사하게 차례차례로 적어지게 되고 레벨변환그룹(GC1, GC2)은 전압진폭을 회복하도록 제14도에 나타난 바와 같이 삽입된다. 또한 설명되어 있지 않으나 레벨변환그룹(GC1, GC2)은 제11A도의 경우에 유사한 고속동작시에 바이패스하게 된다.
본실시예의 특징중의 하나는 같은 그룹에 포함된 논리게이트가 공통으로 스위치와 저항을 잡고 있는 것이다. 제13도에 나타난 실시예에 대해 언급하면, 3개의 인버터는 공통으로 저항(RC1, RS1) 및 스위치(SC1, SS1)를 거느리는 그룹(G1)에 포함된다.
본실시예의 또다른 특징은 스위치와 저항이 레벨 변환회로 전후에 그룹에 의해 공통으로 잡혀진다는 점이다. 즉, 그룹(G1, GKH)은 스위치(SC1, SS1,) 및 저항(RC1, RS1)을 공통으로 잡고 있고, 그룹(G2, GK+2)은 스위치(SC2, SS2) 및 저항(RC2, RS2)을 공통으로 잡고 있고, 그룹(GK, G2K)은 스위치(SCK, SSK) 및 저항(RCK, RSK)을 공통으로 각각 잡고 있다는 점이다.
상술한 바대로 복수의 논리게이트에 의해 스위치와 저항이 공통으로 잡혀짐으로써 레이아웃 영역을 절약하도록 전LSI에서 스위치의 수와 저항을 감소하는 것이 가능하다.
(실시예 9)
제15도는 본 발명의 또다른 실시예를 나타낸다. 제15도에 나타난 실시예에서 지금까지 설명된 실시예와는 다른 전이 전압리미터(전압강하 및 전압승압회호)(VC1,VC2, ...., VCK) 및 (VS1, VS2, ...., VSK) 가 사용된다는 것이다.
저소비전력이 요구될 때, 스위치(TC1-TCK) 및 스위치(TS1-TSK)가 설명된 쪽으로 바꾸어져서, 전원이 전압리미터 수단에 의해 논리게이트 그룹으로 공급된다.
전압리미터(VC1, VC2, ...., VCK)는 전원전압(VCC)의 한쪽의 전압강하회로로써 동작하고 전원(VCC)보다 낮은 거의 안정화된 내부전압(VCL1, VCL2, ..., VCLK)을 각각 생성한다.
한편 VS1, VS2, ...., VSK는 정지(VSS)측에서 승압회로로서 동작하고, 전압(VSS) 보다 높은 거의 안정화된 내부전압(VSL1, VSL2, ...., VSLK)을 각각 생성한다.
이전에 설명한 실시예와 유사한 생성전압에 대해 VCC>VCL1>VCL2> .... >VCLK와 VSS<VSL1<VSL2< .... <VSLK가 되도록 추천된다. 또한 이런 종류의 전압리미터는 JP-A-2-246516에 개시되어 있다.
상기설명과 대비해서, 고속동작이 요구될때 스위치가 설명된 반대쪽으로 바뀌어지면 전원(VCC, VSS)은 논리게이트 그룹으로 직접 인가 되어서 고속동작이 가능하게 된다. 또한 전압리미터가 이때 필요없게 되므로서, 그 동작은 정지된다.
(실시예 10, 11)
인버터열(intverter chain)과 결합논리회로와 같이 귀환없는 회로는 지금까지 이 실시예에서 사용되나 본 발명은 귀환을 가진 회로에도 적용하게 된다. 제16A도에 나타난 난드게이트 2개를 결합함으로서 얻어지는 랫치회로의 경우는 한 실시예로써 설명한다.
제16B도는 회로도를 나타낸다. 스위치(SC1, SS1, SC2, SS2)및 저항(RC1, RS1, RC2,RS2)은 2개의 난드게이트(L1, L2)와 전원(VCC) 및 접지(VSS) 사이에 각각 삽입된다. VCL1, 및 VCL2는 VCC보다 낮게 감소하고, VSL1및 VSL2는 VSS보다 높게 증가하여 이전에 설명한 내용(i)에서의 메커니즘에 의해 서브드레시홀드전압이 감소된다.
제17도는 서브드레시홀드전류를 더 감소시키기 위해 다른 MOS트랜지스터 (MP11, MP21,MN11, MN21)보다 크게(더 향상되게) 만들어진 정보를 랫치하기 위해 4개의 MOS트랜지스터(MP12, MP22, MN12, MN22)의 드레시홀드전압(VT)이 사용되는 실시예를 나타낸다.
입력신호가 인가되는 다른 MOS트랜지스터(MP11, MP21, MN11, MN21)의 드레시홀드전압(VT)이 로레벨로 남어져 있음으로써 고속동작이 가능하다. 이 경우에 있어서 스위치와 전원(VSS)측 상의 저항은 필요하지 않다. 고드레시홀드전압을 가지는 전원(VSS)측상에 트랜지스터(Mn12, Mn22)의 수단에 의해 전류를 확실하게 억제하는 것이 가능하기 때문이다.
(실시예 12, 13)
이제까지 나타난 실시예에 있어서 로레벨 또는 하이레벨온이 되는 입력신호모두에서 서브드레시홀드 전류를 감소하는 것이 가능하다. 그러나 실질적인 LSI에 있어서 서브드레시홀드 전류감소가 요구되는 주기에서 특정신호의 레벨은 즉, 대기상태에서 많은 경우가 이미 공지되어 있다. 그러한 경우에 있어서, 보다 간략한 회로에 의해 서브드레시홀드 전류를 감소하는 것이 가능하다.
제18도는 대기상태에서 입력신호(IN)가 로레벨 "L"로 되는 것을 인지하는 경우의 인버터열의 회로의 실시예를 나타낸다.
본 실시예는 상기 실시예 2에서도 설명한 바와 같이 본원 청구범위 제39항에 대응하는 것이고, 아울러 제52항에도 대응된다. 제1MOS트랜지스터가 N형인 경우와 P형인 경우가 교대로 연결되어 있다.
입력신호(IN)가 로레벨로 되므로서 노드(N1, N3, N5, ....)는 하이레벨을 나타내고 노드(N2, N4, N6, ....)는 로레벨을 나타낸다. 그래서 P채널 MOS트랜지스터 사이의 MP2, MP4,... 는 오프상태에 있고 N채널 MOS트랜지스터 사이의 MN1, MN3, ..... 는 오프상태이다. 오프상태에서 그들 트랜지스터의 소스에서 스위치와 저항을 삽입하는 것이 가능하다. 때문에 서브드레시홀드 전류가 흘러들어가는 것이 오프상태에서의 트랜지스터이다.
또한 제19도에 나타난 대로 복수의 인버터의 수단에 의해 스위치와 저항이 공통으로 잡혀있다면 문제가 없다. 이들 실시예가 입력신호의 레벨이 공지되어 한다는 사실에 제한이 된다해도 단순회로에 의해 서브드레시홀드전류를 감소할 수 있다. 제18도 및 제19도와 제11A도를 비교할 때 더 명확하게 알 수 있는 바와 같이다수의 스위치와 저항이 저감되고 레벨변환 회로가 필요없게 된다.
(실시예 14, 15)
인버터에서뿐만 아니라, 난드게이트 및 노어게이트와 같은 논리게이트 까지도, 대기시에 서 입력신호의 레빌이 공지될 때, 보다 간략회로에 의해 서브드레시홀드 전류를 감소하는 것이 가능하다. 제20도는 두개의 입력 난드게이트의 실시예를 나타내고, 제21도는 두개의 입력노어 게이트의 실시예를 나타낸다. 두개입력신호(IN1, IN2)의 양쪽의 경우에서는 로레벨 또는 모두 하이레벨이고, 이들 게이트는 실지로 인버터와 동등하다.
따라서 제18도 및 제19도에 설명한 방법이 적용된다. 이 문제는 도면에 나타난 대로 하나의 입력이 로레벨 "L"이고 다른 입력은 하이레벨 "H" 인 경우에 존재한다.
제20도에 나타난 난드 (NAND)게이트의 경우에서는, P채널 MOS트랜지스터 (MP12)와 N채널 MOSFET(MN11)가 오프상태이다. 그러나 출력(OUT)이 하이레벨 이고 그것에 서브드레시홀드전류가 흘러들어가는 것은 MOS트랜지스터(MN11) 이다. 그래서 VSS측상의 스위치와 저항을 삽입하는데 충분하다. 역으로 제18도 및 제19도에 설명한 방법이 적용된다.
이 문제는 하나의 입력이 로레벨 "L"이고 다른 입력은 도면에 나타난 대로 하이레벨 "H'인 경우가 존재한다. 제20도에 나타난 NAND게이트의 경우에서, P-채널MOS트랜지스터(MP12)와 N-채널 MOS트랜지스터(MN11) 오프상태 이다.
그러나 출력(OUT)은 하이레벨에서 온이므로, 서브드레시홀드전류가 흘러들어가는 것은 MOS트랜지스터(MN11) 이다. 그래서 전원(VSS)측에 스위치와 저항을 삽입하는데 충분하다. 역으로 제21도에 나타난 노어게이트 경우에서 서브드레시홀드전류가 흘러들어가는 것은 P-채널 MOS트랜지스터(MP14)이다. 그래서 전원(VCC)측에 스위치 저항을 삽입하는데 충분하다.
제20도 및 제21도는 본 발명이 2개의 입력논리게이트에 인가되는 실시예를 나타내나 본 발명은 3개 이상의 입력을 가지는 논리게이트로 유사한 방법으로도 적용할 수 있다.
또, 이것은 스위치와 저항이 다른 논리게이트를 공통으로 잡고 있는 것은 당연하다.
(실시예 16)
제22도는 클럭(CLK1)이 로레벨이고 대기시의 클럭인버터에서 클럭(CLK2)이 하이레벨 것을 포함한 경우의 회로의 예이다. 이 경우에서 MOS트랜지스터(MP16, MN16)가 오프상태이므로 출력(OUT)은 하이 임피던스를 보이고, 그전압레벨은 출력(OUT)에 결속된 또다른 회로(도시되지 않음)에 의해 결정된다. 그것은 서브드레시홀드 전류가 흐르는 트랜지스터(MP16) 또는(Mn16)의 전압레벨에 의해 결정되므로서 이 경우에는 VCC및 VSS측 양측 모두에 스위치와 저항을 삽입하는 것이 가능하다.
(실시예 17)
일반적인 결합논리회로의 경우에는 입력신호의 레벨이 미리 인지되었을 때 보다 간략한회로에 의해 서브드레시홀드전류를 감소시키는 것이 가능하다.
하나의 예로서 제23도에 나타난 결합논리회로를 이용해서 설명한다.
제23도는 이 회로의 입력(1N1-1N6)모두가 로레벨 인 것이 알려진 경우에서의 회로구조의 예를 나타낸다.
인버터(L1-L3, L5, L6)에 관해서 스위치와 저항을 인버터(L1-L3)의 VSS측과 제18도 및 제19도와 유사하게 인버터(L5, L6)측에 삽입되게 된다.
입력신호 모두가 로레벨이므로 노어게이트(L7)는 실제로 인버터와 동등하게 된다. 따라서 VSS측상에 스위치와 저항을 삽입하는 것이 가능하다.
노아 게이트(L4)에 대해서 입력신호중 하나는 로레벨이고 다른 하나는 하이레벨이기 때문에 제21도와 유사하게 VCC측에 스위치 및 저항이 삽입된다. 8개의 난드 게이트중 L12에 대한 3개의 입력신호 모두가 로레벨이고 L12가 인버터와 등가이기 때문에 스위치 및 저항이 VCC측에 삽입된다. 로레벨 및 하이레벨 상의 입력신호들은 다른 난드 게이트에 포함되기 때문에 제20도와 유사하게 VSS측에 스위치 및 저항을 삽입하면 된다.
상기 설명에서 명백해진 것과 같이, 하이레벨의 출력을 구비한 논리게이트에대한 VSS측과 로레벨의 출력을 구비한 논리게이트에 대한 VCC측에 스위치 및 저항을 삽입하는 것이 충분하다. 레이아웃(1ayout)의 면적은 복수의 논리게이트로 상기 스위치 및 저항을 공통으로 수용하는 것에 의해 절감될 수 있다.
(실시예 18)
신호레벨이 미리 공지된 경우 피드백(feedback)을 구비한 단순회로에 의해 서브드레시홀드 전류를 감소시키는 것이 가능하다. 제24도는 본 발명이 제16A도에 도시된 랫치회로에적용된 예를 나타낸다.
상기 종류의 랫치회호 있어서, 입력신호(IN1, IN2)모두 대기상태에서 하이레벨이고, 출력신호(OUT1, OUT2)중 하나는 로레벨로 되고 다른 하나는 하이레벨로 되어 1비트의 정보를 갖는다. 제24도는 출력신호(OUT1)가 로레벨이고 출력신호(OUT2)가 하이레벨인 경우 회로구조예를 나타낸다. 난드게이트(L1)는 2개의 입력신호가 모두 하이레벨이기 때문에 인버터와 등가이고, 스위치 및 저항은 제18도 및 제19도와 유사하게 VCC측에 삽입된다. 난드게이트(L2)의 입력신호중 하나는 로레벨이고 다른 하나는 하이레벨이기 때문에 제20도와 유사하게 VSS측에 스위치 및 저항을 삽입하면 된다. 상기 스위치 및 저항이 다른 논리회로와 함께 공통으로 잡혀지는 것은 당연하다.
(실시예 19)
제25도는 본 발명이 메모리(LSI)등과 같은 공지의 데이터 출력버퍼에 적용된예를 나타낸다. 대기상태에서 출력인에이블 신호(OE)는 로레벨이고, 난드게이트 (L21, L22)의 출력은 하이레벨이며, 인버터(L23)의 출력은 로레벨이다. 따라서 출력단 (L24)을 구성하는 2개의 MOS트랜지스터(MP20, MN20)는 모두 오프(Off)상태이고, 출력 (DOUT)은 높은 임피던스를 갖는다.
논리게이트(L21)내지 논리게이트(L23)에 대해서 제23도를 참조한 설명에서 일정한 수단에 따라 VSS또는 VCC측에 스위치 및 저항을 삽입하면 된다. 출력단(L24)에 대해서 제22도에 도시된 클릭 인버터와 유사한 방식으호 VCC및 VSS측 양쪽에 스위치 및 저항을 삽입하면 된다.
(실시예 20)
제26도는 본 발명이 메모리(LSI)등과 같은 공지의 데이터 입력버퍼에 적용된 예를 나타낸다. 제26도에서 SB는 대기상태에서 하이레벨을 나타내는 신호를 표시한다.
인버터(L31, L32)의 출력은 제4도 및 제7도에 도시된 스위치를 각각 제어하기 위해 신호(ØS,ØA)로서 사용된다. C33은 난드 게이트를 표시하고 Ø3와 데이터 입력신호(DIN)를 받는다. ØS가 대기상태에서 로레벨이기 때문에 L33의 출력은 입력신호(DIN)에 관계없이 하이레벨을 나타낸다. 따라서 인버터(L34)의 출력(din)은 로레벨을 나타낸다. 한편 SB는 동작상태에서 로레벨이기 때문에 출력(din)은 입력신호 (DIN)의 결과로 생긴다.
난드게이트(L33)와 인버터(L34)에 대하여 서브드레시홀드 전류는 각각 VSS및 VCC측에 스위치 및 저항을 삽입시키는 것에 의해 감소될 수 있다. 비록 상기 기술들이 인버터(L31, L32)에 사용되지 않지만 서브드레시홀드 전류는 MOS트랜지스터의 드레시홀드 전압을 높이는 것에 의해 감소될 수 있다. 동작상태에서 대기상태로 변하는 많은 경우에도 고속동작이 필요하지 않기 때문에 높은 드레시홀드 전압을 갖는 MOS트랜지스터를 사용하는데 문제가 없다.
상기 기술된 데이터 입력버퍼는 어드레스 신호 및 다른 신호용 입력버퍼로 사용된다. 제18도 내지 제25도에 예시된 실시예들은 서브드레시홀드 전류가 단순회로에 의해 감소될 수 있다는 장점이 있지만 다른 한편 상기 실시예들은 서브드레시홀드 전류감소가 필요한 예를들면 대기상태인 기간에서 신호레벨을 제외하면 적용할 수 없다는 것에 의해 제한된다. 따라서 LSI에서 가능한 많은 노드의 레벨을 상기 시간에 설정하는 것이 바람직하다. 상기 수단으로 제26도에 도시된 입력버퍼 같은 회로를 사용하는 것에 의해 상기시간에 신호(dIN)의 레벨을 로레벨로 설정하는 것이 가능하다. 레벨을 결정하기 위한 방법으로서, 상기방법보다 다른 방법에 의해 "대기상태의 경우 데이터 입력단자(DIN)가 로레벨(또는 하이레벨)로 된다"고 하는 사양을 가지는 방법도 있다. 제18도 내지 제26도에 예시된 실시예들은 메모리(LSI)에 사용하지에 적합하다.
왜냐하면 메모리(LSI)에 있어서 대기상태의 시간에 하이레벨 또는 로레벨이 공지된 많은 노드들이 있기 때문에 대다수 노드의 레벨이 제26도에 도시된 입력버퍼를 사용하여 설정될 수 있다.
제25도 및 제26도에 예시된 실시예들은 LSI칩의 외부단자용 입출력 회로뿐만 아니라 예를들린 마이크로프로세서의 내부버스용 드라이버/리시버로 사용될 수 있다.
(실시예 21)
본 발명이 CMOS회로에 적용된 실시예들이 지금까지 설명되었지만, 본 발명은 단극성을 갖는 MOS트랜지스터로 구성된 회로에도 적용할 수 있다. 제27도는 N채널 MOS트랜지스터만으로 구성된 회로예를 나타낸다. 제27도에서 PC는 프리차지 (precharge)신호를 표시하고 IN1및 1N2는 입력신호를 표시한다.
대기시간 즉 프리차지 상태에서 PC는 하이레벨이고 입력신호(IN1, IN2)들은 프리차지 신호(PC)가 로레벨로 된 후 하이레벨로 되거나 로레벨로 남아 있다. 입력신호(IN1, IN2)중 적어도 하나가 하이레벨로 될 때 출력(OUT)은 로레벨로 된다. 입력신호(IN1, IN2) 모두 로레벨로 남아 있을 때 출력(OUT)은 하이레벨로 방치된다. 즉, 상기 회로는 입력신호(IN1, IN2)의 노아(NOR) 출력한다.
상기 회로에서 VSS측 MN41및 MN42는 대기시간에서 오프상태인 트랜지스터이고, 서브드레시홀드 전류가 상기 트랜지스터에 흐른다. 따라서 본 발명을 상기 회로에적용하기 위해 도면에 도시된 VSS측에 스위치 및 저항을 삽입하면 된다. 이것들은 VCC측에는 필요로 하지 않는다.
상기 기술된 것과 같이, 본 발명은 MOS트랜지스터 회로와 이것으로 구성된 반도체 집적회로의 저소비 전력을 달성하기 위해 매우 효과적이다. 특히 최근에 반도체 집적회로 저소비전력 요구가 증대되어 예를 들면 저전력 백업모드를 구비한 마이크로프로세서 시스템이 1991. 9. 2. 니케이 일렉트로닉스(Nikkei E1ectronic) 106-111 페이지에 기술되어 있다. 백업모드에서 클럭이 정지되고 전원공급이 불필요한 부분은 차례대로 정지되어 이것에 의해 저소비전력을 유도한다. 그러나 서브드레시홀드 전류감소의 범위가 고려되지 않았다.
예를 들면 백업모드까지 전원이 공급되는 재개할 수 있는 회로에 본 발명이 적용될 때 저소비전력은 실현될 수 있다.
상기 기술된 실시예에서 논리전압진폭이 단 수의 증가와 함께 감소되는 문제가 있고, 입력신호의 전압레벨이 미지인 경우 다소 복잡한 설계가 필요하다. 제28도는 상기 문제점들을 해결하기 위한 회로를 나타내는 것으로, 지금까지 기술된 것과 같이 논리출력이 설정될 때까지 필요한 시간대에서 정상적인 고속동작을 수행하기 위해 스위치가 켜진다. 상기와 다른 시간대에서 논리회로의 서브드레시홀드 전류통로가 스위치를 끄는 것에 의해 중단된다. 그러나 스위치가 꺼질 때 전원전압의 공급통로가 중단되기 때문에 논리회로의 출력이 플로팅되고, 논리출력은 더 이상 안정되지 않는다. 따라서 전압레벨을 유지하기 위한 랫치회로(레벨유지회로)의 한종류가 출력에 제공되는 특징이 있다. 높은 드레시홀드 전압 등을 구비한 트랜지스터가 레벨 유지 회로용으로 사용된다면 레벨유지회로의 서브드레시홀드 전류는 무시할 정도로 작게되어 전체적으로 서브드레시홀드 전류를 작게 하는 것이 가능하다. 지연시간은 레벨유지회로에 의해 거의 영향을 받지 않고 논리회로에 의해 결정된다. 큰 구동능력을 구비한 고속회로가 논리회로에 사용되지만, 소비전류는 대기상태에서 논리회로를 통해 흐르는 전류가 없기 때문에 단지 레벨유지회로출 통해 흐르는 전류이다. 레벨유지회로는 출력을 단지 유지하기 때문에 구동능력이 작고, 따라서 전류소비를 감소시키는 것이 가능하다. 논리회로의 출력은 스위치가 꺼진다 해도 레벨유지회로에 의해 유지되기 때문에 출력반전의 가능성이 전혀 없고 동작이 안정화된다. 따라서 저전력 소비 및 고속으로 안정되게 동작하는 반도체 장치가 실현될 수 있다. 본 실시예에 따라 전압레벨은 레벨유지회로의 수단에 의해 항상 일정한 값이 보증되기 때문에 논리전압변동은 논리단 수의 증가와 함께 결코 감소되지 않는다. 또한 본 실시예는 논리입력에 효과적이고 독립적이다.
본실시예는 제28도를 참조하여 더 기술된다. 논리회로(LC)는 스위치(SWH, SWL)를 통해 고전위에서 전원선(VHH)과 저전위에서 전원선(VLL)에 접속된다. 여기서, 지금까지 기술된 VCC및 VSS에 VHH 및 VLL을 각각 대응시키는 것이 가능하다. 레벨유지회로(LH)는 논리회로(LC)의 출력단자(OUT)에 접속된다. 스위치(SWH, SWL)는 동일한 시간에 스위치가 켜지고 꺼지도록 제어펄스(CK)에 의해 조절된다. 논리회로(LC)는 인버터, 난드회로, 노아회로, 플리플롭회로 등과 같은 논리게이트또는 이들의 복수의 조합으로 구성된다. 레벨유지회로(LH)는 정귀환 회로로 구성될 수 있다.
논리회로의 동작은 스위치(SWH, SWL)가 켜지는 것으로 실행된다. 논리회로(LC)의 입력(IN)에 따라 출력(OUT)이 설정된 후 스위치(SWH, SWL)가 꺼지고 논리회로(LC)를 통해 VHH부터 VSS에 이르는 전류통로가 중단되고, 논리회로(LC)의 출력이 레벨유지회로(LH)에 의해 유지된다.
회로의 지연시간은 레벨유지회로(LH)에 의해 거의 영향을 받지 않고 논리회로(LC)에 결정된다. 논리회로(LC)에 대해 큰 구동능력을 갖는 회로를 사용하는 것에 의해 짧은 지연시간을 갖는 고속동작을 실행하는 것이 가능하다. 예를 들면 대기상태에서 논리회호(LC)를 통해 흐르는 전류이다. 작은 구동능력을 구비한 레벨유지회로(LH)이면 충분하기 때문에 소비전류는 작아질 수 있다. 또한 논리회로(LC)의 출력(OUT)이 레벨유지회로(LH)의 수단으로 유지되기 때문에 오동작의 가능성이 전혀 없다. 그러므로 저소비전력 및 고속으로 안정된 동작을 실행하는 회로가 실현될 수 있다.
(실시예 22)
본 발명이 CMOS인버터에 적용된 실시예가 제29도에 도시되어 있다. NMOS트랜지스터(MN1)와 PMOS트랜지스터(MP1)는 각각 제28도에 도시된 스위치(SWL, SWH)같이 동작한다. 스위치가 꺼졌을 때 누설전류를 생성하기 위하여 트랜지스터(MN1, MP1)의 드레시홀드 전압은 충분히 높게 된다. 채널폭 및/또는 채널길이는 온상태의 저항이 커지지 않도록 결정된다. 제어펄스(CK)는 NMOS트랜지스터(MN1)의 게이트로 입력되고 제어펄스(CKB)는 PMOS트랜지스터(MP1)의 게이트로 입력된다. CKB는 CK의 상보신호를 표시한다. NMOS트랜지스터(MP2)와 PMOS트랜지스터(MP2)로 구성된 CMOS인버터(INV)는 트랜지스터(MN1, MP1)에 접속된다. 저 전압동작에서 구동능력을 증대시키기 위하여 트랜지스터(MN2, MP2)의 드레시홀드 전압이 낮게 된다. NMOS트랜지스터(MN3, MN4)와 PMOS트랜지스터(MP3, MP4)로 구성된 레벨유지회로(LH)는 인버터 (INV)의 출력단자(OUT)에 접속된다. 출력을 유지하는동안 관통전류를 감소시키기 위해 트랜지스터(MN3, MN4, MP3, MP4)의 드레시홀드 전압이 충분히 높게되고 거기서 채널폭 및/또는 채널길이가 충분히 작게된다. 전원전압 및 드레시홀드 전압의 수치예가 도시될 것이다. VLL은 0V에서 접지전위로 설정되고 VHH는 1V에서 외부전원 전압으로 설정된다. MNOS트랜지스터의 드레시홀드 전압은 MN2에 대해서는 0.2V로 MN1, MN3, MN4에 대해서는 0.4V로 설정된다. PMOS트랜지스터의 드레시홀드 전압은 MP2에 대해서는 -0.2V로 MP1,MP3, MP4에 대해서는 -0.4V로 설정된다.
제30도에 도시된 타이밍도를 참조하여 동작이 기술될 것이다. 우선, 제어펄스(CK)는 VHH로 상승되고, CKB는 VLL로 낮아지며, 트랜지스터(MN1, MP1)가 턴온되고, 인버터(1NV)가 VHH 및 VLL에 접속된다. 입력신호(IN)가 VLL로부터 VHH로 상승될 때 MP2는 턴오프되고 MN2는 턴온되며 출력(OUT)은 VHH로부터 VLL로 방전된다. 트랜지스터(MN2)가 포화영역에서 통전을 시작하고, 트랜지스터(MN2)에서 흐르는 전류값이 게이트(입력단자(IN))와 소스(노드(NL)) 사이의 전압에 의해 정해진다. 트랜지스터(MN1)가 노드(NL)와 VLL 사이에 설치되기 때문에 노드(NL)의 전위는 트랜지스터(MN1)의 온상태 저항과 트랜지스터(MN2)로부터 흐르는 전류에 의해 일시적으로 상승한다. 그러나 트랜지스터(MN1)의 게이트가 VHH이기 때문에 비록 드레시홀드 전압이 높다하더라도 온상태 저항이 충분히 작아지도록 설계하는 것이 가능하고 따라서 지연시간에 미치는 영향이 감소한다. 또한 출력(OUT)이 VLL로 반전될 때 레벨유지회로(LH)가 VHH에서 출력(OUT)을 유지하도록 트랜지스터(MN2)가 턴온되어 트랜지스터(MP4)가 온상태이다. 그 결과, 트랜지스터(MN2)가 턴온되어 트랜지스터(MP4, MN2)를 통해 VHH로부터 VLL까지 관통전류가 흐르지만 지연시간과 소비전류에 미치는 영향은 트랜지스터(MN2)와 비교하여 트랜지스터(MP4)의 구동능력을 작게 설계하는 것에 의해 작아진다. 출력(OUT)이 낮아질 때 트랜지스터(MN3)는 턴오프되고. 트랜지스터(MP3)는 턴온되며, 레벨유지 회로에서 노드(NLH)가 VLL로부터 NHH로 반전되고, 트랜지스터(MN4)는 턴온되고 트랜지스터(MP4)는 턴오프되며, VLL에서 출력 (OUT)을 유지하기 위해 레벨유지회로(LH)가 동작하여 관통전류의 정지를 기다리게 된다. 트랜지스터(MP2)는 게이트와 소스가 모두 VHH이기 때문에 오프상태이지만 누설전류는 크고 드레시홀드 전압이 낮기 때문에 인버터(1NV)를 통해 관통전류가 흐른다. 이때 제어펄스(CK)는 VLL로 낮아지고, CKB는 VHH로 상승되고, 트랜지스터 (MN1, MP1)가 턴오프되어 VHH 및 VLL로부터 인버터(INV)가 분리된다. 이때 트랜지스터(MN1, MP1)는 게이트와 소스가 같은 전위이기 때문에 완벽하게 턴오프되어 드레시홀드 전압은 높다. 출력(OUT)은 레벨유지회로(LH)의 정의환에 의해 VHH로 유지된다. NMOS트랜지스터(MN2)가 온상태이기 때문에 노드(NL)가 VLL로 유지된다. 한편 노드(NH)의 전압은 PMOS트랜지스터(MP2)의 누설전류 때문에 노드(NH)로부터 출력단자(OUT)로 떨어지기 시작한다. 이때 소스전위가 게이트 전위보다 더 떨어지고 트랜지스터(MP2)가 완벽하게 턴오프된다. 그 결과 인버터(INV)의 관통전류는 대기상태에서 흐르지 못한다. 게다가 입력신호(IN)가 변하기 전에 제어펄스(CK)가 VHH로 상승되고, CKB는 VLL로 낮아지고, 트랜지스터(MN1 MP1)가 턴온되어 노드(NH)가 VHH로 된다. 입력신호(IN)가 VHH에서 VLL로 반전되기 때문에 출력(OUT)이 VLL에서 VHH로 반전된다.
관통전류가 인버터(INV)와 레벨유지회로(LH)를 통해 흐를 때 시간의 간격이 단축되도록 레벨유지회로(LH)가 출력(OUT)을 빠르게 뒤따르는 것이 바람직하다. 따라서 인버터(INV)와 레벨유지회로(LH)는 배선지연을 감소시키기 위해 서로 밀접하게 배치된다. 본실시예로부터 명백해진 바와 같이, 스위치로 사용된 MOS트랜지스터의 드레시홀드전압이 서브드레시홀드 전류를 감소시키는데 필요로 되는 약0.4V 또는 그 이상으로 될 때 대기상태에서 관통전류의 증가없이 논리회로에서 MOS트랜지스터의 드레시홀드 전압을 감소시키는 것이 가능하다. 동작전압이 1V 또는 그 아래로 낮아지더라도 MOS트랜지스터의 드레시홀드 전압을 0.25V 또는 그 아래로 설정하는 것이 가능하고 이것에 의해 구동능력을 안정되게 한다. 따라서 전압을 낮추는 것에 의해 저소비전력이 실현될 수 있다.
게다가 종래의 비례축소 법칙에 근거하여 소자를 비례축소시키는 것에 의해 성능개선을 실현할 수 있다. 또한, 구조는 위치와 레벨유지회로가 적재된 것만 제외하고 종래의 CMOS논리회로와 같은 구조이기 때문에 동일한 종래의 설계기술이 사용될 수 있다.
제31도는 본 발명이 CMOS 인버터 열에 적용된 실시예를 나타낸다. 인버터 열은 제29도에 도시된 하나의 단에서 2개의 스위치와 하나의 레벨유지회로가 인버터상에 설치되는 구조의 다층 접속에 의해 실현될 수 있지만 본 실시예는 소자수와 영역을 감소시키기 위해 복수의 인버터에 의해 스위치 및 레벨유지회로가 공통으로 수용되는 예이다.
여기서는 4개의 단에서 인버터 열이 예시되었지만 다른 갯수의 단을 포함하는 경우도 유사한 방식으로 구성된다. 4개이 인버터(INV1, INV2, INV3, INV4)는 직렬로 배치된다.
레벨유지회로(LH)는 최종단에서 인버터(INV4)의 출력단자에 접속된다. 각각의 인버터는 제29도에 도시된 인버터(INV)와 유사하게 각각 하나의 PMOS랜지스터와 NMOS트랜지스터로 구성된다. 각각의 인버터에서 트랜지스터의 크기는 서로 동일하거나 다르다. 직렬드라이버로서 자주 사용되는 것과 같이 동일한 채널 길이를 갖는 동안 어떤 단 사이에서 순서대로 INV1, INV2, INV3 및 INV4 채널 폭을 증가시키는 것이 가능하다. 각각 인버터의 PMOS트랜지스터의 소스는 노드(NL)에 접속되고, NMOS트랜지스터의 소스는 노드(NL)에 접속된다. 스위치(SWL)는 노드(NL)와 전원극(VLL)사이에 설치되어 로레벨로 되고, 스위치(SWH)는 노드(NH)와 전원(VHH) 사이에 설치되어 하이레벨로 된다. 스위치(SWL, SHW)는 제어펄스(CK)에 의해 조정되고 동시에 켜지고 꺼진다. 제29도에 도시된 바와 같이 스위치(SWL)는 NMOS트랜지스터에 의해 실현되고,. 스위치(SWH)는 게이트에서 CK의 상보신호를 사용한 PMOS트랜지스터에의해 실현된다.
인버터 열의 동작은 스위치(SWL, SWH)가 켜지는 것으로 실행된다. 예를 들면 입력신호(IN)가 로레벨(VLL)에서 하이레벨(VHH)로 반전될 때 노드(N1)는 인버터(INV1)에 의해 VHH에서 VLL로 반전되고, 노드(N2)는 인버터(INV2)에 의해 VLL에서 VHH로 반전되고, 노드(N3)는 인버터(INV3)에 의해 VHH에서 VLL로 반전되며, 출력(OUT)은 인버터(INV4)에 의해 VLL에서 VHH로 반전된다. 출력(OUT)이 VHH로 설정될 때 레벨유지회로(LH)는 VHH에서 출력(OUT)을 유지하기 위해 동작한다. 대기상태에서 인버터를 통해 VHH로부터 VLL에 이르는 전류통로가 스위치(SWL, WH) 오프시키는 것에 의해 끊어진다.
본 실시예에서 하나의 논리회로와 같이 인버터 열을 총체적으로 조정하는 것에 의해 출력단자에 레벨유지회로를 설치하는 것이 충분하다. 또 스위치(SWL, SWH)는 복수의 인버터에 의해 공통으로 수용될 수 있다. 스위치의 크기는 인가된 피크전류 크기로 결정된다. 복수의 인버터에서 흐르는 전류피크의 합이 각인버터에서 피크전류의 합보다 작아진다. 예를 들면 인버터 열이 내부단 비율 3으로 형성될 때 전류피크의 합은 최종단에서 피크전류와 거의 같게 된다. 따라서 스위치가 모든 인버터에 설치된 경우와 비교하여 복수의 인버터에 의해 스위치가 공통으로 수용될 때 스위치의 영역이 작아도 충분할 것이다.
제32도는 본 발명이 인버터 열에 적용된 다른 예를 나타낸다. 4개의 단에서 인버터 열의 경우가 제31도와 유사하게 일예로 되지만 인버터 열은 단의 수가 다른 경유에도 역시 유사하게 구성된다. 4개의 인버터(INV1, INV2, INV3, INV4)는 직렬로 접속된다. 레벨유지회로(LH3, LH4)는 인버터(INV3)의 출력단자이면서 인버터(INV4)의 입력단자인 노드(N3)와 인버터(INV4)의 출력단자(OUT)에 각각 접속된다. 각각의 인버터는 제29도 도시된 인버터와 유사하게 각각 하나의 PMOS트랜지스터와 NMOS트랜지스터로 구성된다. 기수의 인버터(INV1, INV3)는 노드(NL1, NH1)에 접속되고, 우수의 인버터(INV2, INV4)는 노드(NL2, NH2)에 접속된다. 스위치(SWL1, SWL2)는 노드(NL1, NL2)와 전원(VLL) 사이에서 각각 로레벨로 제공되고, 스위치 (SWH1, SWH2)는 노드(NH1, NH2)와 전원(VHH) 사이에서 각각 하이레벨 제공된다. 스위치(SWL1, SWL2) 및 스위치(SWH1, SWH2)는 제어펄스(CK)에 의해 제어되어 동시에 켜지고 꺼진다.
인버터의 동작은 스위치(SWLT1, SWL2, SWH1, SWH2)가 켜지는 것으로 실행된다. 예를 들면 입력신호(IN)가 로레벨(VLL)에서 하이레벨(VHH)로 반전될 때 노드(N2)는 VLL에서 VHH로 반전되고, 노드(N3)는 VHH에서 VLL로 반전되며, 출력단자(OUT)는 연속적인 순서대로 인버터(INV4)에 의해 VLL에서 VHH 반전된다. 노드 (N3)가 VLL로 설정되었을 때 VLL에서 노드(N3)를 유지하기 위해 레벨유지회로(LH3)가 동작한다. 또 출력(OUT)이 VHH로 설정되었을 때 VHH에서 출력(OUT)을 유지하기 위해 레벨유지회로(LH)가 동작한다. 예를 들면 대기상태에서 인버터를 통해 VHH에서 VLL에 이르는 전류통로가 스위치(SWL1, SWL2, SWH1, SWH2)를 끄는 것에 의해 중단된다. 이때 노드(N3)는 레벨유지회로(LH3)에 의해 로레벨(VLL)로 유지되기 때문에 노드(NL1)도 인버터(INV3)를 통해 로레벨(VLL)로 유지된다. 또한 노드(N1)는 인버터(INV1)를 통해 로레벨(VLL)로 유지된다. 유사하게 노드(NH2, N2)도 출력단자 (OUT)가 레벨유지회로(LH4)에 의해 하이레벨(VHH)로 유지되는 것에 의해 또한 하이레벨(VHH)로 유지된다.
따라서, 인버터 사이에 접속된 노드는 하이레벨(VHH) 또는 로레벨(VLL)로 유지된다.
상기 기술된 바와 같이 인버터 사이의 노드(N1, N2, N3)들은 기수 인버터와 우수 인버터를 상이한 스위치에 접속시키고 레벨유지회로를 기수 인버터의 어떤 출력단자와 우수 인버터의 어떤 출력단자에 각각 접속시키는 2세트의 스위치를 제공하는 것에 의해 전체가 하이레벨 또는 로레벨로 유지된다. 대기상태가 길어진다 하더라도 인버터에 대한 입력은 중간레벨로 되지 않기 때문에 동작이 안정된다.
제29도 내지 제32도에 도시된 실시예에 있어서 본 발명은 CMOS인버터와 인버터 열에 적용되었다. 그러나 본 발명은 논리회로에 스위치 및 레벨유지회로를 적재시키는 것에 의해 안정된 동작이 저소비전력과 함께 고속으로 실행되는 요지를 벗어나지 않는 한 지금까지 기술된 상기 실시에에 제한되지 않는다.
예를 들면 본 발명이 CMOS인버터에 적용된 다른 실시예가 제33도에 도시된다.
제29도에 도시된 실시예에 있어서, 스위치 같이 동작하는 트랜지스터(MN1, MP1)는 CMOS인버터(INV)와 전원(VLL, VHH) 사이에 설치된다. 상기와 대조하여 이들 트랜지스터는 본 실시예의 NMOS트랜지스터와 PMOS트랜지스터 사이에 설치된다.
2개의 NMOS트랜지스터(MN2, MX1)와 2개의 PMOS트랜지스터(MP1, MP2)는 로레벨 전원(VLL)과 하이레벨전원(VHH) 사이에서 직렬로 접속된다. NMOS트랜지스터 (MN1)와 PMOS트랜지스터(MP1)는 스위치같이 동작한다. 상기 트랜지스터가 턴오프될때 누설전류를 감소시키기위해 트랜지스터(MN1, MP1)의 드레시홀드 전압이 높게된다. 제어펄스(CK)는 NMOS트랜지스터(MN1)가 게이트에 입력되고 CK의 상보신호인 제어펄스(CKB)는 PMOS트랜지스터의 (MP1)의 게이트에 입력된다. NMOS트랜지스터(MN2)와 PMOS트랜지스터(MP2)는 게이트에서 입력단자(IN)에 접속되어 CMOS인버터와 같이 동작한다. 저전압동작에서 구동능력을 증대시키기 위하여 트랜지스터(MN1, MP1)의 드레시홀드 전압이 낮아진다.
제29도와 유사하게 구성된 레벨유지회호(LH)는 출력단자(OUT)에 접속된다. 동작은 제 29도에 도시된 실시예와 같은 유사한 방식으로 실행된다. 트랜지스터 (MN1, MP1)가 제어펄스(CK, CKB)에 의해 턴온되어 트랜지스터(MN2, MP2)가 CMOS인버터 처럼 동작한다. 예를들면 입력(IN)이 로레벨(VLL)에서 하이레벨(VHH)로 반전될 때 오프상태인 트랜지스터(MN2)는 포화영역에서 도통 및 동작을 시작한다. 이때 트랜지스터(MN2)의 전류값은 게이트-소스 전압에 의해 결정된다. 트랜지스터(MN1)가 트랜지스터(MN2)와 출력단자(OUT) 사이에 설치되기 때문에 트랜지스터(MN1)의 온상태 저항은 트랜지스터(MN2)의 드레인에 접속된다. 그 결과 트랜지스터(MN1)의 온상태 저항이 트랜지스터(MN2)의 전류값에 미치는 영향은 작다. 출력(OUT)이 설정된 후 트랜지스터(MN1, MP1)는 턴오프되어 관통전류를 방지하고 레벨유지회로(LH)에 의해 출력(OUT)을 유지한다.
본 실시예와 같이, 스위치가 논리회로의 출력단자 측에 삽입될 때 복수의 논리게이트에 의해 스위치를 공통으로 수용하는 것이 불가능하지만 스위치의 온상태 저항의 영향은 작다. 트랜지스터가 스위치처림 사용되는 경우에도 동일하며 지연시간은 제29도에 도시된 실시예와 같이 논리회로의 전원측에 스위치가 설치되는 경우와 비교해서 감소된다. 다른 방법으로 지연시간이 동일하도록 설계된다면 스위치로 사용된 트랜지스터의 채널 폭 및/또는 채널길이는 감소되어 면적을 감소시키는 것이 가능하다.
제34도는 레벨유지회로의 다른 구조예를 나타낸다. 상기 레벨유지회로가 제29도에 도시된 실시예에서 NMOS트랜지스터(MN3, MN4)와 PMOS트랜지스터 (MP3, MP4)로 구성된 레벨유지회로로 대체되는 경우가 기술될 것이다.
이 레벨유지회호는 3개의 NMOS트랜지스터(MN3, MN4, MN5) 및 PMOS트랜지스터 (MP3, MP4,MP5)로 구성된다. 대기상태에서 누설전류를 감소시키기 위해 각 트랜지스터의 드레시홀드전압이 높아진다. 예를 들면 NMOS트랜지스터에 대해서는 0.4V로, PMOS트랜지스터에 대해서는 -0.4V로 설정된다. 트랜지스터(MN3, MP3)는 인버터를 형성하고, 트랜지스터(MN4, MN5, MP4, MP5)는 클릭인버터를 형성한다.
제어펄스(CKB)는 트랜지스터(MN5)의 게이트에 입력되고, 제어펄스(CK)는 트랜지스터(MP5)의 게이트에 입력된다. 동작 타이밍은 제29도에 도시된 레벨유지회로 (LH)가 제30도에도시된 것처림 사용되는 경우와 동일하다. 인버터(INV)를 동작시키기 위해, 제어펄스(CK)는 하이레벨(VHH)로 상승되고, 제어펄스(CKB)는 로레벨 낮아진다. 이때 트랜지스터(MN5, MP5)는 레벨유지회로에서 턴오프된다. 그 결과 출력(OUT)이 반전될 때 관통전류는 인버터(INV)와 레벨유지회로를 통해 흐르지 못하고 지연시간 및 전류소비가 감소된다. 대기상태에서 제어펠스(CK)가 로레벨(VLL)로 낮아지고 제어펄스(CKB)가 하이레벨(VHH)로 상승되며 인버터(INV)가 전원(VLL,VHH)으로부터 분리된다. 이때 트랜지스터(MN5, MP5)는 레벨유지회로에서 턴온되고 출력은 정귀환에 의해 유지된다.
상기 기술된 바와 같이 인버터와 클릭인버터의 조합에 의해 레벨유지회로를 형성하는 것에 대해 트랜지스터가 2개씩 증가되었지만 논리회로와 레벨유지회로는 서로 더이상 충돌하지않고 지연시간 및 전류소비가 감소된다. 또한 레벨유지회로의 구동능력이 증대되고 출력단자를 통해 흐르는 누설전류가 큰 경우에도 출력이 변동할 기능성이 전혀 없어 안정된 동작을가능하게 한다.
상기 기술된 본 발명의 각실시예는 MOS반도체 회로소자를 예로 하였지만, 본 발명은 또한 금속절연반도체 (MIS)회로소자에 적용할 수 있다.
제 1A 도는 본 발명의 실시예 1에서 인버터를 나타내는 도면,
제 1B 도는 실시예 1에서 하나의 인버터의 신호의 전압레벨을 나타내는 도면,
제 2 도는 본 발명에 관한 서브드레시홀드전류감소의 원리를 나타내는 도면,
제 3 도는 본 발명에 관한 서브드레시홀드전류감소 효과를 나타내는 도면,
제 4 도는 본 발명의 실시예 2에서 인버터를 나타내는 회로도,
제 5A 도 - 제 5C 는 본 발명의 신호 타이밍을 나타내는 도면,
제 6 도는 본 발명의 장치의 구조를 나타내는 도면,
제 7 도는 본 발명의 실시예 3에서 인버터의 회로도,
제 8 도는 본 발명의 실시예 4에서 인버터의 회로도,
제 9 도는 본 발명의 장치의 구조를 나타내는 도면,
제 10A 도는 본 발명의 실시예 5에서 인버터열을 나타내는 도면,
제 10B 도는 실시예 5에서 인버터열의 신호의 전압레벨을 나타내는 도면,
제 11A 도는 본 발명의 실시예 6에서 인버터열을 나타내는 도면,
제 11B 도는 실시예 6에서 인버터열신호의 전압레벨을 나타내는 도면,
제 12A 도는 본 발명의 실시예 7에서 인버터열을 나타내는 도면,
제 12B 도는 실시예 7에서 인버터열신호의 전압레벨을 나타내는 도면,
제 13 도는 본 발명에 적용된 결합 논리회로 그룹의 예를 나타내는 도면,
제 14 도는 본 발명의 실시예 8에서 결합논리회로를 나타내는 도면,
제 15 도는 본 발명의 실시예 9에서 결합논리회로를 나타내는 도면,
제 16A 도 및 제 16B 도는 본 발명의 실시예 10에서 랫치를 나타내는 도면,
제 17 도는 본 발명의 실시예 11에서 랫치를 나타내는 회로도,
제 18 도는 본 발명의 실시예 12에서 인버터열의 회로도,
제 19 도는 본 발명의 실시예 13에서 인버터열의 회로도,
제 20 도는 본 발명의 실시예 14에서 난드게이트의 회로도,
제 21 도는 본 발명의 실시예 15에서 노어게이트의 회로도,
제 22 도는 본 발명의 실시예 16에서 클럭인버터(c1ocked inverter)의 회로도,
제 23 도는 본 발명의 실시예 17에서 결합논리회로의 회로도,
제 24 도는 본 발명의 실시예 8에서 랫치의 회로도,
제 25 도는 본 발명의 실시예 19에서 출력버퍼의 회로도,
제 26 도는 본 발명의 실시예 20에서 입력버퍼의 회로도,
제 27 도는 본 발명의 실시예 21에서 NMOS 동적회로의 회로도,
제 28 도는 본 발명의 실시예 22를 개념적으로 나타내는 도면,
제 29 도는 실시예 23에서 CMOS 인버터의 회로도,
제 30 도는 실시예 23에서 CMOS 인버터의 동작타이밍도,
제 31 도는 실시예 24에서 인버터열을 나타내는 도면,
제 32 도는 실시예 25에서 인버터열을 나타내는 도면,
제 33 도는 실시예 26에서 CMOS 인버터를 나타내는 도면,
제 34 도는 실시예 27에서 레벨 유지회로의 회로도,
제 35 도는 종래의 CMOS 인버터의 회로도,
제 36 도는 MOS 트랜지스터의 서브드레시홀드 특성을 나타내는 도면,
* 주요부호의 설명
VT... 드레시홀드전압, Mn ... N-채널 MOS트랜지스터,
IN ... 입력신호, Mp ... P-채널 MOS트랜지스터,
S ... 서브드레시홀드진폭, COX... 게이트절연체용량,
CD... 소모층용량, C ... 인버터,
SC, SS... 스위치, RC, RS... 저항,
VCC, VSS... 전원, VSL... 소스전위,
OUT ... 출력신호, LC ... 레벨변환회로.

Claims (45)

  1. 제1노드와 제2노드 사이에 제1도전형의 제1MOS트랜지스터의 소스/드레인 경로와 제2도전형의 제2MOS트랜지스터의 소스/드레인 경로와의 직렬 접속을 가지며, 또한 상기 접속의 공통단자로부터 출력신호를 제공하도록 접속된 논리게이트와;
    상기 제1노드와 제1전위점과의 사이에 설치되어 제어신호를 수신하도록 연결된 제어수단을 구비하며,
    상기 제어수단은 제1상태의 상기 제어신호에 응답하여 상기 논리게이트에 제1의 전류가 흐르도록 하고;
    상기 제어수단은 상기 제어신호가 상기 제1상태와는 다른 제2상태호 설정되는 것에 응답하여, 상기 논리게이트에 흐르는 전류를 상기 제1의 전류보다 작은 제2의 전류로 제한하며, 상기 제2 노드와 제2 전위점과는 전기적으로 접속되고,
    상기 제어수단은 서로 병렬 접속되어 상기 제1 노드와 상기 제1 전위점과의 사이에 설치되는 제1 전류공급수단과 제2전류공급수단을 포함하여 형성되어 있고;
    상기 제1전류공급수단은 상기 제어신호를 그 제어단자에 받아 온상태와 오프상태가 제어되는 제3MOS트랜지스터로 구성되고,
    상기 제3MOS트랜지스터의 드레시홀드 전압의 절대치는 상기 제1 또는 제2MOS트랜지스터의 드레시홀드 전압의 절대치보다 큰 것을 특징으로 하는 반도체 집적회로장치.
  2. 제1항에 있어서,
    상기 논리게이트는 상기 제1MOS트랜지스터와 상기 제2MOS트랜지스터가 서로 다른 채널형을 가지도록 한 CMOS논리게이트인 반도체 집적회로장치.
  3. 제2항에 있어서,
    상기 MOS트랜지스터의 각각은 백게이트(back gate)를 가지며 상기 백게이트의 적어도 하나는 고정전위점에 접속되는 반도체 집적회로장치.
  4. 제1항에 있어서,
    상기 제2전류공급수단은 전류미러회로로 구성되는 반도체 집적회로장치.
  5. 제1항에 있어서,
    상기 제어수단은 복수의 상기 논리게이트에 공통으로 설치되는 반도체 집적회로장치.
  6. 제1항에 있어서,
    상기 논리게이트가 복수개 설치되어 있고, 전단(前段)에서의 논리게이트의 출력은 후단에서의 논리게이트의 입력과 순서대로 접속되어서 논리게이트열을 형성하는 반도체 집적회로장치.
  7. 제1항에 있어서,
    상기 제1전위점과 상기 제2전위점 사이의 전위차가 1.5V 또는 그 이하인 반도체 집적회로장치.
  8. 제1항에 있어서,
    상기 제1MOS트랜지스터 또는 상기 제2MOS트랜지스터의 드레시홀드 전압의 절대치가 0.35V 또는 그 이하인 반도체 집적회로장치.
  9. 제1항에 있어서,
    상기 제3MOS트랜지스터의 드레시홀드 전압의 절대치가 0.4V 또는 그 이상인 반도체 집적회로장치.
  10. 제1항에 있어서,
    상기 제1MOS트랜지스터 또는 상기 제2MOS트랜지스터의 채널폭이 0.25㎛ 또는 그 이하인 반도체 집적회로장치.
  11. 제1노드와 제2노드 사이에 제1도전형의 제1MOS트랜지스터의 소스/드레인경로와 제2도전형의 제2MOS트랜지스터의 소스/드레인 경로의 직렬 접속을 가지며, 또한 상기 접속의 공통단자로부터 출력신호를 제공하도록 접속된 논리게이트와;
    상기 제1노드와 제1전위점과의 사이에 설치되어 제어신호를 수신하도록 연결된 제어수단을 구비하며,
    상기 제어수단은 상기 제어신호가 제1상태에 있는 것에 응답하여 상기 논리게이트에 제1의 전류가 흐르도록 하고;
    상기 제어수단은 상기 제어신호가 상기 제1상태와는 다른 제2상태로 설정되는 것에 응답하여, 상기 논리게이트에 흐르는 전류를 상기 제1의 전류보다 작은 제2의 전류로 제한하며,
    상기 제2 노드와 제2 전위점과는 전기적으로 접속되고,
    상기 논리게이트가 복수개 마련되고, 전단에서의 상기 논리게이트중의 하나의 출력은 후단에서의 상기 논리게이트의 다른 하나의 입력과 순서대로 접속되어서 논리게이트열을 형성하며,
    상기 제어수단이 복수개 마련되고, 상기 제어신호가 상기 제2상태에 있을 때, 상기 논리 게이트열에서 후단에서의 논리게이트 출력의 전압진폭이 전단에서의 논리게이트 출력의 전압진폭보다 차례로 작아지게 되도록 상기 복수의 제어수단이 구성되는 것을 특징으로 하는 반도체 집적회로장치.
  12. 제11항에 있어서,
    전압진폭을 회복하기 위한 레벨변환회로의 입력이 상기 논리게이트열의 마지막단의 논리게이트의 출력과 접속되는 반도체 집적회로장치.
  13. 제12항에 있어서,
    상기 레벨변환회로의 입력은 상기 제어신호가 상기 제1상태에 있는 경우에 출력으로 바이패스되는 반도체 집적회로장치.
  14. 적어도 하나의 논리회로와;
    상기 논리회로의 동작 전류를 차단하기 위한 차단 수단과;
    입력과 출력이 상기 논리회로의 출력에 접속되어 있는, 상기 논리회로의 논리상태를 유지하기 위한 출력유지수단을 구비하고,
    상기 논리회로의 출력은 상기 논리회로의 리키지 전류가 상기 차단수단에 의해 차단되는 동안에 상기 출력유지수단에 의해 유지되고,
    상기 논리회로는 NMOS트랜지스터와 PMOS트랜지스터의 직렬 결합을 포함하는 CMOS논리회로인 반도체 집적회로장치.
  15. 제14항에 있어서,
    상기 출력유지수단은 드레시홀드 전압의 절대치가 상기 상기 논리회로의 PMOS트랜지스터 또는 NMOS트랜지스터의 드레시홀드 전압의 절대치보다 큰 드레시홀드 전압을 가지는 MOS트랜지스터를 가지는 반도체 집적회로장치.
  16. 제1전위를 공급하기 위한 제1전위점과;
    제2전위를 공급하기 위한 제2전위점과;
    제1노드와 제2노드 사이에서 서로 직렬로 접속되는 제1MOS트랜지스터와제2MOS트랜지스터가 적어도 설치되고, 상기 제1노드와 상기 제2노드를 통해서 상기 제1전위점과 상기 제2전위점으로부터 전위가 공급되며, 상기 제1MOS트랜지스터와 상기 제2MOS트랜지스터의 공통단자로부터 논리출력신호를 출력하는 논리 게이트와;
    논리스위칭 동작의 필요에 따라서 상기 논리 게이트의 논리스위칭 동작을 가능하게 하는 제1전류값과 상기 논리 게이트의 논리 대기 동작에 필요한 제1전류값보다 작은 제2전류값 사이에서 상기 제1노드 및 상기 제2노드 사이에 흐르는 전류를 제어하기 위한, 상기 제2전위점과 상기 제2노드와의 사이 및/또는 상기 제1전위점과 상기 제1노드와의 사이에 접속되는 제어수단과;
    상기 제1노드와 상기 제2노드에 흐르는 상기 전류가 상기 제2전류값을 나타낼 때 상기 논리게이트의 논리출력신호의 전압을 유지하기 위한, 상기 논리게이트의 출력에 입력과 출력이 접속되어 있는 전압유지수단을 구비하며;
    상기 제1MOS트랜지스터와 상기 제2MOS트랜지스터는 서로 다른 채널형을 가지고, 상기 논리게이트는 CMOS논리게이트이고;
    상기 유지수단은 상기 제1 또는 제2MOS트랜지스터의 채널폭보다 작은 채널폭을 가지는 MOS트랜지스터를 가지는 반도체 집적회로장치.
  17. 제1전위를 공급하기 위한 제1전위점과;
    제2전위를 공급하기 위한 제2전위점과;
    제1노드와 제2노드 사이에서 서로 직렬로 접속되는 제1MOS트랜지스터와 제2MOS트랜지스터가 적어도 설치되고, 상기 제1노드와 상기 제2노드를 통해서 상기제1전위점과 상기 제2전위점으로부터 전위가 공급되며, 상기 제1MOS트랜지스터와 상기 제2MOS트랜지스터의 공통단자로부터 논리출력신호를 출력하는 논리 게이트와;
    논리스위칭 동작의 필요에 따라서 상기 논리 게이트의 논리스위칭 동작을 가능하게 하는 제1전류값과 상기 논리 게이트의 논리 대기 동작에 필요한 제1전류값보다 작은 제2전류값 사이에서 상기 제1노드 및 상기 제2노드와의 사이에 흐르는 전류를 제어하기 위한, 상기 제2전 위점과 상기 제2노드와의 사이 및/또는 상기 제1전위점과 상기 제1노드와의 사이에 접속되는 제어수단과;
    상기 제1노드와 상기 제2노드에 흐르는 상기 전류가 상기 제2전류값을 나타낼 때 상기 논리게이트의 논리출력신호의 전압을 유지하기 위한, 상기 논리게이트의 출력에 입력과 출력이 접속되어 있는 전압유지수단을 구비하며;
    상기 제1MOS트랜지스터와 상기 제2MOS트랜지스터는 서로 다른 채널형을 가지고, 상기 논리 게이트는 CMOS논리게이트이고;
    상기 유지수단은 드레시홀드 전압의 절대치가 상기 제1 또는 제2MOS트랜지스터의 드레시홀드 전압의 절대치보다 큰 드레시홀드 전압을 가지는 MOS트랜지스터를 가지는 반도체 집적 회로장치.
  18. 제1전위를 공급하기 위한 제1전위점과;
    제2전위를 공급하기 위한 제2전위점과;
    제1노드와 제2노드 사이에서 서로 직렬로 접속되는 제1MOS트랜지스터와 제2MOS트랜지스터가 적어도 설치되고, 상기 제1노드와 상기 제2노드를 통해서 상기제1전위점과 상기 제2전위점으로부터 전위가 공급되며 상기 제1MOS트랜지스터와 상기 제2MOS트랜지스터의 공통단자로부터 논리출력신호를 출력하는 논리 게이트와;
    논리스위칭 동작의 필요에 따라서 상기 논리 게이트의 논리스위칭 동작을 가능하게 하는 제1전류값과 상기 논리 게이트의 논리 대기 동작에 필요한 제1전류값보다 작은 제2전류값 사이에서 상기 제1노드 및 상기 제2노드 사이에 흐르는 전류를 제어하기 위한, 상기 제2전위점과 상기 제2노드와의 사이 및/또는 상기 제1전위점과 상기 제1노드와의 사이에 접속되는 제어수단과;
    상기 제1노드와 상기 제2노드에 흐르는 상기 전류가 상기 제2전류값을 나타낼 때 상기 논리게이트의 논리출력신호의 전압을 유지하기 위한 상기 논리게이트의 출력에 입력과 출력이 접속되어 있는 전압유지수단을 구비하며;
    상기 제1MOS트랜지스터와 상기 제2MOS트랜지스터는 서로 다른 채널형을 가지고, 상기 논리 게이트는 CMOS논리 게이트이고;
    상기 제어수단은 드레시홀드 전압의 절대치가 상기 논리회로의 MOS트랜지스터의 드레시홀드 전압의 절대치보다 큰 드레시홀드 전압을 가지는 MOS트랜지스터를 가지는 반도체 집적회로장치.
  19. 제18항에 있어서,
    상기 논리게이트는 NMOS트랜지스터와 PMOS트랜지스터의 직렬결합을 포함하는 CMOS논리회로인 반도체 집적회로장치.
  20. 제18항에 있어서,
    상기 논리게이트의 동작전압은 1.5V 또는 그 이하인 반도체 집적회로장치.
  21. 제18항에 있어서,
    상기 논리게이트의 MOS트랜지스터의 드레시홀드 전압의 절대치가 0.35V 또는 그 이하인 반도체 집적회로장치.
  22. 제18항에 있어서,
    상기 논리게이트의 MOS트랜지스터의 채널길이는 0.25㎛ 또는 그 이하인 반도체 집적회로장치.
  23. 제18항에 있어서,
    상기 제어수단은 상기 제1 전위점과 상기 제1 노드와의 사이 및 상기 제2 전위점과 상기 제2 노드와의 사이에 각각 설치되는 스위치를 포함하는 반도체 집적회로장치.
  24. 제18항에 있어서,
    상기 논리게이트는, 상기 제1 노드 및 상기 제2 노드와의 사이에 흐르는 전류가 상기 제2전류치로 제어되어 있는 동안에 있어서, 상기 논리게이트의 출력이 상기 제1 전위의 레벨인 제1 논리게이트와 상기 논리게이트의 출력이 상기 제2 전위의 레벨인 제2 논리게이트를 포함하고,
    상기 제어수단은 상기 제1 논리게이트의 상기 제1 노드와 상기 제1 전위점과의 사이 또는 제2 논리게이트의 상기 제2 노드와 상기 제2 전위점과의 사이에 설치되는 스위치인 반도체 집적회로장치.
  25. 제23항에 있어서,
    상기 제1 노드와 상기 제1 전위점과의 사이에 설치되는 스위치는 PMOS트랜지스터로 구성되고, 상기 제2 노드와 상기 제2 전위점과의 사이에 설치되는 스위치는 NM0S트랜지스터로 구성되며, 그 PMOS트랜지스터와 그 NMOS트랜지스터에는 서로 상보적인 제어펄스가 인가되는 반도체 집적회로장치.
  26. 제25항에 있어서,
    상기 제1 노드와 상기 제1 전위점과의 사이에 설치되는 PMOS트랜지스터와 상기 제2 노드와 상기 제2 전위점과의 사이에 설치되는 NMOS트랜지스터의 드레시홀드 전압의 절대치는 0.4V 또는 그 이상인 반도체 집적회로장치.
  27. 제18항에 있어서,
    상기 전압유지수단은 적어도 하나의 NMOS트랜지스터와 적어도 하나의 PMOS트랜지스터의 조합으로 구성되는 반도체 집적회로장치.
  28. 제27항에 있어서,
    상기 전압유지 수단을 형성하는 NMOS트랜지스터와 PMOS트랜지스터의 드레시홀드 전압의 절대치가 0.4V 또는 그 이상인 반로체 집적회로장치.
  29. 제18항에 있어서,
    상기 전압유지수단은 정귀한 회로를 포함하는 반도체 집적회로장치.
  30. 제29항에 있어서,
    상기 논리게이트의 동작 전류가 차단되지 않을 때 일정기간 동안에 상기 정귀환 회로의 정귀환루프가 차단되는 반도체 집적회로장치.
  31. 제1항 또는 제11항에 있어서,
    상기 제어신호가 상기 제1 상태인 경우에는, 온상태의 상기 제1MOS트랜지스터의 소스 ·드레인 경로를 상기 제1의 전류가 흐르고, 상기 제어신호가 상기 제2 상태인 경우는 오프상태의 상기 제1MOS트랜지스터의 소스 ·드레인 경로에 흐르는 전류를 상기 제2의 전류로 제한하는 반도체 집적회로장치.
  32. 제16항 내지 제18항 중 어느 한 항에 있어서,
    상기 제1 전류치는 온상태의 상기 논리게이트의 MOS트랜지스터의 소스 ·드레인 경로를 흐르는 전류치이고, 상기 제2 전류치는 오프상태의 상기 논리게이트의MOS트랜지스터의 소스 ·드레인 경로를 흐르는 전류치인 반도체 집적회로장치.
  33. 제14항에 있어서,
    상기 출력유지수단은 상기 논리회로의 PMOS트랜지스터 또는 NMOS트랜지스터의 채널폭보다 작은 채널폭을 가지는 MOS트랜지스터를 가지는 반도체 집적회로장치.
  34. 제14항, 제15항 및 제33항 중 어느 한 항에 있어서,
    상기 논리회로의 동작전압은 1.5V 또는 그 이하인 반도체 집적회로장치.
  35. 제14항, 제15항 및 제33항 중 어느 한 항에 있어서,
    상기 논리회로의 PMOS트랜지스터 및 NMOS트랜지스터의 드레시홀드 전압의 절대치가 0.35V 또는 그 이하인 반도체 집적회로장치.
  36. 제 14항, 제15항 및 제33항 중 어느 한 항에 있어서,
    상기 논리회로의 PMOS트랜지스터 및 NMOS트랜지스터의 채널길이는 0.25㎛ 또는 그 이하인 반도체 집적회로장치.
  37. 제14항, 제15항 및 제33항 중 어느 한 항에 있어서,
    상기 논리회로에 제1의 전원전위를 공급하는 제1 전원과 제2의 전원전위를공급하는 제2 전원을 가지고,
    상기 차단수단은 상기 논리회로와 상기 제1 전원과의 사이 및 상기 논리회로와 상기 제2 전원과의 사이에 각각 설치되는 스위치를 포함하는 반도체 집적회로장치.
  38. 제14항, 제16항 및 제33항 중 어느 한 항에 있어서,
    상기 논리회로에 제1의 전원전위를 공급하는 제1 전원과 제2의 전원전위를 공급하는 제2 전원을 가지고,
    상기 논리회로는, 상기 논리회로의 리키지 전류가 상기 차단수단에 의해 차단되는 동안에 있어서, 상기 논리회로의 출력이 상기 제1 전원의 레벨인 제1 회로부와 상기 논리회로의 출력이 상기 제2 전원의 레벨인 제2 회로부의 2개의 회로부로 나뉘고,
    상기 차단수단은 상기 제1 회로부와 상기 제1 전원과의 사이 또는 상기 제2 회로부와 상기 제2전원과의 사이에 설치되는 스위치인 반도체 집적회로장치.
  39. 상기 논리회로와 상기 제1 전원과의 사이에 설치되는 스위치는 PMOS트챈지스터호 구성되고, 상기 논리회로와 상기 제2 전원과의 사이에 설치되는 스위치는 NMOS트랜지스터로 구성되며 그 PMOS트랜지스터와 그 NMOS트랜지스터에는 서호 상보적인 제어펄스가 인가되는 반도체 집적회로장치.
  40. 제39항에 있어서,
    상기 차단수단으로서 동작하는 NMOS트랜지스터와 PMOS트랜지스터의 드레시홀드 전압의 절대치는 0.4V 또는 그 이상인 반도제 집적회로장치.
  41. 제14항, 제15항 및 제33항 중 어느 한 항에 있어서,
    상기 출력유지수단은 적어도 하나의 NMOS트랜지스터와 적어도 하나의 PMOS트랜지스터의 조합으로 구성되는 반도체 집적회로장치.
  42. 제41항에 있어서,
    상기 출력유지 수단을 형성하는 NMOS트랜지스터와 PMOS트랜지스터의 드레시홀드 전압의절대치가 0.4V 또는 그 이상인 반도체 집적회로장치.
  43. 제14항, 제15항, 및 제33항 중 어느 한 항에 있어서,
    상기 출력유지수단은 정귀환(positive feedback) 회로를 포함하는 반도체 집적회로장치.
  44. 제43항에 있어서,
    상기 논리회로의 동작 전류가 차단되지 않을 때 일정기간 동안에 상기 정귀환 회로의 정귀환루프가 차단되는 반도체 집적회로장치.
  45. 제14항, 제15항, 및 제33항 중 어느 한 항에 있어서,
    상기 논리회로는 복수의 논리게이트를 포한하는 반도체 집적회로장치.
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