JP3498091B2 - 半導体回路 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は半導体回路に関し、
特に低消費電力で高速に安定動作を行う半導体回路に関
する。 【０００２】 【従来の技術】ＣＭＯＳ論理回路は、低消費電力で高集
積化に適しているため広く用いられている。例として、
ＣＭＯＳインバータを図８に示す。ＮＭＯＳトランジス
タＭＮとＰＭＯＳトランジスタＭＰで構成されている。
入力ＩＮがトランジスタＭＮ，ＭＰのゲートに入力さ
れ、ＭＮ，ＭＰのドレインに出力ＯＵＴが得られる。 【０００３】非特許文献１に述べられているように、Ｃ
ＭＯＳ論理回路の発展は、製造技術の向上によるＭＯＳ
デバイスのスケーリングに支えられてきた。 【０００４】一方、このスケーリングによるゲート酸化
膜の耐圧低下に伴い、半導体装置の動作電圧を下げる必
要がある。また、電池動作の携帯用機器などで用いる必
要がある半導体装置では、低消費電力化のために、一層
動作電圧を下げる必要がある。 【０００５】また、動作電圧を下げても動作速度が低下
しないようにするためには、トランジスタの駆動能力を
確保するためには、トランジスタのしきい値電圧を小さ
くしなければならない。 【０００６】例えば、上記文献によれば、チャネル長
０．２５μｍで１．５Ｖ動作を行うトランジスタのしき
い値電圧は、０．３５Ｖと予想される。周知のスケーリ
ング則に従えば、動作電圧にしきい値電圧を比例させる
ので、動作電圧を１Ｖとすれば、しきい値電圧は０．２
４Ｖ程度になる。 【非特許文献１】１９８９ インターナショナル シン
ポジウム オン ブイ・エル・エス・アイ テクノロジ
ー，システムズ アンド アプリケーションズ、プロシ
ーディングズ オブ テクニカル ペーパーズ（1989年
5月）第１８８頁から第１９２頁（1989 International
Symposium on VLSI Technology, Systems and Applicat
ions, Proceedings of Technical Papers, pp.188-192
(May 1989)） 【非特許文献２】エクステンデッド アブストラクツ
オブ ザ １９９１ インターナショナル コンファレ
ンス オン ソリッド ステート デバイシズ アンド
マテリアルズ（1991年8月）第４６８頁から第４７１
頁（Extended Abstracts of the 1991 International C
onference on Solid State Devices and Materials, p
p.468-471 (Aug. 1991)) 【０００７】 【発明が解決しようとする課題】しきい値電圧を小さく
すると、オフとなっているトランジスタのサブスレッシ
ョルド電流が増加する。例えば、図８で入力ＩＮがハイ
レベルＶＨＨの時、ＰＭＯＳトランジスタＭＰはゲー
ト，ソース共にＶＨＨであるのでオフであるが、ＭＰの
しきい値電圧が小さいとサブスレッショルド電流が流れ
る。この時ＮＭＯＳトランジスタＭＮはオンであるの
で、ＭＰのサブスレッショルド電流は、第１電源電圧Ｖ
ＨＨから第２電源電圧ＶＬＬに流れる貫通電流となる。
しかし、ＭＮのオン抵抗は十分小さいから、ＭＰのサブ
スレッショルド電流により出力ＯＵＴが高レベルになる
ことはない。このように、トランジスタのサブスレッシ
ョルド電流は、スタティック回路の信号出力動作を不安
定にする訳ではない。また、サブスレッショルド電流
は、一般に出力端子ＯＵＴに接続される負荷容量を充放
電する電流に比べれば小さく、動作時の消費電流に与え
る影響は小さい。 【０００８】しかし、電池で動作して待機状態が長く続
くような装置では、貫通電流による消費電力が問題とな
ることが、上記非特許文献１に述べられている。非特許
文献２によれば、電池動作のＣＭＯＳＤＲＡＭの周辺回
路用トランジスタのしきい値電圧の最小値は０．２２Ｖ
以上であり、さらに製造上のバラツキを見込んで、０．
４Ｖ程度以上の値としなければならない。したがっ
て、しきい値電圧がスケーリングできないため、従来通
りのスケーリングで動作電圧を１Ｖ程度以下にすること
は不可能である。 【０００９】待機状態の貫通電流を低減するために、ト
ランジスタＭＮ，ＭＰと直列にスイッチを挿入し、待機
時でそのスイッチをオフにして貫通電流を遮断する手法
が考えられる。しかし、その場合スイッチをオフにする
と出力端子ＯＵＴがフローティング状態になるため、リ
ーク電流などにより出力が反転する恐れがあり、動作が
不安定になる。 【００１０】本発明は、以上のような問題を解決するた
めになされた。すなわち本発明の目的は、動作時の遅延
時間が小さく高速で、待機状態で貫通電流が流れず低消
費電力で、待機状態でも出力が保持され安定な半導体回
路を提供することにある。 【００１１】 【課題を解決するための手段】上記目的を達成するため
の本発明の特徴は、入力が変化しない待機状態で電源間
に貫通電流が流れる論理回路に対して、貫通電流の経路
にスイッチを設け、待機状態では上記スイッチをオフに
して該論理回路を通じて流れる電流経路を遮断し、論理
回路の出力端子にレベルホールド回路を設け、少なくと
もスイッチがオフの期間に上記レベルホールド回路によ
り該論理回路の出力を保持することにある。 【００１２】遅延時間は、レベルホールド回路の影響は
小さく、論理回路により定まる。論理回路に駆動能力の
大きい高速な回路を用いても、待機状態では論理回路を
通じて電流が流れないため、消費電流はレベルホールド
回路を通じて流れる電流だけである。レベルホールド回
路は、出力を保持するだけなので駆動能力が小さくて良
く、消費電流は小さくできる。スイッチをオフにして
も、レベルホールド回路により論理回路の出力が保持さ
れるので、出力が反転する恐れが無く、安定に動作す
る。従って、低消費電力で高速に安定動作を行う半導体
装置を実現できる。 【００１３】 【発明の実施の形態】以下、本発明を実施例を用いて説
明する。 【００１４】図１に本発明の概念的実施例を示す。論理
回路ＬＣが、スイッチＳＷＨ及びＳＷＬを介して、高電
位の電源線ＶＨＨ及び低電位の電源線ＶＬＬに接続され
る。 【００１５】論理回路ＬＣの出力端子ＯＵＴには、レベ
ルホールド回路ＬＨが接続される。スイッチＳＷＨとＳ
ＷＬは、制御パルスＣＫで制御され、同時にオン，オフ
する。 【００１６】論理回路ＬＣは、インバータ、ＮＡＮＤ回
路、ＮＯＲ回路などの論理ゲートやフリップフロップ回
路、あるいはそれら複数個の組合せで構成される。レベ
ルホールド回路ＬＨは、正帰還回路により構成できる。 【００１７】論理回路ＬＣの動作は、スイッチＳＷＨ及
びＳＷＬをオンにして行う。論理回路ＬＣの入力ＩＮに
応じた出力ＯＵＴが確定した後、スイッチＳＷＨ及びＳ
ＷＬをオフにして、論理回路ＬＣを介したＶＨＨからＶ
ＬＬへの電流経路を遮断し、論理回路ＬＣの出力をレベ
ルホールド回路ＬＨにより保持する。 【００１８】回路の遅延時間は、レベルホールド回路Ｌ
Ｈのゲート入力容量が小さいので、このレベルホールド
回路ＬＨがほとんど影響せずに、実質的に論理回路ＬＣ
の遅延時間により定まる。一方、論理回路ＬＣに駆動能
力の大きい回路を用いて遅延時間の短い高速な動作を行
うことができる。また、待機状態では論理回路ＬＣを通
じて電流が流れないため、消費電流はレベルホールド回
路ＬＨを通じて流れる電流だけである。レベルホールド
回路ＬＨは、駆動能力が小さくて良いので、消費電流は
小さくできる。しかも、レベルホールド回路ＬＨにより
論理回路ＬＣの出力ＯＵＴが維持されるため、誤動作の
恐れがない。したがって、低消費電力で高速に安定動作
を行う回路を実現できる。 【００１９】以下に、本発明の具体的な実施例を、より
詳細に説明する。 【００２０】本発明をＣＭＯＳインバータに適用した実
施例を、図２に示す。ＮＭＯＳトランジスタＭＮ１，Ｐ
ＭＯＳトランジスタＭＰ１が、それぞれ図１でのスイッ
チＳＷＬ，ＳＷＨとして動作する。論理回路ＬＣをオフ
にしたときのリーク電流を小さくするため、トランジス
タＭＮ１，ＭＰ１のしきい値電圧は論理回路ＬＣを構成
するＭＯＳトランジスタのしきい値電圧より大きくす
る。また、オン抵抗が大きくならないように、トランジ
スタＭＮ１，ＭＰ１のチャネル幅／チャネル長を論理回
路ＬＣを構成するＭＯＳトランジスタのチャネル幅／チ
ャネル長より大きな値に定める。ＮＭＯＳトランジスタ
ＭＮ１のゲートには制御パルスＣＫが、ＰＭＯＳトラン
ジスタＭＰ１のゲートには制御パルスＣＫＢが入力され
る。ＣＫＢは、ＣＫの逆相の相補信号である。 【００２１】論理回路としてＮＭＯＳトランジスタＭＮ
２とＰＭＯＳトランジスタＭＰ２からなるＣＭＯＳイン
バータＩＮＶを、スイッチとしてのＭＮ１，ＭＰ１に直
列に接続する。また、低電圧動作で駆動能力を大きくす
るため、ＣＭＯＳインバータＩＮＶのトランジスタＭＮ
２，ＭＰ２のしきい値電圧は小さくする。 【００２２】またインバータＩＮＶの出力端子ＯＵＴに
は、ＮＭＯＳトランジスタＭＮ３，ＭＮ４とＰＭＯＳト
ランジスタＭＰ３，ＭＰ４からなるレベルホールド回路
ＬＨが接続される。出力ＯＵＴを保持している間の貫通
電流を小さくするため、レベルホールド回路ＬＨのトラ
ンジスタＭＮ３，ＭＮ４，ＭＰ３，ＭＰ４のしきい値電
圧をインバータＩＮＶを構成するＭＯＳトランジスタよ
り大きくし、またチャネル幅／チャネル長を小さくし消
費電力を低減する。電源電圧としきい値電圧の数値例を
挙げる。ＶＬＬを接地電位０Ｖとし、ＶＨＨを外部電源
電圧１Ｖとする。ＮＭＯＳトランジスタのしきい値電圧
は、ＭＮ２は０．２Ｖ，ＭＮ１とＭＮ３及びＭＮ４は
０．４Ｖとする。ＰＭＯＳトランジスタのしきい値電圧
は、ＭＰ２は−０．２Ｖ，ＭＰ１とＭＰ３及びＭＰ４は
−０．４Ｖとする。 【００２３】図３に示すタイミング図を用いて、図２の
半導体回路の動作を説明する。まず、入力信号ＩＮのレ
ベル変化に先行して制御パルスＣＫをＶＨＨに上げ、Ｃ
ＫＢをＶＬＬに下げて、スイッチ・トランジスタＭＮ
１，ＭＰ１をオンにして、インバータＩＮＶを電源ＶＨ
Ｈと，接地電位ＶＬＬとに接続する。入力信号ＩＮがＶ
ＬＬからＶＨＨに上がることにより、インバータＩＮＶ
のＭＰ２がオフにＭＮ２がオンになり、出力ＯＵＴがＶ
ＨＨからＶＬＬに放電される。この時、トランジスタＭ
Ｎ２は飽和領域で導通を始め、ＭＮ２を流れる電流値は
ゲート（入力端子ＩＮ）−ソース（ノードＮＬ）間の電
圧で定まる。スイッチ・トランジスタＭＮ１がノードＮ
ＬとＶＬＬとの間に設けられているので、ＭＮ１のオン
抵抗とＭＮ２から流れる電流によりノードＮＬの電位が
一時的に上昇する。しかし、ＭＮ１のゲートはＶＨＨと
なっているので、しきい値電圧が大きくても、オン抵抗
が十分小さくなるように設計することができ、遅延時間
に対する影響を小さくできる。 【００２４】また、このように出力ＯＵＴがＶＨＨから
ＶＬＬに反転するとき、レベルホールド回路ＬＨは出力
ＯＵＴをＶＨＨに保つように、ＭＮ４がオフにＭＰ４が
オンになっている。そのため、ＭＮ２がオンになること
によりＶＨＨからＭＰ４，ＭＮ２を通じてＶＬＬに貫通
電流が流れるが、ＭＮ２に比べてＭＰ４の駆動能力を小
さく設計することにより、遅延時間や消費電流に対する
影響を小さくすることができる。 【００２５】このようにレベルホールド回路ＬＨの駆動
能力よりインバータの駆動能力が大きいので、入力ＩＮ
の上昇に応答して出力ＯＵＴが低下することにより、レ
ベルホールド回路ＬＨのＭＮ３がオフにＭＰ３がオンに
なり、レベルホールド回路内のノードＮＬＨがＶＬＬか
らＶＨＨに反転し、ＭＮ４がオンにＭＰ４がオフになっ
て、レベルホールド回路ＬＨは出力ＯＵＴをＶＬＬに保
つように動作し、貫通電流は流れなくなる。 【００２６】また、インバータＩＮＶのＭＰ２はゲー
ト，ソースが共にＶＨＨなのでオフであるが、しきい値
電圧が小さいため、この状態のままでは、リーク電流が
大きく貫通電流がインバータＩＮＶを通じて流れる。そ
して、制御パルスＣＫをＶＬＬに下げ、ＣＫＢをＶＨＨ
に上げて、スイッチ・トランジスタＭＮ１，ＭＰ１をオ
フにして、インバータＩＮＶを電源ＶＨＨと接地電位Ｖ
ＬＬから分離する。この時に、ＭＮ１，ＭＰ１はゲー
ト，ソースが等電位で、しきい値電圧が大きいため完全
にオフになる。しかし、レベルホールド回路ＬＨの正帰
還動作により、出力ＯＵＴはＶＨＨに保たれることがで
きる。このとき、ＮＭＯＳトランジスタＭＮ２がオンな
ので、ノードＮＬはレベルホールド回路ＬＨによりＶＬ
Ｌに保たれる。一方、ノードＮＨから出力端子ＯＵＴへ
のＰＭＯＳトランジスタＭＰ２のリーク電流のため、ノ
ードＮＨの電圧はレベルホールド回路ＬＨの低レベル出
力の影響により低下し始める。従って、ＭＰ２はゲート
電位よりもソース電位が下がり完全にオフとなる。その
結果、待機状態でインバータＩＮＶの貫通電流は流れな
い。そして、入力信号ＩＮが変化する前に、再び制御パ
ルスＣＫをＶＨＨに上げ、ＣＫＢをＶＬＬに下げて、ス
イッチ・トランジスタＭＮ１，ＭＰ１をオンにして、ノ
ードＮＨをＶＨＨにする。入力ＩＮがＶＨＨからＶＬＬ
に反転することにより、先の動作とは逆に出力ＯＵＴが
ＶＬＬからＶＨＨに反転する。 【００２７】尚、インバータＩＮＶとレベルホールド回
路ＬＨを通じて貫通電流が流れる期間が短くなるよう
に、レベルホールド回路ＬＨが出力ＯＵＴにすばやく追
従するのが望ましい。そのため、インバータＩＮＶとレ
ベルホールド回路ＬＨは近接して配置し、配線遅延を小
さくする。 【００２８】図２と図３で説明した本実施例から明らか
なように、スイッチとして用いるＭＯＳトランジスタＭ
Ｎ１，ＭＰ１のしきい値電圧を、従来サブスレッショル
ド電流を小さくするために必要とされている０．４Ｖ程
度以上にすれば、待機状態の貫通電流を増加させずに、
論理回路中のＭＯＳトランジスタＭＮ２，ＭＰ２のしき
い値電圧を小さくすることができる。動作電圧を１Ｖ以
下に低電圧化しても、ＭＯＳトランジスタＭＮ２，ＭＰ
２のしきい値電圧を０．２５Ｖ以下にして駆動能力を確
保できる。したがって、低電圧化による低消費電力かが
実現できる。また、従来のスケーリング則に基づき、素
子のスケーリングによる性能向上が実現できる。しか
も、スイッチとレベルホールド回路を負荷すること以外
は、従来のＣＭＯＳ論理回路と同じ構成であるので、従
来と同じ設計手法を用いることができる。 【００２９】図４は、本発明をＣＭＯＳインバータチェ
ーンに適用した他の実施例を示している。図２に示した
１段のインバータにスイッチ２個とレベルホールド回路
も設けた構成を多段接続すればインバータチェーンが実
現できるが、本実施例はスイッチとレベルホールド回路
とを複数のインバータで共有して、素子数及び面積を小
さくした例である。ここでは４段のインバータチェーン
の場合を例にとるが、他の段数の場合も同様に構成され
る。４個のインバータＩＮＶ１，ＩＮＶ２，ＩＮＶ３，
ＩＮＶ４が直列接続される。最終段のインバータＩＮＶ
４の出力端子ＯＵＴにレベルホールド回路ＬＨが接続さ
れる。各インバータは、図２中のＩＮＶと同様なしきい
値およびチャネル幅／チャネル長のＰＭＯＳトランジス
タ１個とＮＭＯＳトランジスタ１個とで構成される。こ
れとは異なり、各インバータのトランジスタサイズ（チ
ャネル幅／チャネル長）は、同じであっても異なってい
ても良い。ドライバとしてよく用いられるように、チャ
ネル長を同じにして、一定の段間でチャネル幅をＩＮＶ
１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４の順に大きくしてい
くこともできる。各インバータのＰＭＯＳトランジスタ
のソースはノードＮＨに、各インバータのＮＭＯＳトラ
ンジスタのソースはノードＮＬに接続される。ノードＮ
Ｌと低レベルの電源ＶＬＬとの間にスイッチＳＷＬが、
ノードＮＨと高レベルの電源ＶＨＨとの間にスイッチＳ
ＷＨが設けられる。スイッチＳＷＬとＳＷＨは制御パル
スＣＫにより制御され、同時にオン，オフする。図２に
示したように、スイッチＳＷＬはＮＭＯＳトランジスタ
で、ＳＷＨはＣＫの相補信号をゲートに入力したＰＭＯ
Ｓトランジスタで実現される。 【００３０】インバータチェーンの動作は、スイッチＳ
ＷＬ，ＳＷＨをオンにして行う。例えば、入力ＩＮが低
レベルＶＬＬから高レベルＶＨＨに反転すると、インバ
ータＩＮＶ１によりノードＮ１がＶＨＨからＶＬＬに反
転し、ＩＮＶ２によりノードＮ２がＶＬＬからＶＨＨに
反転し、ＩＮＶ３によりノードＮ３がＶＨＨからＶＬＬ
に反転し、ＩＮＶ４により出力端子ＯＵＴがＶＬＬから
ＶＨＨに反転する。ＯＵＴがＶＨＨに確定すると、レベ
ルホールド回路ＬＨはＯＵＴをＶＨＨに保つように動作
する。待機状態では、スイッチＳＷＬ，ＳＷＨをオフに
することにより、インバータを介したＶＨＨからＶＬＬ
への電流経路を遮断する。 【００３１】インバータチェーンに本発明を適用する場
合、本実施例の様にインバータチェーンをまとめて一つ
の論理回路として取扱うことにより、その出力端子にの
みレベルホールド回路を設ければ良い。また、スイッチ
ＳＷＬ，ＳＷＨを複数のインバータで共有できる。スイ
ッチＳＷＬ、ＳＷＨの大きさは、流れるピーク電流の大
きさで決定される。複数個のインバータを流れる電流和
のピークは、各インバータのピーク電流での和よりも小
さくなる。例えば、段間比を３としてインバータチェー
ンを構成する場合、電流和のピークは最終段のピーク電
流にほぼ同じになる。したがって、複数のインバータで
スイッチを共有する方が、インバータごとにスイッチを
設ける場合に比べて、スイッチの面積が小さくて済む。 【００３２】図５は、本発明をインバータチェーンに適
用した別の実施例を示している。図４と同様に４段のイ
ンバータチェーンの場合を例にとるが、他の段数の場合
も同様に構成される。４個のインバータＩＮＶ１，ＩＮ
Ｖ２，ＩＮＶ３，ＩＮＶ４が直列接続される。インバー
タＩＮＶ３の出力端子でＩＮＶ４の入力端子であるノー
ドＮ３とＩＮＶ４の出力端子ＯＵＴに、それぞれレベル
ホールド回路ＬＨ３，ＬＨ４が接続される。各インバー
タは、図２中のＩＮＶと同様にＰＭＯＳトランジスタと
ＮＭＯＳトランジスタ１個ずつで構成される。奇数番目
のインバータＩＮＶ１，ＩＮＶ３はノードＮＬ１及びＮ
Ｈ１に、偶数番目のインバータＩＮＶ２，ＩＮＶ４はノ
ードＮＬ２及びＮＨ２に接続される。ノードＮＬ１，Ｎ
Ｌ２と低レベルの電源ＶＬＬとの間にそれぞれスイッチ
ＳＷＬ１，ＳＷＬ２が、ノードＮＨ１，ＮＨ２と高レベ
ルの電源ＶＨＨとの間にそれぞれスイッチＳＷＨ１，Ｓ
ＷＨ２が設けられる。スイッチＳＷＬ１，ＳＷＬ２とＳ
ＷＨ１，ＳＷＨ２は制御パルスＣＫにより制御され、同
時にオン，オフする。 【００３３】インバータの動作は、スイッチＳＷＬ１，
ＳＷＬ２，ＳＷＨ１，ＳＷＨ２をオンにして行う。例え
ば、入力ＩＮが低レベルＶＬＬから高レベルＶＨＨに反
転すると、ノードＮ１がＶＨＨからＶＬＬに、ノードＮ
２がＶＬＬからＶＨＨに、ノードＮ３がＶＨＨからＶＬ
Ｌに、ＩＮＶ４により出力端子ＯＵＴがＶＬＬからＶＨ
Ｈに順次反転する。Ｎ３がＶＬＬに確定すると、レベル
ホールド回路ＬＨ１はＮ３をＶＬＬに保つように動作す
る。また、ＯＵＴがＶＨＨに確定すると、レベルホール
ド回路ＬＨはＯＵＴをＶＨＨに保つように動作する。待
機状態では、スイッチＳＷＬ１，ＳＷＬ２，ＳＷＨ１，
ＳＷＨ２をオフにすることにより、インバータを介した
ＶＨＨからＶＬＬへの電流経路を遮断する。このとき、
ノードＮ３がレベルホールド回路ＬＨ３により低レベル
ＶＬＬに保たれるため、ノードＮＬ１もインバータＩＮ
Ｖ３を通じてＶＬＬに保たれる。さらに、インバータＩ
ＮＶ１を通じてノードＮ１がＶＬＬに保たれる。同様
に、出力端子ＯＵＴがレベルホールド回路ＬＨ４により
高レベルＶＨＨに保たれることにより、ノードＮＨ２及
びＮ２もＶＨＨに保たれる。したがって、インバータ間
を接続するノードＮ１，Ｎ２，Ｎ３がＶＨＨとＶＬＬの
いずれかに保たれる。 【００３４】以上のように、スイッチを２組設け、奇数
番目のインバータと偶数番目のインバータとを違うスイ
ッチに接続し、奇数番目のインバータのいずれかの出力
端子と偶数番目のインバータのいずれかの出力端子と
に、それぞれレベルホールド回路を接続することによ
り、インバータ間のノードＮ１，Ｎ２，Ｎ３が全て高レ
ベルと低レベルのいずれかに保たれる。待機状態が長く
続いてもインバータの入力が中間レベルとならないため
安定に動作し、スイッチをオンにしたときに情報が反転
したり貫通電流が流れたりする恐れがない。 【００３５】以上本発明を、ＣＭＯＳインバータやイン
バータチェーンに適用した実施例を示しながら説明して
きたが、論理回路にスイッチとレベルホールド回路とを
付加して低消費電力で高速に安定動作を行うという本発
明の趣旨を逸脱しないかぎり、これまでに述べた実施例
に限定されるものではない。 【００３６】例えば、本発明をＣＭＯＳインバータに適
用した別の実施例を図６に示す。図２に示した実施例で
は、スイッチとして動作するトランジスタＭＮ１，ＭＰ
２をＣＭＯＳインバータＩＮＶと電源ＶＬＬ，ＶＨＨと
の間に設けている。それに対して、本実施例ではＮＭＯ
ＳトランジスタとＰＭＯＳトランジスタとの間に設け
る。 【００３７】２個のＮＭＯＳトランジスタＭＮ２，ＭＮ
１と２個のＰＭＯＳトランジスタＭＰ１，ＭＰ２が直列
に、低レベルの電源ＶＬＬと高レベルの電源ＶＨＨの間
に接続される。ＮＭＯＳトランジスタＭＮ１，ＰＭＯＳ
トランジスタＭＰ１は、スイッチとして動作する。オフ
にしたときのリーク電流を小さくするため、トランジス
タＭＮ１，ＭＰ１のしきい値電圧は大きくする。ＮＭＯ
ＳトランジスタＭＮ１のゲートには制御パルスＣＫが、
ＰＭＯＳトランジスタＭＰ１のゲートにはＣＫの相補信
号の制御パルスＣＫＢが入力される。ＮＭＯＳトランジ
スタＭＮ２とＰＭＯＳトランジスタＭＰ２は、ゲートが
入力端子ＩＮに接続され、ＣＭＯＳインバータとして動
作する。低電圧動作で駆動能力を大きくするため、トラ
ンジスタＭＮ１，ＭＰ１のしきい値電圧は小さくする。
出力端子ＯＵＴには、図２と同様に構成されたレベルホ
ールド回路ＬＨが接続される。 【００３８】図２に示した実施例と同様に、動作を行
う。制御パルスＣＫ，ＣＫＢにより、トランジスタＭＮ
１，ＭＰ１をオンにして、トランジスタＭＮ２，ＭＰ２
をＣＭＯＳインバータとして動作させる。例えば、入力
ＩＮが低レベルＶＬＬから高レベルＶＨＨに反転する
と、それまでオフであったトランジスタＭＮ２が導通し
始め飽和領域で動作する。このときＭＮ２の電流値はゲ
ート−ソース間の電圧で定まる。本実施例では、トラン
ジスタＭＮ１がＭＮ２と出力端子ＯＵＴとの間に設けら
れているので、スイッチ・トランジスタＭＮ１のオン抵
抗は論理トランジスタＭＮ２のドレインに接続される。
そのため、ＭＮ１のオン抵抗の、ＭＮ２の電流値に対す
る影響は小さい。出力ＯＵＴが確定後、トランジスタＭ
Ｎ１，ＭＰ１をオフにして、貫通電流を防止し、レベル
ホールド回路ＬＨにより出力ＯＵＴを維持する。 【００３９】本実施例のようにスイッチを論理回路の出
力端子側に挿入すると、スイッチを複数の論理ゲートで
共有することは出来ないが、スイッチのオン抵抗の影響
が小さい。スイッチとして用いるトランジスタが同じ場
合、図２に示した実施例の様にスイッチを論理回路の電
源側に設ける場合に比べて、遅延時間が短くなる。ある
いは、遅延時間が同じになるように設計すると、スイッ
チとして用いるトランジスタのチャネル幅／チャネル長
が小さくて済み、その面積を小さくできる。 【００４０】図７は、レベルホールド回路ＬＨの別な構
成例である。このレベルホールド回路ＬＨを、図２に示
した実施例でＮＭＯＳトランジスタＭＮ３，ＭＮ４とＰ
ＭＯＳトランジスタＭＰ３，ＭＰ４で構成されているレ
ベルホールド回路ＬＨと置き換えて、用いた場合につい
て説明する。 【００４１】図７のこのレベルホールド回路ＬＨは、そ
れぞれ３個のＮＭＯＳトランジスタＭＮ３，ＭＮ４，Ｍ
Ｎ５とＰＭＯＳトランジスタＭＰ３，ＭＰ４，ＭＰ５で
構成される。待機状態でのリーク電流を低減するため、
各トランジスタのしきい値電圧は大きくする。例えば、
ＮＭＯＳトランジスタは０．４Ｖ，ＰＭＯＳトランジス
タは−０．４Ｖとする。ＭＮ３，ＭＰ３はインバータを
構成しており、ＭＮ４，ＭＮ５，ＭＰ４，ＭＰ５はスイ
ッチングインバータを構成している。ＭＮ５のゲートに
は制御パルスＣＫＢが、ＭＰ５のゲートには制御パルス
ＣＫが入力される。 【００４２】動作タイミングは、図２に示したレベルホ
ールド回路ＬＨを用いた場合と同じで、図３に示したと
おりである。制御パルスＣＫを高レベルＶＨＨに上げ、
ＣＫＢを低レベルＶＬＬに下げてインバータＩＮＶを動
作させる。この時、レベルホールド回路ＬＨで、トラン
ジスタＭＮ５，ＭＰ５がオフとなる。そのため、出力Ｏ
ＵＴが反転するときに、インバータＩＮＶとレベルホー
ルド回路ＬＨを通じて貫通電流が流れることがなく、遅
延時間と消費電流が小さくて済む。待機状態では、制御
パルスＣＫを低レベルＶＬＬに下げ、ＣＫＢを高レベル
ＶＨＨに上げてインバータＩＮＶを電源ＶＬＬ，ＶＨＨ
から切り離す。この時、レベルホールド回路で、トラン
ジスタＭＮ５，ＭＰ５がオンとなり、正帰還により出力
ＯＵＴが保持される。 【００４３】このように、レベルホールド回路をインバ
ータとスイッチングインバータの組合せで構成すること
により、トランジスタが２個増えるが、論理回路とレベ
ルホールド回路が競合することが無くなり、遅延時間と
消費電流が小さくて済む。また、レベルホールド回路の
駆動能力を大きくしてもよく、出力端子でのリークが大
きい場合でも出力が変動する恐れがなく安定動作ができ
る。 【００４４】 【発明の効果】以上に述べた実施例で明らかなように、
入力が変化しない待機状態で電源間に貫通電流が流れる
可能性の有る論理回路に対して、貫通電流の経路にスイ
ッチを設け、待機状態では上記スイッチをオフにして論
理回路を通じて流れる電流経路を遮断し、論理回路の出
力端子にレベルホールド回路を設け、少なくともスイッ
チがオフの期間に上記レベルホールド回路により論理回
路の出力を保持することにより、低消費電力で高速に安
定動作を行う半導体回路を実現できる。

【図面の簡単な説明】 【図１】本発明の概念的実施例を示す図である。 【図２】ＣＭＯＳインバータに本発明を適用した実施例
の回路図である。 【図３】ＣＭＯＳインバータに本発明を適用した実施例
の動作タイミング図である。 【図４】インバータチェーンに本発明を適用した実施例
を示す図である。 【図５】インバータチェーンに本発明を適用した別の実
施例を示す図である。 【図６】ＣＭＯＳインバータに本発明を適用した別の実
施例を示す図である。 【図７】本発明に茂一いるレベルホールド回路の別の構
成例の回路図である。 【図８】従来のＣＭＯＳインバータを示す図である。 【符号の説明】 ＬＣ…論理回路、ＳＷＬ，ＳＷＨ，ＳＷＬ１，ＳＷＬ
２，ＳＷＨ１，ＳＷＨ２…スイッチ、ＬＨ，ＬＨ３，Ｌ
Ｈ４…レベルホールド回路、ＶＨＨ…高レベルの電源、
ＶＬＬ…低レベルの電源、ＣＫ…制御パルス、ＣＫＢ…
ＣＫの相補信号である制御パルス、ＩＮ…入力、ＯＵＴ
…出力、ＩＮＶ，ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮ
Ｖ４…インバータ、ＭＮ，ＭＮ１，ＭＮ２，ＭＮ３，Ｍ
Ｎ４，ＭＮ５…ＮＭＯＳトランジスタ、ＭＰ，ＭＰ１，
ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ５…ＰＭＯＳトランジス
タ。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−48525（ＪＰ，Ａ) 特開 昭58−186225（ＪＰ，Ａ) 特開 平６−29834（ＪＰ，Ａ) 実開 平２−143843（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 19/00 H01L 21/822 H01L 27/04 H03K 17/16 H03K 19/017

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】入力が変化する動作状態でその変化に応じ
   て第１レベルの電位または第２レベルの電位をその出力
   端子に出力し、入力が変化しない待機状態で貫通電流が
   流れうる論理回路と、 該貫通電流の経路に設けられたスイッチと、 上記論理回路の出力に接続されるレベルホールド回路と
   を具備し、 上記レベルホールド回路は、インバータ回路とクロック
   ドインバータ回路で構成され、 上記待機状態では上記スイッチをオフにして上記経路を
   遮断せしめることを特徴とする半導体回路。