JP3055223B2 - バッファ回路 - Google Patents
バッファ回路Info
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Description
【０００１】
【産業上の利用分野】本発明はバッファ回路に関し、特
に、ＣＭＯＳインバータ構成のバッファ回路に関する。
に、ＣＭＯＳインバータ構成のバッファ回路に関する。
【０００２】
【従来の技術】この種の従来のバッファ回路について、
論理回路の出力用に用いられる出力バッファ回路を例に
して説明する。図４（ａ）は、従来の出力バッファ回路
の一例の回路図である。図４（ａ）を参照すると、この
出力バッファ回路は、電源端子１とグランド端子２との
間にドレイン電極を共通にして直列に接続されたＰチャ
ンネルＭＯＳ電界効果型トランジスタ（以後ＰＭＯＳト
ランジスタと記す）Ｐ1 とＮチャンネルＭＯＳ電界効果
型トランジスタ（以後ＮＭＯＳトランジスタと記す）Ｎ
1 とからなる。２つのＭＯＳトランジスタのゲート電極
は共通にされてここがこの出力バッファ回路の入力端子
３となっている。又、共通のドレイン電極がこの出力バ
ッファ回路の出力端子４となっている。
論理回路の出力用に用いられる出力バッファ回路を例に
して説明する。図４（ａ）は、従来の出力バッファ回路
の一例の回路図である。図４（ａ）を参照すると、この
出力バッファ回路は、電源端子１とグランド端子２との
間にドレイン電極を共通にして直列に接続されたＰチャ
ンネルＭＯＳ電界効果型トランジスタ（以後ＰＭＯＳト
ランジスタと記す）Ｐ1 とＮチャンネルＭＯＳ電界効果
型トランジスタ（以後ＮＭＯＳトランジスタと記す）Ｎ
1 とからなる。２つのＭＯＳトランジスタのゲート電極
は共通にされてここがこの出力バッファ回路の入力端子
３となっている。又、共通のドレイン電極がこの出力バ
ッファ回路の出力端子４となっている。
【０００３】上述の出力バッファ回路の回路接続は、論
理回路としてのインバータと全く同じ接続である。しか
し、出力バッファ回路においては、出力端子４に接続さ
れる負荷が、論理回路の場合とは違って重いので、駆動
用トランジスタとしては電流駆動能力の大きいものが用
いられている。特に高速性が要求されている場合ほど電
流駆動能力を上げる必要があるために、駆動用トランジ
スタのチャンネル幅は大きくされており、例えばチャン
ネル幅が２００μｍまたはそれ以上のものが用いられて
いる。
理回路としてのインバータと全く同じ接続である。しか
し、出力バッファ回路においては、出力端子４に接続さ
れる負荷が、論理回路の場合とは違って重いので、駆動
用トランジスタとしては電流駆動能力の大きいものが用
いられている。特に高速性が要求されている場合ほど電
流駆動能力を上げる必要があるために、駆動用トランジ
スタのチャンネル幅は大きくされており、例えばチャン
ネル幅が２００μｍまたはそれ以上のものが用いられて
いる。
【０００４】
【発明が解決しようとする課題】上述のように、出力バ
ッファ回路は、重い負荷を高速で駆動するために、非常
に大きな電流駆動能力を与えられている。すなわち、こ
の出力バッファ回路が動作し、出力信号のレベルがハイ
からロウにスイッチングする時や、あるいはロウからハ
イにスイッチングする時には大きな駆動電流が流れる。
このことから、上述の回路構成の出力バッファ回路にお
いては、これと電源線やグランド線を共有する他の回路
に悪影響を及ぼすという問題が起ることがある。
ッファ回路は、重い負荷を高速で駆動するために、非常
に大きな電流駆動能力を与えられている。すなわち、こ
の出力バッファ回路が動作し、出力信号のレベルがハイ
からロウにスイッチングする時や、あるいはロウからハ
イにスイッチングする時には大きな駆動電流が流れる。
このことから、上述の回路構成の出力バッファ回路にお
いては、これと電源線やグランド線を共有する他の回路
に悪影響を及ぼすという問題が起ることがある。
【０００５】例えば、従来の出力バッファ回路が半導体
集積回路に内蔵された時などには、この出力バッファ回
路の動作に伴なって、同じチップ上に設けられた論理回
路などの内部回路や、他のバッファ回路の動作マージン
を低下させたり、はなはだしい時には、誤動作を起させ
ることがある。以下にその説明を行なう。
集積回路に内蔵された時などには、この出力バッファ回
路の動作に伴なって、同じチップ上に設けられた論理回
路などの内部回路や、他のバッファ回路の動作マージン
を低下させたり、はなはだしい時には、誤動作を起させ
ることがある。以下にその説明を行なう。
【０００６】近年、半導体集積回路は、高速化、高密度
化、大規模化が非常に進んでおり、それに伴なってチッ
プ上の配線は非常に細く、長くなる傾向にある。このた
め、電源配線やグランド配線に寄生する抵抗も大きくな
ってきている。
化、大規模化が非常に進んでおり、それに伴なってチッ
プ上の配線は非常に細く、長くなる傾向にある。このた
め、電源配線やグランド配線に寄生する抵抗も大きくな
ってきている。
【０００７】ここで、出力バッファ回路において、その
出力信号の電位レベルがスイッチングする時を考える
と、入力信号ＩＮが、図４（ｂ）に示すように、ハイか
らロウへ変化する時には、出力信号ＯＵＴがロウからハ
イへ変化する。そしてこの時、電源端子１から出力端子
４に接続されている負荷（図示せず）に充電電流が流れ
る。すなわち、電源線に寄生する抵抗に大きな充電電流
が流れることになり、このため、図４（ｂ）に示すよう
に、電源電位が一時的に低下する。
出力信号の電位レベルがスイッチングする時を考える
と、入力信号ＩＮが、図４（ｂ）に示すように、ハイか
らロウへ変化する時には、出力信号ＯＵＴがロウからハ
イへ変化する。そしてこの時、電源端子１から出力端子
４に接続されている負荷（図示せず）に充電電流が流れ
る。すなわち、電源線に寄生する抵抗に大きな充電電流
が流れることになり、このため、図４（ｂ）に示すよう
に、電源電位が一時的に低下する。
【０００８】一方、入力信号ＩＮが、ロウからハイへ変
化する時には、出力信号ＯＵＴがハイからロウへ変化す
る。この時には、出力端子４に接続されている負荷から
グランド端子２に放電電流が流れる。すなわち、グラン
ド線に寄生する抵抗に大きな放電電流が流れることにな
り、このため、図４（ｂ）に示すように、グランド電位
が一時的に上昇する。
化する時には、出力信号ＯＵＴがハイからロウへ変化す
る。この時には、出力端子４に接続されている負荷から
グランド端子２に放電電流が流れる。すなわち、グラン
ド線に寄生する抵抗に大きな放電電流が流れることにな
り、このため、図４（ｂ）に示すように、グランド電位
が一時的に上昇する。
【０００９】そして、上述のような、出力バッファ回路
が動作することによって電源線やグランド線に発生する
電位変動は、この同じ電源線やグランド線に接続されて
いる他の回路の動作マージンを低下させる方向の変動で
あるので、これが大きい場合には、他の回路が誤動作を
起してしまうことになる。
が動作することによって電源線やグランド線に発生する
電位変動は、この同じ電源線やグランド線に接続されて
いる他の回路の動作マージンを低下させる方向の変動で
あるので、これが大きい場合には、他の回路が誤動作を
起してしまうことになる。
【００１０】以上述べた電源線のグランド線の電位の変
動は、充放電電流が大きく配線抵抗が大きいほど大きい
ので、近年のような、高速、高集積、大規模な半導体集
積回路においては、特に大きな問題となっている。
動は、充放電電流が大きく配線抵抗が大きいほど大きい
ので、近年のような、高速、高集積、大規模な半導体集
積回路においては、特に大きな問題となっている。
【００１１】なお、以上の説明は出力バッファ回路を例
にして行なったが、このような電位変動の現象は、出力
バッファ回路に限らず、論理回路として用いられるよう
なインバータや他の目的で用いられるバッファ回路であ
っても、駆動用のＭＯＳトランジスタの電流駆動能力が
大きい場合には当然起り得る現象である。
にして行なったが、このような電位変動の現象は、出力
バッファ回路に限らず、論理回路として用いられるよう
なインバータや他の目的で用いられるバッファ回路であ
っても、駆動用のＭＯＳトランジスタの電流駆動能力が
大きい場合には当然起り得る現象である。
【００１２】本発明は、以上のような従来のバッファ回
路の問題点に鑑みてなされたものであって、バッファ回
路の動作に伴なって発生する電源線やグランド線の電位
変動が起り難いバッファ回路を提供することを目的とす
る。
路の問題点に鑑みてなされたものであって、バッファ回
路の動作に伴なって発生する電源線やグランド線の電位
変動が起り難いバッファ回路を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】請求項１記載のバッファ
回路は、電流駆動能力が異なる複数の駆動用ＰＭＯＳト
ランジスタと電流駆動能力が異なる複数の駆動用ＮＭＯ
ＳトランジスタとをＣＭＯＳインバータ構成に接続して
なる駆動回路部の出力電位を、論理しきい値電圧の異な
る２つのセンス用インバータでセンスし、それぞれのセ
ンス用インバータからの出力信号と外部からの入力信号
とによって、駆動用ＭＯＳトランジスタを選択し、駆動
回路部の出力電位がスイッチングする時に、そのスイッ
チングの前期においては、電流駆動能力が大きいＭＯＳ
トランジスタで負荷を駆動し、スイッチングの後期にお
いては、電流駆動能力が小さいＭＯＳトランジスタで負
荷を駆動するように動作することを特徴としている。
回路は、電流駆動能力が異なる複数の駆動用ＰＭＯＳト
ランジスタと電流駆動能力が異なる複数の駆動用ＮＭＯ
ＳトランジスタとをＣＭＯＳインバータ構成に接続して
なる駆動回路部の出力電位を、論理しきい値電圧の異な
る２つのセンス用インバータでセンスし、それぞれのセ
ンス用インバータからの出力信号と外部からの入力信号
とによって、駆動用ＭＯＳトランジスタを選択し、駆動
回路部の出力電位がスイッチングする時に、そのスイッ
チングの前期においては、電流駆動能力が大きいＭＯＳ
トランジスタで負荷を駆動し、スイッチングの後期にお
いては、電流駆動能力が小さいＭＯＳトランジスタで負
荷を駆動するように動作することを特徴としている。
【００１４】また、請求項２記載のバッファ回路は、請
求項１記載のバッファ回路に用いられているものと同一
の駆動回路部を持っており、この駆動回路部の出力電位
をヒステリシス回路でセンスし、ヒステリシス回路の出
力信号と外部からの入力信号とにより、駆動用ＭＯＳト
ランジスタを選択し、駆動回路部の出力電位がスイッチ
ングする時に、そのスイッチングの前期においては、電
流駆動能力が大きいＭＯＳトランジスタで負荷を駆動
し、スイッチングの後期においては、電流駆動能力が小
さいＭＯＳトランジスタで負荷を駆動するように動作す
ることを特徴としている。
求項１記載のバッファ回路に用いられているものと同一
の駆動回路部を持っており、この駆動回路部の出力電位
をヒステリシス回路でセンスし、ヒステリシス回路の出
力信号と外部からの入力信号とにより、駆動用ＭＯＳト
ランジスタを選択し、駆動回路部の出力電位がスイッチ
ングする時に、そのスイッチングの前期においては、電
流駆動能力が大きいＭＯＳトランジスタで負荷を駆動
し、スイッチングの後期においては、電流駆動能力が小
さいＭＯＳトランジスタで負荷を駆動するように動作す
ることを特徴としている。
【００１５】
【実施例】次に、本発明の最適な実施例について図面を
参照して説明する。図１は、本発明の第１の実施例の回
路図である。図１を参照すると、本実施例は、駆動回路
部５，２つのインバータ６および７、並びに２つの制御
回路部８および９からなっている。
参照して説明する。図１は、本発明の第１の実施例の回
路図である。図１を参照すると、本実施例は、駆動回路
部５，２つのインバータ６および７、並びに２つの制御
回路部８および９からなっている。
【００１６】駆動回路部５は、図４（ａ）に示す従来の
出力回路とは異なって、２つのＣＭＯＳインバータが、
それぞれの出力端を共通にして並列接続された構成とな
っている。一方のＣＭＯＳインバータは、ＰＭＯＳトラ
ンジスタＰ1とＮＭＯＳトランジスタＮ1 とからなる。
他方のＣＭＯＳインバータは、ＰＭＯＳトランジスタＰ
2 とＮＭＯＳトランジスタＮ2とからなる。ここで、上
記の４つの駆動用ＭＯＳトランジスタの電流駆動能力に
関しては、ＰＭＯＳトランジスタＰ2 およびＮＭＯＳト
ランジスタＮ2 の電流駆動能力は、ＰＭＯＳトランジス
タＰ1 およびＮＭＯＳトランジスタＮ1 の電流駆動能力
に比べて非常に小さくなるように設定されている。
出力回路とは異なって、２つのＣＭＯＳインバータが、
それぞれの出力端を共通にして並列接続された構成とな
っている。一方のＣＭＯＳインバータは、ＰＭＯＳトラ
ンジスタＰ1とＮＭＯＳトランジスタＮ1 とからなる。
他方のＣＭＯＳインバータは、ＰＭＯＳトランジスタＰ
2 とＮＭＯＳトランジスタＮ2とからなる。ここで、上
記の４つの駆動用ＭＯＳトランジスタの電流駆動能力に
関しては、ＰＭＯＳトランジスタＰ2 およびＮＭＯＳト
ランジスタＮ2 の電流駆動能力は、ＰＭＯＳトランジス
タＰ1 およびＮＭＯＳトランジスタＮ1 の電流駆動能力
に比べて非常に小さくなるように設定されている。
【００１７】上述のインバータ６と７とは、それぞれの
入力端が、前述の駆動回路部５の出力端（このバッファ
回路の出力端子４）に接続されている。そして、インバ
ータ６は、出力端がＰＭＯＳトランジスタＰ2 のゲート
電極に接続されている。又、インバータ７は、出力端が
ＮＭＯＳトランジスタＮ2のゲート電極に接続されてい
る。なお、この２つのインバータ６と７は、図２（ａ）
に示す入出力特性で表されるように、論理しきい値電圧
が異なるように設定されている。すなわち、インバータ
６は、高い論理しきい値電圧Ｖ1 を持ち、一方、インバ
ータ７は、低い論理しきい値電圧Ｖ2 を持つ。
入力端が、前述の駆動回路部５の出力端（このバッファ
回路の出力端子４）に接続されている。そして、インバ
ータ６は、出力端がＰＭＯＳトランジスタＰ2 のゲート
電極に接続されている。又、インバータ７は、出力端が
ＮＭＯＳトランジスタＮ2のゲート電極に接続されてい
る。なお、この２つのインバータ６と７は、図２（ａ）
に示す入出力特性で表されるように、論理しきい値電圧
が異なるように設定されている。すなわち、インバータ
６は、高い論理しきい値電圧Ｖ1 を持ち、一方、インバ
ータ７は、低い論理しきい値電圧Ｖ2 を持つ。
【００１８】制御回路部８は、ＰＭＯＳトランジスタＰ
1 の導通状態を制御するものであって、２入力ＮＯＲ回
路１０とインバータ１１と２入力ＮＡＮＤ回路１２とが
縦続に接続された構造となっている。２入力ＮＯＲ回路
１０は、一方の入力端に前述のインバータ６の出力信号
が入力され、他方の入力端にインバータ７の出力信号が
入力されている。又、２入力ＮＡＮＤ回路１２は、一方
の入力端に前述のインバータ１１の出力信号が入力さ
れ、他方の入力端に外部からの入力信号ＩＮが入力され
ている。
1 の導通状態を制御するものであって、２入力ＮＯＲ回
路１０とインバータ１１と２入力ＮＡＮＤ回路１２とが
縦続に接続された構造となっている。２入力ＮＯＲ回路
１０は、一方の入力端に前述のインバータ６の出力信号
が入力され、他方の入力端にインバータ７の出力信号が
入力されている。又、２入力ＮＡＮＤ回路１２は、一方
の入力端に前述のインバータ１１の出力信号が入力さ
れ、他方の入力端に外部からの入力信号ＩＮが入力され
ている。
【００１９】制御回路部９は、ＮＭＯＳトランジスタＮ
1 の導通状態を制御するものであって、２入力ＮＡＮＤ
回路１３とインバータ１４と２入力ＮＯＲ回路１５とが
縦続に接続された構造となっている。２入力ＮＡＮＤ回
路１３は、一方の入力端に前述のインバータ７の出力信
号が入力され、他方の入力端にインバータ６の出力信号
が入力されている。又、２入力ＮＯＲ回路１５は、一方
の入力端に前述のインバータ１４の出力信号が入力さ
れ、他方の入力端に外部からの入力信号ＩＮが入力され
ている。
1 の導通状態を制御するものであって、２入力ＮＡＮＤ
回路１３とインバータ１４と２入力ＮＯＲ回路１５とが
縦続に接続された構造となっている。２入力ＮＡＮＤ回
路１３は、一方の入力端に前述のインバータ７の出力信
号が入力され、他方の入力端にインバータ６の出力信号
が入力されている。又、２入力ＮＯＲ回路１５は、一方
の入力端に前述のインバータ１４の出力信号が入力さ
れ、他方の入力端に外部からの入力信号ＩＮが入力され
ている。
【００２０】以下に、本実施例の回路動作を説明する。
先ず、初期状態として、入力信号ＩＮがロウで、出力信
号ＯＵＴがロウである時、インバータ６および７の出力
は共にハイになっている。従って、ＰＭＯＳトランジス
タＰ2 はオフ状態にあり、ＮＭＯＳトランジスタＮ2 は
オン状態にある。又、２入力ＮＯＲ回路１０の出力およ
び２入力ＮＡＮＤ回路１３の出力は共にロウになってい
るので、インバータ１１および１４の出力は共にハイで
ある。従って、２入力ＮＡＮＤ回路１２の出力はハイで
あり、また２入力ＮＯＲ回路１５の出力はロウであっ
て、ＰＭＯＳトランジスタＰ1 およびＮＭＯＳトランジ
スタＮ1 は共にオフ状態になっている。
先ず、初期状態として、入力信号ＩＮがロウで、出力信
号ＯＵＴがロウである時、インバータ６および７の出力
は共にハイになっている。従って、ＰＭＯＳトランジス
タＰ2 はオフ状態にあり、ＮＭＯＳトランジスタＮ2 は
オン状態にある。又、２入力ＮＯＲ回路１０の出力およ
び２入力ＮＡＮＤ回路１３の出力は共にロウになってい
るので、インバータ１１および１４の出力は共にハイで
ある。従って、２入力ＮＡＮＤ回路１２の出力はハイで
あり、また２入力ＮＯＲ回路１５の出力はロウであっ
て、ＰＭＯＳトランジスタＰ1 およびＮＭＯＳトランジ
スタＮ1 は共にオフ状態になっている。
【００２１】次に、この状態にある時、入力信号ＩＮが
ロウからハイにスイッチングする場合を考えると、２入
力のＮＡＮＤ回路１２の出力がロウとなるので、ＰＭＯ
ＳトランジスタＰ1 がオン状態になる。この場合、ＮＭ
ＯＳトランジスタＮ2 もオン状態にあるが、前述のよう
に、ＮＭＯＳトランジスタＮ2 の電流駆動能力が非常に
小さいため、出力信号ＯＵＴはハイへとスイッチングし
てゆく。
ロウからハイにスイッチングする場合を考えると、２入
力のＮＡＮＤ回路１２の出力がロウとなるので、ＰＭＯ
ＳトランジスタＰ1 がオン状態になる。この場合、ＮＭ
ＯＳトランジスタＮ2 もオン状態にあるが、前述のよう
に、ＮＭＯＳトランジスタＮ2 の電流駆動能力が非常に
小さいため、出力信号ＯＵＴはハイへとスイッチングし
てゆく。
【００２２】このスイッチングの過程で、出力信号ＯＵ
Ｔの電位がインバータ７の論理しきい値電圧Ｖ2 よりも
高くなると、インバータ７の出力がロウに変化しＮＭＯ
ＳトランジスタＮ2 がオフ状態に変化する。同時に、２
入力ＮＡＮＤ回路１３の出力がハイになり、インバータ
１４の出力がロウになる。
Ｔの電位がインバータ７の論理しきい値電圧Ｖ2 よりも
高くなると、インバータ７の出力がロウに変化しＮＭＯ
ＳトランジスタＮ2 がオフ状態に変化する。同時に、２
入力ＮＡＮＤ回路１３の出力がハイになり、インバータ
１４の出力がロウになる。
【００２３】更に出力信号ＩＮの電位が上昇して、イン
バータ６の論理しきい値電圧Ｖ1 よりも高くなると、イ
ンバータ６の出力がロウになりＰＭＯＳトランジスタＰ
2 がオン状態に変化する。同時に、２入力ＮＯＲ回路１
０の出力がハイになり、インバータ１１の出力がロウに
なる。従って、２入力ＮＡＮＤ回路１２の出力がハイに
なり、ＰＭＯＳトランジスタＰ1 が再びオフ状態に変化
する。
バータ６の論理しきい値電圧Ｖ1 よりも高くなると、イ
ンバータ６の出力がロウになりＰＭＯＳトランジスタＰ
2 がオン状態に変化する。同時に、２入力ＮＯＲ回路１
０の出力がハイになり、インバータ１１の出力がロウに
なる。従って、２入力ＮＡＮＤ回路１２の出力がハイに
なり、ＰＭＯＳトランジスタＰ1 が再びオフ状態に変化
する。
【００２４】次に、この状態から、入力信号ＩＮがハイ
からロウにスイッチングする時を考える。この場合、２
入力ＮＯＲ回路１５の出力がハイとなるので、ＮＭＯＳ
トランジスタＮ1 がオン状態になる。この時、ＰＭＯＳ
トランジスタＰ2 もオン状態にあるが、前述のように、
ＰＭＯＳトランジスタＰ2 の電流駆動能力が非常に小さ
いため、出力信号ＯＵＴはロウへとスイッチングしてゆ
く。
からロウにスイッチングする時を考える。この場合、２
入力ＮＯＲ回路１５の出力がハイとなるので、ＮＭＯＳ
トランジスタＮ1 がオン状態になる。この時、ＰＭＯＳ
トランジスタＰ2 もオン状態にあるが、前述のように、
ＰＭＯＳトランジスタＰ2 の電流駆動能力が非常に小さ
いため、出力信号ＯＵＴはロウへとスイッチングしてゆ
く。
【００２５】このスイッチングの過程で、出力信号ＯＵ
Ｔの電位がインバータ６の論理しきい値電圧Ｖ1 よりも
低くなると、インバータ６の出力がハイに変化し、ＰＭ
ＯＳトランジスタＰ2 がオフ状態に変化する。同時に、
２入力ＮＯＲ回路１０の出力がロウになり、インバータ
１１の出力がハイになる。
Ｔの電位がインバータ６の論理しきい値電圧Ｖ1 よりも
低くなると、インバータ６の出力がハイに変化し、ＰＭ
ＯＳトランジスタＰ2 がオフ状態に変化する。同時に、
２入力ＮＯＲ回路１０の出力がロウになり、インバータ
１１の出力がハイになる。
【００２６】更に出力信号ＩＮの電位が下降して、イン
バータ７の論理しきい値電圧Ｖ2 よりも低くなると、イ
ンバータ７の出力がハイになりＮＭＯＳトランジスタＮ
2 がオン状態に変化する。同時に、２入力ＮＡＮＤ回路
１３の出力はロウになり、インバータ１４の出力がハイ
になる。従って、２入力ＮＯＲ回路１５の出力がロウに
なり、ＮＭＯＳトランジスタＮ1 が再びオフ状態に変化
する。
バータ７の論理しきい値電圧Ｖ2 よりも低くなると、イ
ンバータ７の出力がハイになりＮＭＯＳトランジスタＮ
2 がオン状態に変化する。同時に、２入力ＮＡＮＤ回路
１３の出力はロウになり、インバータ１４の出力がハイ
になる。従って、２入力ＮＯＲ回路１５の出力がロウに
なり、ＮＭＯＳトランジスタＮ1 が再びオフ状態に変化
する。
【００２７】以上の回路動作における、入力信号ＩＮ，
出力信号ＯＵＴ，電源電位およびグランド電位の動作波
形を図２（ｂ）に示す。図２（ｂ）を参照すると、入力
信号ＩＮがロウからハイに変化し、出力信号ＯＵＴがロ
ウからハイへスイッチングする場合には、出力信号ＯＵ
Ｔの波形の傾きが、インバータ６の論理しきい値電圧Ｖ
1 を境にして、大から小へ変化していることがわかる。
これは、前述の動作説明のように、出力信号ＯＵＴの電
位がインバータ６の論理しきい値電圧Ｖ1 より低い時に
は、電流駆動能力の大きい方のＰＭＯＳトランジスタＰ
1 が負荷を駆動し、出力信号ＯＵＴの電位が論理しきい
値電圧Ｖ1 より高くなると、電流駆動能力の小さい方の
ＰＭＯＳトランジスタＰ2 が負荷を駆動するようになる
からである。
出力信号ＯＵＴ，電源電位およびグランド電位の動作波
形を図２（ｂ）に示す。図２（ｂ）を参照すると、入力
信号ＩＮがロウからハイに変化し、出力信号ＯＵＴがロ
ウからハイへスイッチングする場合には、出力信号ＯＵ
Ｔの波形の傾きが、インバータ６の論理しきい値電圧Ｖ
1 を境にして、大から小へ変化していることがわかる。
これは、前述の動作説明のように、出力信号ＯＵＴの電
位がインバータ６の論理しきい値電圧Ｖ1 より低い時に
は、電流駆動能力の大きい方のＰＭＯＳトランジスタＰ
1 が負荷を駆動し、出力信号ＯＵＴの電位が論理しきい
値電圧Ｖ1 より高くなると、電流駆動能力の小さい方の
ＰＭＯＳトランジスタＰ2 が負荷を駆動するようになる
からである。
【００２８】一方、出力信号ＯＵＴがハイからロウへス
イッチングする場合には、出力信号ＯＵＴの波形の傾き
が、インバータ７の論理しきい値電圧Ｖ2 を境にして、
大から小へ変化している。これは、前述の動作説明のよ
うに、出力信号ＯＵＴの電位がインバータ７の論理しき
い値電圧Ｖ2 より高い時には、電流駆動能力の大きい方
のＮＭＯＳトランジスタＮ1 が負荷を駆動し、出力信号
ＯＵＴの電位が論理しきい値電圧Ｖ2 より低くなると、
電流駆動能力の小さい方のＮＭＯＳトランジスタＮ2 が
負荷を駆動するようになるからである。
イッチングする場合には、出力信号ＯＵＴの波形の傾き
が、インバータ７の論理しきい値電圧Ｖ2 を境にして、
大から小へ変化している。これは、前述の動作説明のよ
うに、出力信号ＯＵＴの電位がインバータ７の論理しき
い値電圧Ｖ2 より高い時には、電流駆動能力の大きい方
のＮＭＯＳトランジスタＮ1 が負荷を駆動し、出力信号
ＯＵＴの電位が論理しきい値電圧Ｖ2 より低くなると、
電流駆動能力の小さい方のＮＭＯＳトランジスタＮ2 が
負荷を駆動するようになるからである。
【００２９】尚、本実施例では、出力信号ＯＵＴの振幅
は、電源電位とグランド電位との間をフルスイングして
いないが、電位Ｖ1 をハイ，電位Ｖ2 をロウに設定すれ
ば、回路の動作にはなんら支障はない。
は、電源電位とグランド電位との間をフルスイングして
いないが、電位Ｖ1 をハイ，電位Ｖ2 をロウに設定すれ
ば、回路の動作にはなんら支障はない。
【００３０】ここで、本実施例における電源電位および
グランド電位の変動の大きさについて説明する。図２
（ｂ）に示す本実施例の動作波形と、図４（ｂ）に示す
従来の出力バッファ回路の動作波形とを比較すると、電
源電位およびグランド電位の変動は、本実施例のものの
方が従来のものよりも小さく抑えられている。これは、
本実施例では、電流駆動能力の大きいＰＭＯＳトランジ
スタＰ1またはＮＭＯＳトランジスタＮ1 によって大き
な電流で負荷を駆動する時の出力信号ＯＵＴの振幅が
（Ｖ1 −Ｖ2 ）と小さく抑えられており、一方、出力信
号ＯＵＴの電位が論理しきい値電圧Ｖ2 以下または論理
しきい値電圧Ｖ1 以上の場合には、電流駆動能力の小さ
いＮＭＯＳトランジスタＮ2 またはＰＭＯＳトランジス
タＰ2 で負荷を駆動しているからである。このことか
ら、本実施例では、出力ハイ（Ｖ1 ）または出力ロウ
（Ｖ2 ）へスイッチングする時間は従来ものと殆んど変
っていないにも関らず、電源電位やグランド電位の変動
が小さくなっている。
グランド電位の変動の大きさについて説明する。図２
（ｂ）に示す本実施例の動作波形と、図４（ｂ）に示す
従来の出力バッファ回路の動作波形とを比較すると、電
源電位およびグランド電位の変動は、本実施例のものの
方が従来のものよりも小さく抑えられている。これは、
本実施例では、電流駆動能力の大きいＰＭＯＳトランジ
スタＰ1またはＮＭＯＳトランジスタＮ1 によって大き
な電流で負荷を駆動する時の出力信号ＯＵＴの振幅が
（Ｖ1 −Ｖ2 ）と小さく抑えられており、一方、出力信
号ＯＵＴの電位が論理しきい値電圧Ｖ2 以下または論理
しきい値電圧Ｖ1 以上の場合には、電流駆動能力の小さ
いＮＭＯＳトランジスタＮ2 またはＰＭＯＳトランジス
タＰ2 で負荷を駆動しているからである。このことか
ら、本実施例では、出力ハイ（Ｖ1 ）または出力ロウ
（Ｖ2 ）へスイッチングする時間は従来ものと殆んど変
っていないにも関らず、電源電位やグランド電位の変動
が小さくなっている。
【００３１】次に、本発明の第２の実施例について説明
する。図３（ａ）は、本発明の第２の実施例の回路図で
ある。
する。図３（ａ）は、本発明の第２の実施例の回路図で
ある。
【００３２】図３（ａ）を参照すると、本実施例が図１
に示す第１の実施例と異なるのは、駆動回路部５からの
出力信号ＯＵＴの電位をセンスする部分である。本実施
例では、ヒステリシス回路１６で出力信号ＯＵＴの電位
をセンスし、４つのＭＯＳトランジスタの導通状態を制
御している。
に示す第１の実施例と異なるのは、駆動回路部５からの
出力信号ＯＵＴの電位をセンスする部分である。本実施
例では、ヒステリシス回路１６で出力信号ＯＵＴの電位
をセンスし、４つのＭＯＳトランジスタの導通状態を制
御している。
【００３３】このヒステリシス回路１６は、２つのイン
バータ１７と１８とをフリップフロップ型に接続した構
成となっており、入出力特性は、図３（ｂ）に示ような
ヒステリシス特性を持っている。すなわち、このヒステ
リシス回路１６では、入力の電位（出力信号ＯＵＴの電
位）がロウからハイに変化する時の論理しきい値電圧
（Ｖ1 ）は高く、反対に、入力電位がハイからロウへ変
化する時の論理しきい値電圧（Ｖ2 ）は低い。このヒス
テリシス回路１６は、入力端が駆動回路部５の出力端子
４に接続され、出力端が、ＰＭＯＳトランジスタＰ2 お
よびＮＭＯＳトランジスタＮ2 のゲート電極と、２入力
ＮＡＮＤ回路１２の一方の入力端と、２入力ＮＯＲ回路
１５の一方の入力端とに接続されている。
バータ１７と１８とをフリップフロップ型に接続した構
成となっており、入出力特性は、図３（ｂ）に示ような
ヒステリシス特性を持っている。すなわち、このヒステ
リシス回路１６では、入力の電位（出力信号ＯＵＴの電
位）がロウからハイに変化する時の論理しきい値電圧
（Ｖ1 ）は高く、反対に、入力電位がハイからロウへ変
化する時の論理しきい値電圧（Ｖ2 ）は低い。このヒス
テリシス回路１６は、入力端が駆動回路部５の出力端子
４に接続され、出力端が、ＰＭＯＳトランジスタＰ2 お
よびＮＭＯＳトランジスタＮ2 のゲート電極と、２入力
ＮＡＮＤ回路１２の一方の入力端と、２入力ＮＯＲ回路
１５の一方の入力端とに接続されている。
【００３４】以下に、本実施例の動作について説明す
る。先ず、初期状態として、入力信号ＩＮがロウで出力
信号ＯＵＴがロウである時、ヒステリシス回路１６の出
力がハイであるので、ＰＭＯＳトランジスタＰ2 はオフ
状態にあり、ＮＭＯＳトランジスタＮ2 はオン状態にな
っている。又、２入力のＮＡＮＤ回路１２の出力はハイ
であり、２入力のＮＯＲ回路１５の出力がロウであるの
で、ＰＭＯＳトランジスタＰ1 とＮＭＯＳトランジスタ
Ｎ1 とは共にオフ状態になっている。
る。先ず、初期状態として、入力信号ＩＮがロウで出力
信号ＯＵＴがロウである時、ヒステリシス回路１６の出
力がハイであるので、ＰＭＯＳトランジスタＰ2 はオフ
状態にあり、ＮＭＯＳトランジスタＮ2 はオン状態にな
っている。又、２入力のＮＡＮＤ回路１２の出力はハイ
であり、２入力のＮＯＲ回路１５の出力がロウであるの
で、ＰＭＯＳトランジスタＰ1 とＮＭＯＳトランジスタ
Ｎ1 とは共にオフ状態になっている。
【００３５】次に、この状態にある時に、入力信号ＩＮ
がロウからハイに変化する場合を考える。この場合、２
入力ＮＡＮＤ回路１２では、２つの入力が共にハイにな
るので出力がロウになる。この結果、ＰＭＯＳトランジ
スタＰ1 がオフ状態からオン状態になり、出力信号ＯＵ
Ｔはロウからハイへスイッチングする。この時、ＮＭＯ
ＳトランジスタＮ2 もオン状態にあるが、前述のよう
に、ＮＭＯＳトランジスタＮ2 の電流駆動能力が非常に
小さいため、出力信号ＯＵＴはハイへとスイッチングし
てゆく。
がロウからハイに変化する場合を考える。この場合、２
入力ＮＡＮＤ回路１２では、２つの入力が共にハイにな
るので出力がロウになる。この結果、ＰＭＯＳトランジ
スタＰ1 がオフ状態からオン状態になり、出力信号ＯＵ
Ｔはロウからハイへスイッチングする。この時、ＮＭＯ
ＳトランジスタＮ2 もオン状態にあるが、前述のよう
に、ＮＭＯＳトランジスタＮ2 の電流駆動能力が非常に
小さいため、出力信号ＯＵＴはハイへとスイッチングし
てゆく。
【００３６】このスイッチングの過程で、出力信号ＯＵ
Ｔの電位がヒステリシス回路１６の高い方の論理しきい
値電圧Ｖ1 よりも高くなると、ヒステリシス回路１６の
出力がロウに変化するのでＮＭＯＳトランジスタＮ2 が
オフ状態に変化し、ＰＭＯＳトランジスタＰ2 がオフ状
態からオン状態になる。同時に、２入力ＮＡＮＤ回路１
２では、２つの入力がロウとハイになるので、出力がロ
ウからハイに変化し、この結果、ＰＭＯＳトランジスタ
Ｐ1 が再びオン状態からオフ状態になる。
Ｔの電位がヒステリシス回路１６の高い方の論理しきい
値電圧Ｖ1 よりも高くなると、ヒステリシス回路１６の
出力がロウに変化するのでＮＭＯＳトランジスタＮ2 が
オフ状態に変化し、ＰＭＯＳトランジスタＰ2 がオフ状
態からオン状態になる。同時に、２入力ＮＡＮＤ回路１
２では、２つの入力がロウとハイになるので、出力がロ
ウからハイに変化し、この結果、ＰＭＯＳトランジスタ
Ｐ1 が再びオン状態からオフ状態になる。
【００３７】次に、この状態から、入力信号ＩＮがハイ
からロウにスイッチングする時を考える。この場合、２
入力ＮＯＲ回路１５においては、２つの入力が共にロウ
になるので出力がハイとなる。この結果、ＮＭＯＳトラ
ンジスタＮ1がオフ状態からオン状態になり、出力信号
ＯＵＴはハイからロウへスイッチングする。この時、Ｐ
ＭＯＳトランジスタＰ2 もオン状態にあるが、前述のよ
うに、ＰＭＯＳトランジスタＰ2 の電流駆動能力が非常
に小さいため、出力信号ＯＵＴはロウへとスイッチング
してゆく。
からロウにスイッチングする時を考える。この場合、２
入力ＮＯＲ回路１５においては、２つの入力が共にロウ
になるので出力がハイとなる。この結果、ＮＭＯＳトラ
ンジスタＮ1がオフ状態からオン状態になり、出力信号
ＯＵＴはハイからロウへスイッチングする。この時、Ｐ
ＭＯＳトランジスタＰ2 もオン状態にあるが、前述のよ
うに、ＰＭＯＳトランジスタＰ2 の電流駆動能力が非常
に小さいため、出力信号ＯＵＴはロウへとスイッチング
してゆく。
【００３８】このスイッチングの過程で、出力信号ＯＵ
Ｔの電位がヒステリシス回路１６の低い方の論理しきい
値電圧Ｖ2 よりも低くなると、ヒステリシス回路１６の
出力がハイに変化するのでＰＭＯＳトランジスタＰ2 が
オン状態からオフ状態に変化し、ＮＭＯＳトランジスタ
Ｎ2 がオフ状態からオン状態に変化する。同時に、２入
力ＮＯＲ回路１５においては、２つの入力がロウとハイ
になるので、出力がハイからロウに変化する。この結
果、ＮＭＯＳトランジスタＮ1 が再びオン状態からオフ
状態になる。
Ｔの電位がヒステリシス回路１６の低い方の論理しきい
値電圧Ｖ2 よりも低くなると、ヒステリシス回路１６の
出力がハイに変化するのでＰＭＯＳトランジスタＰ2 が
オン状態からオフ状態に変化し、ＮＭＯＳトランジスタ
Ｎ2 がオフ状態からオン状態に変化する。同時に、２入
力ＮＯＲ回路１５においては、２つの入力がロウとハイ
になるので、出力がハイからロウに変化する。この結
果、ＮＭＯＳトランジスタＮ1 が再びオン状態からオフ
状態になる。
【００３９】以上の回路動作からわかるように、本実施
例では、入力信号ＩＮがロウからハイに変化し、出力信
号ＯＵＴがロウからハイへスイッチングする場合、出力
信号ＯＵＴの電位がヒステリシス回路１６の高い方の論
理しきい値電圧Ｖ1 より低い時には、電流駆動能力の大
きいＰＭＯＳトランジスタＰ1 が負荷を駆動し、出力信
号ＯＵＴの電位が論理しきい値電圧Ｖ1より高くなる
と、電流駆動能力の小さいＰＭＯＳトランジスタＰ2 が
負荷を駆動するようになる。
例では、入力信号ＩＮがロウからハイに変化し、出力信
号ＯＵＴがロウからハイへスイッチングする場合、出力
信号ＯＵＴの電位がヒステリシス回路１６の高い方の論
理しきい値電圧Ｖ1 より低い時には、電流駆動能力の大
きいＰＭＯＳトランジスタＰ1 が負荷を駆動し、出力信
号ＯＵＴの電位が論理しきい値電圧Ｖ1より高くなる
と、電流駆動能力の小さいＰＭＯＳトランジスタＰ2 が
負荷を駆動するようになる。
【００４０】一方、出力信号ＯＵＴがハイからロウへス
イッチングする場合には、出力信号ＯＵＴの電位がヒス
テリシス回路１６の低い方の論理しきい値電圧Ｖ2 より
高い時には、電流駆動能力の大きいＮＭＯＳトランジス
タＮ1 が負荷を駆動し、出力信号ＯＵＴの電位が論理し
きい値電圧Ｖ2より低くなると、電流駆動能力の小さい
ＮＭＯＳトランジスタＮ2 が負荷を駆動するようにな
る。
イッチングする場合には、出力信号ＯＵＴの電位がヒス
テリシス回路１６の低い方の論理しきい値電圧Ｖ2 より
高い時には、電流駆動能力の大きいＮＭＯＳトランジス
タＮ1 が負荷を駆動し、出力信号ＯＵＴの電位が論理し
きい値電圧Ｖ2より低くなると、電流駆動能力の小さい
ＮＭＯＳトランジスタＮ2 が負荷を駆動するようにな
る。
【００４１】すなわち、本実施例においても、大電流で
負荷を駆動する時の振幅が小さく抑えられているので、
第１の実施例と同様に、出力信号のスイッチング時に発
生する電源電位およびグランド電位の変動は小さく抑え
られる。しかも、出力ハイまたは出力ロウへスイッチン
グする時間は、従来ものと殆ど変らない。
負荷を駆動する時の振幅が小さく抑えられているので、
第１の実施例と同様に、出力信号のスイッチング時に発
生する電源電位およびグランド電位の変動は小さく抑え
られる。しかも、出力ハイまたは出力ロウへスイッチン
グする時間は、従来ものと殆ど変らない。
【００４２】尚、本実施例においては、ヒステリシス回
路１６として、２つのインバータ１７および１８をフリ
ップフロップ型に接続したものを用いたが、シュミット
トリガ回路のような他の型のヒステリシス回路を用いて
も、本実施例と同様の効果を得ることができる。
路１６として、２つのインバータ１７および１８をフリ
ップフロップ型に接続したものを用いたが、シュミット
トリガ回路のような他の型のヒステリシス回路を用いて
も、本実施例と同様の効果を得ることができる。
【００４３】
【発明の効果】以上説明したように、本発明では、電流
駆動能力の異なる駆動用ＭＯＳトランジスタを相補型に
接続してＣＭＯＳインバータからなる駆動部を構成し、
この駆動部の出力をバッファ回路の出力としている。そ
してこの出力電位を、論理しきい値電圧の異なる複数の
センス用インバータあるいはヒステリシス回路でセンス
し、出力電位がスイッチングする時に、大きな電流から
順次小さな電流で負荷を駆動するように、駆動用ＭＯＳ
トランジスタを選択して動作させている。
駆動能力の異なる駆動用ＭＯＳトランジスタを相補型に
接続してＣＭＯＳインバータからなる駆動部を構成し、
この駆動部の出力をバッファ回路の出力としている。そ
してこの出力電位を、論理しきい値電圧の異なる複数の
センス用インバータあるいはヒステリシス回路でセンス
し、出力電位がスイッチングする時に、大きな電流から
順次小さな電流で負荷を駆動するように、駆動用ＭＯＳ
トランジスタを選択して動作させている。
【００４４】このことにより、本発明によれば、バッフ
ァ回路が動作し出力信号がスイッチングする時に発生す
る電源電位やグランド電位の変動を、スイッチングスピ
ードを遅くすることなしに、小さく抑えることができ
る。従って、電源線やグランド線をこのバッファ回路と
共通にする他の回路に対する、動作マージンの低下ある
いは誤動作というような悪影響を低下させることができ
る。
ァ回路が動作し出力信号がスイッチングする時に発生す
る電源電位やグランド電位の変動を、スイッチングスピ
ードを遅くすることなしに、小さく抑えることができ
る。従って、電源線やグランド線をこのバッファ回路と
共通にする他の回路に対する、動作マージンの低下ある
いは誤動作というような悪影響を低下させることができ
る。
【００４５】このことは、このバッファ回路を、近年の
ような、高速、高集積、大規模な半導体集積回路に内蔵
させる場合に、特に大きな利点となる。
ような、高速、高集積、大規模な半導体集積回路に内蔵
させる場合に、特に大きな利点となる。
【図１】本発明の第１の実施例の回路図である。
【図２】分図（ａ）は、第１の実施例に用いられる２つ
のセンス用インバータの入出力特性を示す図である。 分図（ｂ）は、第１の実施例における入出力信号の動作
波形並びに電源電位およびグランド電位の変動の様子を
表す図である。
のセンス用インバータの入出力特性を示す図である。 分図（ｂ）は、第１の実施例における入出力信号の動作
波形並びに電源電位およびグランド電位の変動の様子を
表す図である。
【図３】分図（ａ）は、本発明の第２の実施例の回路図
である。 分図（ｂ）は、第２の実施例に用いられるヒステリシス
回路の入出力特性を示す図である。
である。 分図（ｂ）は、第２の実施例に用いられるヒステリシス
回路の入出力特性を示す図である。
【図４】分図（ａ）は、従来の出力バッファ回路の一例
の回路図である。 分図（ｂ）は、分図（ａ）に示す従来の出力バッファ回
路における入出力信号の動作波形並びに電源電位および
グランド電位の変動の様子を表す図である。
の回路図である。 分図（ｂ）は、分図（ａ）に示す従来の出力バッファ回
路における入出力信号の動作波形並びに電源電位および
グランド電位の変動の様子を表す図である。
１ 電源端子 ２ グランド端子 ３ 入力端子 ４ 出力端子 ５ 駆動回路部 ６，７，１１，１４，１７，１８ インバータ ８，９ 制御回路部 １０，１５ ＮＯＲ回路 １２，１３ ＮＡＮＤ回路 １６ ヒステリシス回路
Claims (4)
- 【請求項１】 電流駆動能力が異なる複数の駆動用Ｐチ
ャンネルＭＯＳ電界効果型トランジスタと電流駆動能力
が異なる複数の駆動用ＮチャンネルＭＯＳ電界型トラン
ジスタとをＣＭＯＳインバータ構成に接続してなる駆動
回路部の出力電位を、論理しきい値電圧の異なる２つの
センス用インバータでセンスし、 前記２つのセンス用インバータからの２つの出力信号と
外部からの入力信号とにより、前記駆動用ＭＯＳ電界効
果型トランジスタを選択し、 前記駆動回路部の出力電位がスイッチングする時に、そ
のスイッチングの前期においては、電流駆動能力の大な
る駆動用ＭＯＳ電界効果型トランジスタで負荷を駆動
し、スイッチングの後期においては、電流駆動能力の小
なる駆動用ＭＯＳ電界効果型トランジスタで負荷を駆動
するように動作することを特徴とするバッファ回路。 - 【請求項２】 電流駆動能力が異なる複数の駆動用Ｐチ
ャンネルＭＯＳ電界効果型トランジスタと電流駆動能力
の異なる複数のＮチャンネルＭＯＳ電界効果型トランジ
スタとをＣＭＯＳインバータ構成に接続してなる駆動回
路部の出力電位を、ヒステリシス回路でセンスし、 前記ヒステリシス回路の出力信号と外部からの入力信号
とにより、前記駆動用ＭＯＳ電界効果型トランジスタを
選択し、 前記駆動回路部の出力電位がスイッチングする時に、そ
のスイッチングの前期においては、電流駆動能力の大な
る駆動用ＭＯＳ電界効果型トランジスタで負荷を駆動
し、スイッチングの後期においては、電流駆動能力の小
なる駆動用ＭＯＳ電界効果型トランジスタで負荷を駆動
するように動作することを特徴とするバッファ回路。 - 【請求項３】 電流駆動能力の大なる第１のＰチャンネ
ルＭＯＳ電界効果型トランジスタと電流駆動能力の大な
る第１のＮチャンネルＭＯＳ電界効果型トランジスタと
を相補型に接続したＣＭＯＳインバータと、電流駆動能
力の小なる第２のＰチャンネルＭＯＳ電界効果型トラン
ジスタと電流駆動能力の小なる第２のＮチャンネルＭＯ
Ｓ電界効果型トランジスタとを相補型に接続したＣＭＯ
Ｓインバータとを、互いの出力端を共通にして並列に接
続してなる駆動回路部と、 高い論理しきい値電圧を有する第１のインバータと、 低い論理しきい値電圧を有する第２のインバータと、 前記第１のＰチャンネルＭＯＳ電界効果型トランジスタ
の導通状態を制御する第１の制御回路部と、 前記第１のＮチャンネルＭＯＳ電界効果型トランジスタ
の導通状態を制御する第２の制御回路部とを含み、 第１のインバータおよび第２のインバータは、それぞれ
の入力端が前記駆動回路部の出力端に接続され、第１の
インバータの出力端が、前記第２のＰチャンネルＭＯＳ
電界効果型トランジスタのゲート電極に接続され、第２
のインバータの出力端が、前記第２のＮチャンネルＭＯ
Ｓ電界効果型トランジスタのゲート電極に接続され、 前記第１の制御回路部は、第１の２入力ＮＯＲ回路と第
３のインバータと第１の２入力ＮＡＮＤ回路とが縦続に
接続されてなり、第１の２入力ＮＯＲ回路の一方の入力
端に前記第１のインバータの出力信号が入力され他方の
入力端に前記第２のインバータの出力信号が入力され、
前記第１の２入力ＮＡＮＤ回路の一方の入力端に前記第
３のインバータの出力信号が入力され他方の入力端に外
部からの入力信号が入力されるように接続され、 前記第２の制御回路部は、第２の２入力ＮＡＮＤ回路と
第４のインバータと第２の２入力ＮＯＲ回路とが縦続に
接続されてなり、第２の２入力ＮＡＮＤ回路の一方の入
力端に前記第２のインバータの出力信号が入力され他方
の入力端に前記第１のインバータの出力信号が入力さ
れ、前記第２の２入力ＮＯＲ回路の一方の入力端に前記
第４のインバータの出力信号が入力され他方の入力端に
前記外部からの入力信号が入力されるように接続されて
いる構成のバッファ回路。 - 【請求項４】 電流駆動能力の大なる第１のＰチャンネ
ルＭＯＳ電界効果型トランジスタと電流駆動能力の大な
る第１のＮチャンネルＭＯＳ電界効果型トランジスタと
を相補型に接続したＣＭＯＳインバータと、電流駆動能
力の小なる第２のＰチャンネルＭＯＳ電界効果型トラン
ジスタと電流駆動能力の小なる第２のＮチャンネルＭＯ
Ｓ電界効果型トランジスタとを相補型に接続したＣＭＯ
Ｓインバータとを、互いの出力端を共通にして並列に接
続してなる駆動回路部と、 ヒステリシス回路と、 一方の入力端が前記第１のＰチャンネルＭＯＳ電界効果
型トランジスタのゲート電極に接続された２入力のＮＡ
ＮＤ回路と一方の入力端が前記第１のＮチャンネルＭＯ
Ｓ電界効果型トランジスタのゲート電極に接続された
２入力のＮＯＲ回路とを含み、 ヒステリシス回路は、入力端が前記駆動回路部の出力端
に接続されており、出力端が前記第２のＰチャンネルＭ
ＯＳ電界効果型トランジスタのゲート電極と前記第２の
ＮチャンネルＭＯＳ電界効果型トランジスタのゲート電
極と前記２入力のＮＡＮＤ回路の一方の入力端と前記２
入力のＮＯＲ回路の一方の入力端とに接続されており、 ２入力のＮＡＮＤ回路および２入力のＮＯＲ回路は、そ
れぞれの回路の一方の入力端には前記ヒステリシス回路
の出力信号が入力され、それぞれの回路の他方の入力端
には外部からの入力信号が入力されるように接続されて
いる構成のバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163273A JP3055223B2 (ja) | 1991-07-04 | 1991-07-04 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163273A JP3055223B2 (ja) | 1991-07-04 | 1991-07-04 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0514169A JPH0514169A (ja) | 1993-01-22 |
| JP3055223B2 true JP3055223B2 (ja) | 2000-06-26 |
Family
ID=15770679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3163273A Expired - Lifetime JP3055223B2 (ja) | 1991-07-04 | 1991-07-04 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3055223B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3859766B2 (ja) * | 1996-05-24 | 2006-12-20 | 株式会社ルネサステクノロジ | 半導体記憶装置の入力回路 |
| JP3684210B2 (ja) | 2002-06-05 | 2005-08-17 | 株式会社東芝 | Ｃｍｏｓ出力バッファー回路 |
| JP4005086B2 (ja) | 2003-01-20 | 2007-11-07 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| KR101388833B1 (ko) * | 2012-10-30 | 2014-04-23 | 삼성전기주식회사 | 입력 버퍼 회로 |
-
1991
- 1991-07-04 JP JP3163273A patent/JP3055223B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0514169A (ja) | 1993-01-22 |
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