CN101006397A - 用于性能参数的二进制控制的控制方案 - Google Patents

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F·帕索拉诺
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Abstract

该发明涉及一种控制系统和方法，用于控制集成电路的至少一项性能参数。基于控制字，控制该至少性能参数。然而，信号化的控制信息被简化成二进制控制信号，简单地指示增加或减少所述至少一个性能参数。根据二进制控制信号通过修改控制字来实现上述方法，例如，通过使用二进制控制信号来定义移位到移位寄存器(31)中的二进制值。由此，可以提供一个快速简单的控制功能性，而不需要任何更多的硬件来调整该性能参数。

Description

用于性能参数的二进制控制的控制方案
技术领域
该发明涉及一种控制系统和方法，用于控制集成电路(IC)的至少一个性能参数。附加地，该发明涉及一个产生用于控制IC操作的应用程序的方法。
背景技术
由于硅技术趋向于更小的特征尺寸，增长的电路密度和增长的操作频率驱动该需求来降低IC的能耗。对于每一项后续技术，电源电压已经降低，其已被证明为一种有效的降低能耗的方法。为了保持晶体管的性能，以增加漏泄功率为代价，已经减小阈值电压和栅氧化层厚度。
从90nm技术起，由于局部及全局工艺的可变性的影响及过多的晶体管泄漏，严重妨碍了片上系统(SoC)的性能。因此，通过实时调节或控制设计参数或性能参数，例如在限定的性能条件下的电源及操作频率，已经发展并使用了各种策略来解决该问题。这种方法的目的是调整芯片，例如隔离岛或IP(知识产权)，IP族或SoC，以使得一定水平的性能得到保证，例如所期望的操作频率的最低能量消耗。当性能要求低时，电源就被降低，性能降低换来实际能量消耗的减少。另一方面，对于高性能要求，最高的电源电压带来在最快的设计的操作频率处的最高性能。另外，这种方法还可以用于跟踪工艺及温度变化。
Miyazaki等在IEEE International Solid State CircuitsConference，Digest of Technical Papers，San Francisco，USA，8-13 February 2003，第108-109页的’An autonomousdecentralized low-power system with adaptive-universalcontrol for a chip multi-processor’中描述了一个自主和分散系统，其中每个处理器以最小功率消耗操作同时保持指定的性能。通过全程路由线路来将电源和时钟提供给每一个模块，并且为每一个模块装配电压调整器和时钟分割器。在每一个模块中的自命令查找表确定应用到各个模块的电压和频率。复合内置自测试单元在初始芯片测试阶段测量每一个模块的性能并将数据发送到每个查找表用来存储和使用。
迄今为止采用以上实时方法的常规的性能控制方案，是基于接收一个或多个性能指标，该性能指标通常相应于来自于外部因素的提供给受控电路或系统的所需时钟频率和电源电压，典型地为一个软件应用。这使得外部因素在一些电气参数，象电源和操作频率的处理之后具有智能。这也意味着该应用必须要有一定的硬件知识。
然而，性能指标要求许多的位，这会导致设计变得更复杂。此外，控制完全由应用执行，而该应用必须知道硬件如何响应它的命令。执行该控制方案需要内部环和解码器用于把性能指标转换为电压和频率值。
发明内容
因此本发明的目的是提供一个更简单的自适应控制方案，用于控制集成电路的至少一个性能参数。
该目的通过如下来实现：如权利要求1所要求的控制系统，如权利要求7所要求的控制方法，以及如权利要求8所要求的一种产生应用程序的方法。
从而，通过使用二进制控制信号简单地要求更多或更少的性能来替代给出性能指示的原理。这就导致一个简化的执行过程，该执行过程基于移位寄存器装置或FIFO(先进先出)以及由存储在FIFO的移位寄存器装置中的控制字控制的调整装置。该建议的简化控制方案不需要任何硬件来实现LUT，或不需要有限状态机(FSMs)来调节性能参数。
作为例子，至少一项性能参数可包含电源电压及时钟频率的至少之一，其中调整装置可包含可变电阻器，其连接在电源端子与集成电路之间，以及用于产生提供给集成电路的时钟信号的时钟发生器。特别地，通过将存储于移位寄存器装置中的控制字的第一组位作为第一个控制字施加给可变电阻器装置，以及通过将该控制字的第二组位作为第二控制字施加给时钟发生器，可以获得双重控制功能性。例如，第一组位可相应于奇数个字节，第二组位可相应于偶数个字节。当然也可以使用控制字的各个位的其他分配。此外，通过把控制字分为两个以上的位组，可以控制两个以上的性能参数。从而可以获得性能控制的简单实现，其仅需一个移位寄存器或FIFO存储器来控制多个性能参数。
可以使用第一组位的位值以单独地切换可变电阻器装置的电阻器路径。可变电阻器装置在受控电路或电路区域与电源端子之间增加了附加的电阻，同时通过改变由可变电阻器装置导入的串联电阻值可以控制电源电压。从而在整个集成电路的全局电源网络中不需要改变。可变电阻器装置可以包括串联连接在受控电路或者电路区域与电源端子之间的晶体管装置。特别是，该晶体管装置可以包括第一晶体管，其连接在受控电路的第一电源输入与第一电源端子之间，和第二晶体管，其连接在受控电路的第二电源输入与第二电源端子之间，其中配置性能控制装置以将第一控制信号提供给第一晶体管及将第二控制信号提供给第二晶体管，并且其中该第一控制信号是第二控制信号的反转。当第一和第二晶体管都关闭时，使每个隔离电路区域进入待机模式，从而使电路的功率消耗减小为最小值。
可以将晶体管装置分为多个晶体管段，将每个段或各段的子集连接到由所述局部控制装置设置的专用控制寄存器的位。从而可以引入电阻值的离散数字控制，其中，可以在运行时容易地对控制寄存器进行编程或再编程，以实现自适应电源电压控制。
另外，可使用第二组位的位值以单独旁路时钟发生器的延迟部分，这使得基于二进制控制字的位值能连续调整时钟频率。
在应用发生装置中，该二进制控制值被嵌入来用于应用程序的每个指令，用于固定的或可变的应用区段，或者作为单独的程序。应用产生装置可以作为程序产品来实现，该程序产品包括当被加载到处理器系统或在处理器系统上运行时，用于控制执行所要求的方法步骤的编码装置。特别是，程序产品可以从通信网络中下载，或者可以存贮在用于插入到处理器系统中的记录载体上。
其他的有益修该被定义在从属权利要求中。
附图说明
下面，参考附图在具体实施例的基础上描述本发明，其中：
图1示出本发明可以使用的具有性能控制电路的受控电路的示意性框图。
图2示出根据优选实施例的控制模块的示意性框图。
图3示出根据优选实施例的线性可编程时钟发生器的示意性电路图。
图4示出根据优选实施例的可控制并行可变电阻器的示意性电路图。
图5示出了在优选实施例中使用的表示时钟波形的一个实例的信号系统图。
图6示出了在优选实施例中表示电源电压的一个实例的信号系统图。
图7示出了根据优选实施例的控制功能的示意性流程图。
具体实施方式
现在将在被分为不同的岛的集成电路(IC)的基础上描述优选实施例。每个岛可以包含在三阱CMOS(互补金属氧化物半导体)技术的隔离的第三阱中。三阱CMOS技术允许第一类型的阱例如P-阱置于第二类型的阱例如N-阱内，得到三种类型的阱结构：第一类型的简单阱、第二类型的简单阱、和由第二类型的深阱内的第一类型的阱组成的第三类型的阱。通过在第二类型的深阱和衬底之间的反偏压，第三类型的阱用于将第三类型的阱内的电路与芯片上的其它部分隔离。根据一些参数，可以控制每个阱并且改变其工作条件。也可以根据其它参数来控制芯片的剩余部分。每个岛可以在一个或多个实用值下操作，并且第一岛的至少一个实用值与第二岛的相应的实用值不同。
图1示出根据优选实施例的控制方案的示意性电路图，其中在岛上提供的CMOS电路10通过可变电阻器电路或电阻器装置32被连接到电源电压端子，即参考电压端子例如接地端子GND或端子VSS、以及电源电压端子VDD。进而，局部时钟发生器单元30被分配到CMOS电路10以便产生一个操作时钟。集成电路可以被提供有监控功能或单元15，用于监控与集成电路的工作条件有关的至少一个工作参数，并且IC的至少两个岛被提供局部性能控制器件20，用于根据所监控的至少一个工作参数独立调整或控制用于至少一个岛的至少一个性能参数。
至少一个性能参数可包括一个或多个电源、晶体管阈值电压、或时钟频率。可以通过在计算的岛中的一些晶体管(例如处理核或模块的晶体管)的体电压来确定晶体管阈值电压。与集成电路的所有工作条件有关的至少一个被监控的工作参数可以包括电路活动状态、电路延迟、电源噪声、逻辑噪声极限值、阈值电压值或时钟频率值中的至少之一。性能的预设级别与集成电路的功率消耗或速度的任意一个或所有有关。
根据优选实施例，通过性能控制装置20控制电源电压及时钟频率，其中可变电阻器装置32用于控制设置在IC的岛上的CMOS电路10的电源电压。作为不同性能参数例如工作负荷或所需的电路性能等的函数，受控的电源电压可以在0到VDD伏特之间的宽范围内改变。当推荐的可变电阻器32在SoC应用中被使用时，其具有许多优点，例如有源功率和能量消耗的自适应控制、泄漏电路的自适应控制、与DC-DC转换器相比的低面积开销、简单的数字控制和快速瞬时反应。此外，与在DC-DC转换器的情况下相同，不需要额外的外部元件例如电感L或电容C。
基于任何半导体电路或其他具有可控电阻器功能性或用作可控电阻器的其它电路，可变电阻器32可交替地实现。特别地，其可实现为PMOS晶体管及NMOS晶体管，所述晶体管与岛上的CMOS电路10串联连接。这些晶体管在CMOS电路10与它的电源线之间增加附加的电阻。例如，当电路需要其最大操作速度时，需要低电阻值来减小电压降。可以通过改变由晶体管引入的串联电阻值来控制CMOS电路10的电源电压，即VDD-ΔV。采用这种方式，在芯片或IC由多个岛组成的情况下，不必对整个网络作出改变。
电压岛的概念可以容易地与整体-异步-局部-同步(GALS)方案相融合，其中单独的电压岛以同步方式操作，而整个集成电路以异步方式操作。通过性能控制单元20来调整岛的独立的时钟，作为不同参数例如工作负荷或电路性能等的函数，即时钟发生器单元30可以限制于岛的电源。但是，可以证实，通过适当地调整电源来使时钟频率适合于岛的速度。该动作对于各种岛能同时发生，采用推荐的电源电压致动器可以容易地完成该动作。
当性能要求低时，电源可被降低，提供降低的性能而具有实质上的功率减小。对于高性能要求，最高的电源电压以最快的设计操作频率提供最高的性能。
根据优选的实施例的致动器的基本构思是通过简单要求更多或更少的性能来替代给定的性能指示的观点。这可以采用二进制信号即最多两位值来完成，并根据移位寄存器或先进先出(FIFO)存储器31、用来产生用于受控电路10的受控电源电压的可变电阻器32，和可以是线性可编程的时钟发生器的时钟发生器单元30来很简单地实现。
图2中示出了该控制方案的一般实现方式。由局部性能控制单元20提供二进制控制信号UP和DN并指示是否需要更多或更少的性能。两个信号控制FIFO或移位寄存器31并被用作推入或弹出信号。作为替换，可以采用单个二进制控制信号，对其提供并将其分为非反向和反向形式以便获得UP和DN值。
存储在移位寄存器31中的位被发送到可变电阻器32及时钟发生器单元30中。响应于此，时钟发生单元30产生被调节的时钟RCLK，并且可变电阻器32产生被调节的电源电压RSP。
图3所示为时钟发生器单元30的一个示例的示意性电路图。根据图3所示，时钟发生器单元30由包括反向器及多个延迟部分D1到D3的环组成，根据源于移位寄存器31的各个偶数位的控制信号C0，C2...，C2n使延迟部分D1到D3被旁路。由于时钟发生器单元30的环的总延时确定被调节的时钟频率RCLK的事实，可以根据存储在移位寄存器31中的位值来控制时钟频率。
图4表示连接在被调节电源端子RSP和未调节电源端子URSP之间的可变电阻器32的示例的示意电路图。可变电阻器32包含多个并联电阻器分支，其能根据从移位寄存器31的各个奇数位位置的逆或非获得的控制信号/C1，/C3，.../C2n+1来单独切换。当然，可以由晶体管段来代替图4的可控电阻器电路，其中，将控制信号提供给晶体管段的控制端子。
当在该图案中增大逻辑‘1’值的数目时，时钟发生器单元30的总延迟增加(由于图3中的有源延迟部分的数目减少)并且可变电阻器32的总电阻减少(由于图4中的开放电阻器分支的数目增加)。
控制方案工作如下：
最初，移位寄存器31在其第一位位置或时隙将具有逻辑‘1’，并将剩余位位置或时隙以逻辑‘0’填满，其导致图案‘100..000’。这保证可变电阻器位于其最小值(所有电阻器分支连接或关闭)并且时钟发生器提供与最慢总延迟相应的最快的时钟(只有一个延迟部分D1是有源的)，但是其是任意选择的。当局部控制单元20使控制信号DN有效时，包含逻辑‘1’的时隙的数量通过将逻辑‘1’移位到移位寄存器31(移位到图2的右侧)而增加，以便得到图案‘110...000’。取决于由移位操作设置的新的时隙即奇或偶时隙，减小电源电压或者时钟频率。另一方面，当局部性能控制单元20使控制信号UP有效时，通过从移位寄存器31删除逻辑‘1’(移位到图2的左侧)来减少包含‘1’的时隙的数量以便获得图案‘100...000’。取决于哪个时隙被重置，即奇或偶时隙，来减小电源电压或者时钟频率。
动作的次序是这样以便总是在电源电压之前时钟频率减小并且在时钟频率之前电源电压总是增大。在推荐的控制方案中，上升(当然释放)控制信号UP和DN只在移位寄存器31的状态中引起一个改变。也可能采用所产生的时钟RCLK供给移位寄存器31，如图2以虚线所示，以便只要控制信号UP或DN保持为高，就设置或重置多个时隙。
当移位寄存器31只以逻辑‘0’填满时，受控电路10以其最大性能操作，而在移位寄存器31只以逻辑‘1’填满的情况下，得到最大的功率节省。由于局部性能控制单元20控制时钟发生器单元30，其知道用于移位寄存器31的给定数据字的时钟频率或操作频率。另一方面，可以采用性能监控器例如环形振荡器和计数器来执行受控电路10的性能的实时测量。
图5示出了从上到下表示被调节的时钟信号RCLK、控制信号UP和控制信号DN的波形的信号图。从图5中可以看出，当控制信号UP在高逻辑状态上时，被调节的时钟信号RCLK频率增大，而当控制信号DN在高逻辑状态内时，被调节的时钟信号RCLK频率减小。
图6示出了表示随着时间变化被调节电源电压RSP或VDD的波形的信号图，其中可以看到基于移位寄存器31的内容的相应变化，电压逐步减小。
图7示出了表示根据第三优选实施例的建议的控制方案的处理步骤的示意流程图，其中图7的左侧部分相应于控制方案的软件部分SW以及图7的右侧部分相应于控制方案的硬件部分HW。
在步骤10中，应用一般是通过标准编译器汇编完成。然后，在步骤11中，采用标准分析器(profiler)来选取应用的统计特征文件，其给出了应用行为的信息和其性能要求。根据在步骤11中获得的统计特征文件，在步骤12中选取性能指标。这样，步骤12取决于要使用的硬件。对于建议的解决方法，该假设是不必要的并且指标只能表达与其它部件之一相比的一部分应用的性能要求。
在步骤13中，分别在分步骤13a和13b中选取指标和控制值UP和DN。该选取可以与硬件无关地进行或被调整为硬件例如调整为特定的最初保证的、控制信号UP和DN涉及的性能。在步骤14中，控制值UP和DN作为二位或一位字段被嵌入应用中用于每个指令，用于固定的或可变的应用部分或者作为单独的程序。如上面已经提及的，UP和DN控制值也可以来自单个二进制控制值或位，其中，单个控制位的第一状态与控制信号UP的高值有关，而控制位的第二状态与控制信号DN的高值有关。
在硬件部分HW的步骤20中，从应用中选取控制值UP和DN。该选取取决于步骤14。然后，在步骤21中，执行该应用，并且根据在各个部分步骤21a和21b中的控制值UP和DN来调整硬件。
要指出的是，本发明不限于上述优选实施例。可以使用任何种类的开关装置来开关晶体管或构成可变电阻器32的电阻器单元。还有，通过建议的控制方案，使用由二进制控制信号UP及DOWN等等来控制的一个或多个移位寄存器，可以控制一个或多于两个的性能参数。
还要注意的是，本发明不限于上述的优选实施例，并且可以在所附的权利要求的范围内变化。特别是，描述的附图仅仅是示意性的，并非限制。在附图中，一些元素的尺寸可被放大，为了说明的目的没有按比例画出。其中的术语“包含”用于本说明书及权利要求中，其并不排除其他的元素或步骤。当其中涉及单数名词时使用了不定冠词或定冠词，例如“一”或“该”，如果没有特别指明其他情况，其包括多个该名词。在说明书或权利要求中的术语第一，第二，第三等用于在类似的元素之间加以区别，而不一定用来描述次序和顺序。应理解，在本发明中描述的实施例可按照与其中描述的或图示不同的其他的顺序操作。还有，尽管是优选的实施例，特别的解释及构造已在这里被讨论，在不脱离所附权利要求范围的情况下，在形式和细节上可以做出各种改变或修改。

Claims (10)

1.一种控制系统，用于控制集成电路的至少一个性能参数，所述控制电路包括：
a)调整装置(30，32)，用于调整所述集成电路的至少一个性能参数；
b)性能控制装置(20)，用于产生二进制控制信号，以为了指示增加或减少所述至少一个性能参数；以及
c)移位寄存器装置(31)，用于存储提供给所述调整装置(30，32)的控制字，其中所述二进制控制信号定义移位到所述移位寄存器装置(31)的二进制值。
2.根据权利要求1所述的控制系统，其中所述至少一个性能参数包括电源电压及时钟频率中的至少一个，并且其中所述调整装置包括可变电阻器(32)，其连接在电源端子与所述集成电路之间，以及用于产生提供给所述集成电路的时钟信号的时钟发生器(30)。
3.根据权利要求2所述的控制系统，其中存储在所述移位寄存器装置(31)中的所述控制字的第一组位作为第一控制字被提供给所述可变电阻器装置(32)，并且所述控制字的第二组位作为第二控制字被提供给所述时钟发生器(30)。
4.根据权利要求3所述的控制系统，其中所述第一组位相应于奇数个位，所述第二组位相应于偶数个位。
5.根据权利要求3或4所述的控制系统，其中所述第一组位的位值被用于单独切换所述可变电阻器装置(32)的电阻器路径。
6.根据权利要求3或4所述的控制系统，其中所述第二组位的位值被用于单独旁路所述时钟发生器装置(30)的延迟部分(D1-D3)。
7.一种控制集成电路的至少一个性能参数的方法，所述方法包括步骤：
a)产生二进制控制信号，用于指示增加或减少所述至少一个性能参数；
b)基于控制字，控制所述至少性能参数；以及
c)根据所述二进制控制信号修改所述控制字。
8.一种产生用于控制集成电路操作的应用程序的方法，所述方法包括步骤：
a)选取相应于所述应用程序的应用的统计特征文件；
b)基于所述统计特征文件选取至少一个性能指标；
c)选取二进制控制值，用于指示增加或减少所述集成电路的至少一个性能控制参数；以及
d)在所述应用程序中嵌入所述二进制控制值。
9.根据权利要求8所述的方法，其中所述二进制控制值被嵌入来用于所述应用程序的每个指令，用于固定的或可变的应用区段，或者作为单独的程序。
10.一种程序产品，包括当被加载到处理器系统以及在处理器系统中运行时，用于控制执行权利要求8的步骤的编码装置。
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