JPH11296268A - 集積回路のノイズ低減装置 - Google Patents
集積回路のノイズ低減装置Info
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- JPH11296268A JPH11296268A JP11281498A JP11281498A JPH11296268A JP H11296268 A JPH11296268 A JP H11296268A JP 11281498 A JP11281498 A JP 11281498A JP 11281498 A JP11281498 A JP 11281498A JP H11296268 A JPH11296268 A JP H11296268A
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Abstract
(57)【要約】
【課題】 入出力装置の論理状態の遷移に必要な電流供
給量の変化を減らすことにより集積回路チップの電流ノ
イズを低下させ、その結果として発生させる電磁波を減
少させる集積回路のノイズ低減装置を提供する。 【解決手段】 入出力ポートを備えた集積回路の電源変
動を検出する電源変動検出部２と、複数のフリップフロ
ップ６と、電源変動検出部２の検出情報に基づきフリッ
プフロップ６を選択的に動作させるセレクタ３とを、余
りゲートの未使用回路部によって構成する。この構成に
より、ロジック回路１での消費電流の変動を、これらを
包含する集積回路の未使用部（余りゲート）により、検
出及び補正することができ、ノイズ発生を低減し、余り
ゲートの無駄を省くことができる。
給量の変化を減らすことにより集積回路チップの電流ノ
イズを低下させ、その結果として発生させる電磁波を減
少させる集積回路のノイズ低減装置を提供する。 【解決手段】 入出力ポートを備えた集積回路の電源変
動を検出する電源変動検出部２と、複数のフリップフロ
ップ６と、電源変動検出部２の検出情報に基づきフリッ
プフロップ６を選択的に動作させるセレクタ３とを、余
りゲートの未使用回路部によって構成する。この構成に
より、ロジック回路１での消費電流の変動を、これらを
包含する集積回路の未使用部（余りゲート）により、検
出及び補正することができ、ノイズ発生を低減し、余り
ゲートの無駄を省くことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、入出力ポートを備
える集積回路のノイズ低減装置に関し、特に、電源変動
の大きい集積回路に適用される集積回路のノイズ低減装
置に関する。
える集積回路のノイズ低減装置に関し、特に、電源変動
の大きい集積回路に適用される集積回路のノイズ低減装
置に関する。
【０００２】
【従来の技術】従来、集積回路のノイズ低減装置は一般
に、電源ラインに発生するノイズにより、回路の誤動
作、あるいは、電磁波が発生し、種々の問題の発生を防
止するために用いられている。例えば、多数の入出力装
置が同時にスイッチされたとき、電源ライン等の極性の
反転により電流が大きく変化し、その結果ノイズが発生
する。特に、ＬＳＩ等の高密度化された集積回路では、
クロックに同期した同時駆動信号を発生させる同期回路
で構成され、データの変わるタイミングで電源ラインに
発生するノイズが大きくなり、種々のトラブルの発生源
となる。
に、電源ラインに発生するノイズにより、回路の誤動
作、あるいは、電磁波が発生し、種々の問題の発生を防
止するために用いられている。例えば、多数の入出力装
置が同時にスイッチされたとき、電源ライン等の極性の
反転により電流が大きく変化し、その結果ノイズが発生
する。特に、ＬＳＩ等の高密度化された集積回路では、
クロックに同期した同時駆動信号を発生させる同期回路
で構成され、データの変わるタイミングで電源ラインに
発生するノイズが大きくなり、種々のトラブルの発生源
となる。
【０００３】上記問題を解決するために、例えば、特許
公報第２５４６１５５号の「出力回路」においては、遅
延回路を利用して、バス接続された外部出力端子の一斉
変化による電源線へのノイズや過渡的消費電力を低減
し、ノイズや電池駆動時などの電圧低下によるシステム
の誤動作を防ぐ出力回路が提供されている。
公報第２５４６１５５号の「出力回路」においては、遅
延回路を利用して、バス接続された外部出力端子の一斉
変化による電源線へのノイズや過渡的消費電力を低減
し、ノイズや電池駆動時などの電圧低下によるシステム
の誤動作を防ぐ出力回路が提供されている。
【０００４】また、特許公報第２６６２１５６号の「集
積回路のノイズ低減装置」においては、Ｖｃｃ端子およ
びＧＮＤ端子より混入するノイズを低減する方法が提案
されている。
積回路のノイズ低減装置」においては、Ｖｃｃ端子およ
びＧＮＤ端子より混入するノイズを低減する方法が提案
されている。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来例においては、集積回路の高密度化及び高速化に伴
い、デバイス内部での信号数が増大及び単一クロック同
期による出力信号の変加点が増大する。故に、多数の入
出力装置が同時にスイッチングされることにより、電流
の変化が生じ、電源の変動によるノイズが発生する問題
点を伴う。
来例においては、集積回路の高密度化及び高速化に伴
い、デバイス内部での信号数が増大及び単一クロック同
期による出力信号の変加点が増大する。故に、多数の入
出力装置が同時にスイッチングされることにより、電流
の変化が生じ、電源の変動によるノイズが発生する問題
点を伴う。
【０００６】本発明は、入出力装置の論理状態の遷移に
必要な電流供給量の変化を減らすことにより集積回路チ
ップの電流ノイズを低下させ、その結果として発生させ
る電磁波を減少させる集積回路のノイズ低減装置を提供
することを目的とする。
必要な電流供給量の変化を減らすことにより集積回路チ
ップの電流ノイズを低下させ、その結果として発生させ
る電磁波を減少させる集積回路のノイズ低減装置を提供
することを目的とする。
【０００７】
【課題を解決するための手段】かかる目的を達成するた
め、請求項１記載の発明の集積回路のノイズ低減装置
は、入出力ポートを備えた集積回路の電源変動を検出す
る電源変動検出手段と、複数のフリップフロップ手段
と、電源変動検出手段により検出された情報に基づいて
フリップフロップ手段を選択的に動作させるセレクタ手
段とを有し、各手段は、余りゲートの未使用回路部によ
って構成されていることを特徴とする。
め、請求項１記載の発明の集積回路のノイズ低減装置
は、入出力ポートを備えた集積回路の電源変動を検出す
る電源変動検出手段と、複数のフリップフロップ手段
と、電源変動検出手段により検出された情報に基づいて
フリップフロップ手段を選択的に動作させるセレクタ手
段とを有し、各手段は、余りゲートの未使用回路部によ
って構成されていることを特徴とする。
【０００８】請求項２記載の発明の集積回路のノイズ低
減装置は、電源変動検出手段が、ＧＮＤ側に接続した抵
抗の両端の電圧値をＡ／Ｄ変換することによって検出す
ることを特徴とする。
減装置は、電源変動検出手段が、ＧＮＤ側に接続した抵
抗の両端の電圧値をＡ／Ｄ変換することによって検出す
ることを特徴とする。
【０００９】請求項３記載の発明の集積回路のノイズ低
減装置は、集積回路に供給させる電源電圧を電源側に接
続した抵抗の両端の電圧値を検出する前記電源変動検出
手段であるＡ／Ｄ変換器の基準電圧として用いることを
特徴とする。
減装置は、集積回路に供給させる電源電圧を電源側に接
続した抵抗の両端の電圧値を検出する前記電源変動検出
手段であるＡ／Ｄ変換器の基準電圧として用いることを
特徴とする。
【００１０】請求項４記載の発明の集積回路のノイズ低
減装置は、入出力ポートを備えた集積回路の電源変動を
検出する電源変動検出手段と、複数のフリップフロップ
手段と、電源変動検出手段により検出された情報に基づ
いてフリップフロップ手段を選択的に動作させるセレク
タ手段とを有し、各手段は、余りゲートの未使用回路部
によって機能毎に分割されたブロック毎に構成されてい
ることを特徴とする。
減装置は、入出力ポートを備えた集積回路の電源変動を
検出する電源変動検出手段と、複数のフリップフロップ
手段と、電源変動検出手段により検出された情報に基づ
いてフリップフロップ手段を選択的に動作させるセレク
タ手段とを有し、各手段は、余りゲートの未使用回路部
によって機能毎に分割されたブロック毎に構成されてい
ることを特徴とする。
【００１１】請求項５記載の発明の集積回路のノイズ低
減装置は、機能毎に分割されたブロックのうち、前記未
使用回路部の大きさを考慮して、アクセスタイミングの
周期の小さいブロックから順番に配置することを特徴と
する。
減装置は、機能毎に分割されたブロックのうち、前記未
使用回路部の大きさを考慮して、アクセスタイミングの
周期の小さいブロックから順番に配置することを特徴と
する。
【００１２】請求項６記載の発明の集積回路のノイズ低
減装置は、入出力ポートを備えた集積回路のノイズ低減
装置において、余りゲートの未使用回路部の大きさを考
慮してブロックに分けたことを特徴とする。
減装置は、入出力ポートを備えた集積回路のノイズ低減
装置において、余りゲートの未使用回路部の大きさを考
慮してブロックに分けたことを特徴とする。
【００１３】
【発明の実施の形態】次に添付図面を参照して本発明に
よる集積回路のノイズ低減装置の実施の形態を詳細に説
明する。図１〜図６を参照すると本発明の集積回路のノ
イズ低減装置の一実施形態が示されている。
よる集積回路のノイズ低減装置の実施の形態を詳細に説
明する。図１〜図６を参照すると本発明の集積回路のノ
イズ低減装置の一実施形態が示されている。
【００１４】（実施形態１）図１は、本発明の第１の実
施形態の構成例を示すブロック図である。図中のロジッ
ク回路１は、本構成例の動作に必要な回路である。本実
施形態における集積回路のノイズ低減装置は、電源変動
検出回路２と、セレクタ３と、ＮＯＴ回路４ａ、４ｂ…
と、ＡＮＤ回路５ａ、４ｂ…と、フリップフロップ（以
後Ｆ／Ｆと記す）回路６ａ、６ｂ…とを有して構成され
る。また、本集積回路のメイン回路部であるロジック回
路１は、駆動電源端子Ｖｃｃとグランド端子ＧＮＤ間に
接続されている。
施形態の構成例を示すブロック図である。図中のロジッ
ク回路１は、本構成例の動作に必要な回路である。本実
施形態における集積回路のノイズ低減装置は、電源変動
検出回路２と、セレクタ３と、ＮＯＴ回路４ａ、４ｂ…
と、ＡＮＤ回路５ａ、４ｂ…と、フリップフロップ（以
後Ｆ／Ｆと記す）回路６ａ、６ｂ…とを有して構成され
る。また、本集積回路のメイン回路部であるロジック回
路１は、駆動電源端子Ｖｃｃとグランド端子ＧＮＤ間に
接続されている。
【００１５】電源変動検出回路２は、ロジック回路１の
両端へ接続され、ロジック回路１へ印加される電源電圧
の状態を検出する。セレクタ３は、Ｆ／Ｆ回路６ａ…６
ｎの何れかを選択する選択信号を出力する。ＮＯＴ回路
４およびＡＮＤ回路５は、Ｆ／Ｆ回路６ａ…６ｎの何れ
かを選択するタイミングを所定のクロック信号（ＣＬ
Ｋ）に同期させる同期回路を構成する。
両端へ接続され、ロジック回路１へ印加される電源電圧
の状態を検出する。セレクタ３は、Ｆ／Ｆ回路６ａ…６
ｎの何れかを選択する選択信号を出力する。ＮＯＴ回路
４およびＡＮＤ回路５は、Ｆ／Ｆ回路６ａ…６ｎの何れ
かを選択するタイミングを所定のクロック信号（ＣＬ
Ｋ）に同期させる同期回路を構成する。
【００１６】上記に構成される集積回路のノイズ低減装
置の動作例において、出力信号の極性が変わるときに電
流消費が著しく発生する。この時の電源電圧を検出する
回路を未使用回路部に組み込み、さらに、消費電力の大
きいＦ／Ｆ回路６を複数構成し、消費電流の少ない時
に、つまり、出力データの極性に変化がない時に、Ｆ／
Ｆ回路６の動作を多くし、出力データの極性に変化が多
い時に、Ｆ／Ｆ回路６の動作を少なくする。また、ロジ
ック回路１の消費電流に反比例して、Ｆ／Ｆ回路６の消
費電流を制御することにより、集積回路全体としての消
費電力を一定にする。このことにより、ノイズの発生を
少なくすることができ、電磁波の発生を減少させること
ができる。
置の動作例において、出力信号の極性が変わるときに電
流消費が著しく発生する。この時の電源電圧を検出する
回路を未使用回路部に組み込み、さらに、消費電力の大
きいＦ／Ｆ回路６を複数構成し、消費電流の少ない時
に、つまり、出力データの極性に変化がない時に、Ｆ／
Ｆ回路６の動作を多くし、出力データの極性に変化が多
い時に、Ｆ／Ｆ回路６の動作を少なくする。また、ロジ
ック回路１の消費電流に反比例して、Ｆ／Ｆ回路６の消
費電流を制御することにより、集積回路全体としての消
費電力を一定にする。このことにより、ノイズの発生を
少なくすることができ、電磁波の発生を減少させること
ができる。
【００１７】本実施形態によれば、消費電流の変動を集
積回路の未使用部（余りゲート）により、検出・補正す
るため、ノイズ発生を低減し、且つ余りゲートの無駄を
省くことができる。
積回路の未使用部（余りゲート）により、検出・補正す
るため、ノイズ発生を低減し、且つ余りゲートの無駄を
省くことができる。
【００１８】（実施形態２）図２は、本発明の第２の実
施形態の構成例を示すブロック図である。第２の実施形
態は、第１の実施形態と比較して、電源検出回路２に代
わりＡ／Ｄ変換器７を用いている。また、電源検出のた
め、ロジック回路１とＧＮＤ間に抵抗器１１を直列接続
し、ロジック回路１と抵抗器１１の接続部を検出端とし
ている。その他は第１の実施の形態と同様の構成であ
る。
施形態の構成例を示すブロック図である。第２の実施形
態は、第１の実施形態と比較して、電源検出回路２に代
わりＡ／Ｄ変換器７を用いている。また、電源検出のた
め、ロジック回路１とＧＮＤ間に抵抗器１１を直列接続
し、ロジック回路１と抵抗器１１の接続部を検出端とし
ている。その他は第１の実施の形態と同様の構成であ
る。
【００１９】図３は、Ａ／Ｄ変換器７の入出力関係を示
す特性図である。図３は、横軸で表されるＡ／Ｄ変換器
７への入力電圧と、縦軸で表されるロジック回路１の負
荷電流との関係を表している。縦軸に示される電流値
は、抵抗器１１により電圧値に変換され、Ａ／Ｄ変換器
７の入力電圧となる。従って、電流値の変動をＡ／Ｄ変
換器７によって、デジタル値で検出することができる。
つまり、出力データの極性の変化が大きい時は、抵抗に
流れる電流が大きくなるため、Ａ／Ｄコンバータ７に入
力される電圧が高くなり、図３のような関係になる。
す特性図である。図３は、横軸で表されるＡ／Ｄ変換器
７への入力電圧と、縦軸で表されるロジック回路１の負
荷電流との関係を表している。縦軸に示される電流値
は、抵抗器１１により電圧値に変換され、Ａ／Ｄ変換器
７の入力電圧となる。従って、電流値の変動をＡ／Ｄ変
換器７によって、デジタル値で検出することができる。
つまり、出力データの極性の変化が大きい時は、抵抗に
流れる電流が大きくなるため、Ａ／Ｄコンバータ７に入
力される電圧が高くなり、図３のような関係になる。
【００２０】Ａ／Ｄコンバータ７からの出力は、セレク
タ３に入力される。出力データの極性の変化が大きい時
は、セレクタ３によって選択されるビット数が多くな
り、動作するＦ／Ｆ回路６の数が減り、Ｆ／Ｆ回路６で
消費される電流が小さくなる。一方、出力データの極性
の変化が小さいときは、抵抗に流れる電流が小さくなる
ため、Ａ／Ｄコンバータ７に入力される電圧が低くな
り、セレクタ３によって選択されるビット数が少なくな
り、動作するＦ／Ｆ回路６の数が増え、Ｆ／Ｆ回路６で
消費される電流が大きくなる。
タ３に入力される。出力データの極性の変化が大きい時
は、セレクタ３によって選択されるビット数が多くな
り、動作するＦ／Ｆ回路６の数が減り、Ｆ／Ｆ回路６で
消費される電流が小さくなる。一方、出力データの極性
の変化が小さいときは、抵抗に流れる電流が小さくなる
ため、Ａ／Ｄコンバータ７に入力される電圧が低くな
り、セレクタ３によって選択されるビット数が少なくな
り、動作するＦ／Ｆ回路６の数が増え、Ｆ／Ｆ回路６で
消費される電流が大きくなる。
【００２１】従って、集積回路全体としての消費電流の
変動を小さくし、電源電圧の変動を低減してノイズの発
生を少なくすることができ、電磁波の発生を減少させる
ことができる。消費電流の変動を集積回路の未使用部
（余りゲート）により、検出及び補正することができる
ため、ノイズ発生を低減し、余りゲートの無駄が省け、
回路パッケージングコストを増加させずに、集積回路チ
ップに対するノイズの影響を低下させることができる。
変動を小さくし、電源電圧の変動を低減してノイズの発
生を少なくすることができ、電磁波の発生を減少させる
ことができる。消費電流の変動を集積回路の未使用部
（余りゲート）により、検出及び補正することができる
ため、ノイズ発生を低減し、余りゲートの無駄が省け、
回路パッケージングコストを増加させずに、集積回路チ
ップに対するノイズの影響を低下させることができる。
【００２２】（実施形態３）図４は、本発明の第３の実
施形態の構成例を示すブロック図である。第２の実施形
態では、ロジック回路１がＧＮＤレベルの変動による影
響を受けてしまうため、検出するための抵抗器１２、１
３、１４と、コンパレータ８とを設け、負荷電流の変動
を検出する。図４に示すような構成にし、ロジック回路
１へのＧＮＤの影響をなくす。また、Ａ／Ｄコンバータ
７のリファレンス電圧として与えてやることが重要であ
る。Ａ／Ｄコンバータ７、セレクタ３、Ｆ／Ｆ６の動作
は、第２の実施形態と同様である。
施形態の構成例を示すブロック図である。第２の実施形
態では、ロジック回路１がＧＮＤレベルの変動による影
響を受けてしまうため、検出するための抵抗器１２、１
３、１４と、コンパレータ８とを設け、負荷電流の変動
を検出する。図４に示すような構成にし、ロジック回路
１へのＧＮＤの影響をなくす。また、Ａ／Ｄコンバータ
７のリファレンス電圧として与えてやることが重要であ
る。Ａ／Ｄコンバータ７、セレクタ３、Ｆ／Ｆ６の動作
は、第２の実施形態と同様である。
【００２３】本実施形態によれば、消費電流の変動を集
積回路の未使用部（余りゲート）により検出及び補正す
ることができるため、ノイズ発生を低減し、余りゲート
の無駄が省ける。回路パッケージングコストを増加させ
ずに、集積回路チップに対するノイズの影響を低下させ
ることができる。
積回路の未使用部（余りゲート）により検出及び補正す
ることができるため、ノイズ発生を低減し、余りゲート
の無駄が省ける。回路パッケージングコストを増加させ
ずに、集積回路チップに対するノイズの影響を低下させ
ることができる。
【００２４】（実施形態４）図５は、本発明の第４の実
施形態の構成例を示すブロック図である。集積回路内部
において、部分的な消費電流の消費のばらつきが発生す
るとノイズ発生の要因となる。電源安定化回路を電源変
動補正回路を複数により構成することで、部分的に極端
に消費する電流を分散化させることができる。この電源
変動補正回路を分散配置することにより、電源変動をよ
り安定化させることができる。
施形態の構成例を示すブロック図である。集積回路内部
において、部分的な消費電流の消費のばらつきが発生す
るとノイズ発生の要因となる。電源安定化回路を電源変
動補正回路を複数により構成することで、部分的に極端
に消費する電流を分散化させることができる。この電源
変動補正回路を分散配置することにより、電源変動をよ
り安定化させることができる。
【００２５】本実施形態によれば、消費電流の変動を集
積回路の未使用部（余りゲート）により、検出及び補正
することができるため、ノイズ発生を低減し、余りゲー
トの無駄が省ける。これにより、回路パッケージングコ
ストを増加させずに、集積回路チップに対するノイズの
影響を低下させることができる。
積回路の未使用部（余りゲート）により、検出及び補正
することができるため、ノイズ発生を低減し、余りゲー
トの無駄が省ける。これにより、回路パッケージングコ
ストを増加させずに、集積回路チップに対するノイズの
影響を低下させることができる。
【００２６】さらに、図５に示すように回路のブロック
を分ける際に、未使用回路部の大きさ（ゲート数）を考
慮することにより、ブロックをいくつに分ければよいか
の判断をしてレイアウトし、未使用回路の無駄を省きな
がら電源変動を安定に抑えることができる。
を分ける際に、未使用回路部の大きさ（ゲート数）を考
慮することにより、ブロックをいくつに分ければよいか
の判断をしてレイアウトし、未使用回路の無駄を省きな
がら電源変動を安定に抑えることができる。
【００２７】（実施形態５）図６は、本発明の第５の実
施形態の構成例を示すブロック図である。図６に示すよ
うに、本実施形態では、回路のブロックを分ける際に、
アクセスタイミングの周期の小さいブロック（モジュー
ル）から順番に、電流変動補正回路部を電源変動補正回
路Ａ、Ｂと配置させる。このように、未使用回路部の大
きさ（ゲート数）を考慮しながらレイアウトすることに
より、未使用回路部を有効に活用し、電源変動を安定に
抑えることができる。
施形態の構成例を示すブロック図である。図６に示すよ
うに、本実施形態では、回路のブロックを分ける際に、
アクセスタイミングの周期の小さいブロック（モジュー
ル）から順番に、電流変動補正回路部を電源変動補正回
路Ａ、Ｂと配置させる。このように、未使用回路部の大
きさ（ゲート数）を考慮しながらレイアウトすることに
より、未使用回路部を有効に活用し、電源変動を安定に
抑えることができる。
【００２８】
【発明の効果】以上の説明より明かなように、本発明の
集積回路のノイズ低減装置によれば、入出力ポートを備
えた集積回路の電源変動を検出し、この検出情報に基づ
きフリップフロップを選択的に動作させるセレクタと
を、余りゲートの未使用回路部によって構成している。
このため、消費電流の変動を、集積回路の未使用部（余
りゲート）により、検出及び補正することができるた
め、ノイズ発生を低減し、余りゲートの無駄を省くこと
ができる。
集積回路のノイズ低減装置によれば、入出力ポートを備
えた集積回路の電源変動を検出し、この検出情報に基づ
きフリップフロップを選択的に動作させるセレクタと
を、余りゲートの未使用回路部によって構成している。
このため、消費電流の変動を、集積回路の未使用部（余
りゲート）により、検出及び補正することができるた
め、ノイズ発生を低減し、余りゲートの無駄を省くこと
ができる。
【００２９】また、本発明の集積回路のノイズ低減装置
によれば、消費電流の変動を、集積回路の未使用部（余
りゲート）により、検出及び補正することができるた
め、ノイズ発生を低減し、余りゲートの無駄が省くこと
ができ、回路パッケージングコストを増加させずに、集
積回路チップに対するノイズの影響を低下させることが
できる。
によれば、消費電流の変動を、集積回路の未使用部（余
りゲート）により、検出及び補正することができるた
め、ノイズ発生を低減し、余りゲートの無駄が省くこと
ができ、回路パッケージングコストを増加させずに、集
積回路チップに対するノイズの影響を低下させることが
できる。
【図１】本発明の集積回路のノイズ低減装置の第１の実
施形態の構成例を示すブロック図である。
施形態の構成例を示すブロック図である。
【図２】本発明の第２の実施形態の構成例を示すブロッ
ク図である。
ク図である。
【図３】Ａ／Ｄ変換器の入出力関係を示す特性図であ
る。
る。
【図４】本発明の第３の実施形態の構成例を示すブロッ
ク図である。
ク図である。
【図５】本発明の第４の実施形態の構成例を示すブロッ
ク図である。
ク図である。
【図６】本発明の第５の実施形態の構成例を示すブロッ
ク図である。
ク図である。
１ ロジック回路 ２ 電源変動検出回路 ３ セレクタ ４、４ａ、４ｂ ＮＯＴ回路 ５、５ａ、５ｂ ＡＮＤ回路 ６、６ａ、６ｂ フリップフロップ（Ｆ／Ｆ）回路 ７ Ａ／Ｄ変換器 ８ コンパレータ １１、１２、１３、１４ 抵抗器
Claims (6)
- 【請求項１】 入出力ポートを備えた集積回路の電源変
動を検出する電源変動検出手段と、 複数のフリップフロップ手段と、 前記電源変動検出手段により検出された情報に基づいて
前記フリップフロップ手段を選択的に動作させるセレク
タ手段とを有し、 前記各手段は、余りゲートの未使用回路部によって構成
されていることを特徴とする集積回路のノイズ低減装
置。 - 【請求項２】 請求項１記載の集積回路のノイズ低減装
置において、前記検出手段が、ＧＮＤ側に接続した抵抗
の両端の電圧値をＡ／Ｄ変換することによって検出する
ことを特徴とする集積回路のノイズ低減装置。 - 【請求項３】 請求項２記載の集積回路のノイズ低減装
置において、集積回路に供給させる電源電圧を電源側に
接続した抵抗の両端の電圧値を検出する前記検出手段で
あるＡ／Ｄ変換器の基準電圧として用いることを特徴と
する集積回路のノイズ低減装置。 - 【請求項４】 入出力ポートを備えた集積回路の電源変
動を検出する電源変動検出手段と、 複数のフリップフロップ手段と、 前記電源変動検出手段により検出された情報に基づいて
前記フリップフロップ手段を選択的に動作させるセレク
タ手段とを有し、 前記各手段は、余りゲートの未使用回路部によって機能
毎に分割されたブロック毎に構成されていることを特徴
とする集積回路のノイズ低減装置。 - 【請求項５】 請求項４記載の集積回路のノイズ低減装
置において、前記機能毎に分割されたブロックのうち、
前記未使用回路部の大きさを考慮して、アクセスタイミ
ングの周期の小さいブロックから順番に配置することを
特徴とする集積回路のノイズ低減装置。 - 【請求項６】 入出力ポートを備えた集積回路のノイズ
低減装置において、余りゲートの未使用回路部の大きさ
を考慮してブロックに分けたことを特徴とする集積回路
のノイズ低減装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11281498A JPH11296268A (ja) | 1998-04-08 | 1998-04-08 | 集積回路のノイズ低減装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11281498A JPH11296268A (ja) | 1998-04-08 | 1998-04-08 | 集積回路のノイズ低減装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11296268A true JPH11296268A (ja) | 1999-10-29 |
Family
ID=14596208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11281498A Pending JPH11296268A (ja) | 1998-04-08 | 1998-04-08 | 集積回路のノイズ低減装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11296268A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016058817A (ja) * | 2014-09-08 | 2016-04-21 | 富士通株式会社 | 半導体装置および半導体装置の制御方法 |
-
1998
- 1998-04-08 JP JP11281498A patent/JPH11296268A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016058817A (ja) * | 2014-09-08 | 2016-04-21 | 富士通株式会社 | 半導体装置および半導体装置の制御方法 |
| US9473118B2 (en) | 2014-09-08 | 2016-10-18 | Fujitsu Limited | Semiconductor device and method of controlling semiconductor device |
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