JPH11134318A - メモリシステム及びこれを内蔵したシングルチップマイクロコンピュータ - Google Patents
メモリシステム及びこれを内蔵したシングルチップマイクロコンピュータInfo
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- JPH11134318A JPH11134318A JP9314373A JP31437397A JPH11134318A JP H11134318 A JPH11134318 A JP H11134318A JP 9314373 A JP9314373 A JP 9314373A JP 31437397 A JP31437397 A JP 31437397A JP H11134318 A JPH11134318 A JP H11134318A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Abstract
(57)【要約】
【課題】 メモリシステムにおいて、発振器を停止させ
ないスタンバイモード中にメモリのセンスアンプを停止
させ、消費電力を低減する。 【解決手段】 スタンバイモード時にはＣＰＵ１４とメ
モリ１９のセンスアンプ１３の両方を停止させ、スタン
バイモード解除時にセンスアンプ１３のスタンバイ解除
を先行して行い、センスアンプのリファレンス及びビッ
ト組の電位が十分に立ち上がった後にＣＰＵ１４のスタ
ンバイ解除を行うスタンバイコントロール手段１１を備
える。これによりスタンバイ解除後にＣＰＵ１４がメモ
リ１９の読み出しを行ってもセンスアンプ１３のリファ
レンス及びビット線が所定の電位になっているため確実
に読み出しを行えるようになる。
ないスタンバイモード中にメモリのセンスアンプを停止
させ、消費電力を低減する。 【解決手段】 スタンバイモード時にはＣＰＵ１４とメ
モリ１９のセンスアンプ１３の両方を停止させ、スタン
バイモード解除時にセンスアンプ１３のスタンバイ解除
を先行して行い、センスアンプのリファレンス及びビッ
ト組の電位が十分に立ち上がった後にＣＰＵ１４のスタ
ンバイ解除を行うスタンバイコントロール手段１１を備
える。これによりスタンバイ解除後にＣＰＵ１４がメモ
リ１９の読み出しを行ってもセンスアンプ１３のリファ
レンス及びビット線が所定の電位になっているため確実
に読み出しを行えるようになる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵの制御に基
づいてメモリの読み書きを行うメモリシステムとこれを
内蔵したシングルチップマイクロコンピュータに関し、
特にそのスタンバイモードからの復帰時の動作制御に特
徴を有するメモリシステムとこれを内蔵したシングルチ
ップマイクロコンピュータに関するものである。
づいてメモリの読み書きを行うメモリシステムとこれを
内蔵したシングルチップマイクロコンピュータに関し、
特にそのスタンバイモードからの復帰時の動作制御に特
徴を有するメモリシステムとこれを内蔵したシングルチ
ップマイクロコンピュータに関するものである。
【０００２】
【従来の技術】従来、シングルチップマイクロコンピュ
ータにおいて、スタンバイモード時に、内蔵するメモリ
のセンスアンプを停止することが提唱されている。これ
は、１チップマイクロコンピュータにおいてスタンバイ
モード時の消費電力の節減を目的として用いられてい
る。
ータにおいて、スタンバイモード時に、内蔵するメモリ
のセンスアンプを停止することが提唱されている。これ
は、１チップマイクロコンピュータにおいてスタンバイ
モード時の消費電力の節減を目的として用いられてい
る。
【０００３】図５は、従来の消費電力低減を目的とした
センスアンプの一例である。通常動作時、信号ＳＴＢは
論理値“０”であり、この場合Ｐ型ＦＥＴ２２、２５、
２８、３２及びＮ型ＦＥＴ２６、２９のゲート入力信号
はいずれも電源電圧＋ＶＣＣとＧＮＤの中間電位とな
り、Ｐ型ＦＥＴ２２、２５、２８、３２、Ｎ型ＦＥＴ２
６、２９、３０、３３は全てオン状態となる。
センスアンプの一例である。通常動作時、信号ＳＴＢは
論理値“０”であり、この場合Ｐ型ＦＥＴ２２、２５、
２８、３２及びＮ型ＦＥＴ２６、２９のゲート入力信号
はいずれも電源電圧＋ＶＣＣとＧＮＤの中間電位とな
り、Ｐ型ＦＥＴ２２、２５、２８、３２、Ｎ型ＦＥＴ２
６、２９、３０、３３は全てオン状態となる。
【０００４】このためＰ型ＦＥＴ２５からＮ型ＦＥＴ２
６、Ｐ型ＦＥＴ３２からＮ型ＦＥＴ３３、Ｐ型ＦＥＴ２
８からＮ型ＦＥＴ２９を通ってＮ型ＦＥＴ３０といった
経路において定常的に電流が流れている。また、メモリ
の電位がＧＮＤであればＮ型ＦＥＴ２３もオン状態にな
るため同様にＰ型ＦＥＴ２２からＮ型ＦＥＴ２３の経路
においても電流が流れてしまう。
６、Ｐ型ＦＥＴ３２からＮ型ＦＥＴ３３、Ｐ型ＦＥＴ２
８からＮ型ＦＥＴ２９を通ってＮ型ＦＥＴ３０といった
経路において定常的に電流が流れている。また、メモリ
の電位がＧＮＤであればＮ型ＦＥＴ２３もオン状態にな
るため同様にＰ型ＦＥＴ２２からＮ型ＦＥＴ２３の経路
においても電流が流れてしまう。
【０００５】このため、マイクロコンピュータの消費電
力を低減するためにスタンバイモード時には信号ＳＴＢ
に論理値１を出力して、センスアンプの動作を停止させ
ている。すなわち、信号ＳＴＢが論理値１になるとイン
バータ２０の出力が論理値“０”となりＰ型ＦＥＴ２
４、３１がオン状態となるためＰ型ＦＥＴ２２、２５、
２８、３２のゲート入力が電源電圧＋ＶＣＣとなり、こ
の４つのＰ型ＦＥＴがオフ状態になる。またＮ型ＦＥＴ
３０もゲート入力が論理値０になるためオフ状態にな
る。また、ＮＯＲゲート２１、３４は入力の１つが論理
値になったので論理値０を出力しＮ型ＦＥＴ２３、３３
もオフ状態になる。以上の動作により定常的に電流の流
れる経路が全てなくなるため、センスアンプの消費電力
をほとんど０にすることができる。
力を低減するためにスタンバイモード時には信号ＳＴＢ
に論理値１を出力して、センスアンプの動作を停止させ
ている。すなわち、信号ＳＴＢが論理値１になるとイン
バータ２０の出力が論理値“０”となりＰ型ＦＥＴ２
４、３１がオン状態となるためＰ型ＦＥＴ２２、２５、
２８、３２のゲート入力が電源電圧＋ＶＣＣとなり、こ
の４つのＰ型ＦＥＴがオフ状態になる。またＮ型ＦＥＴ
３０もゲート入力が論理値０になるためオフ状態にな
る。また、ＮＯＲゲート２１、３４は入力の１つが論理
値になったので論理値０を出力しＮ型ＦＥＴ２３、３３
もオフ状態になる。以上の動作により定常的に電流の流
れる経路が全てなくなるため、センスアンプの消費電力
をほとんど０にすることができる。
【０００６】スタンバイモード解除時には再び信号ＳＴ
Ｂに論理値０を出力して、Ｐ型ＦＥＴ２４、３１をオフ
状態にする。これにより、Ｐ型ＦＥＴ２２、２５、２
８、３２のゲート入力が電源電圧＋ＶＣＣとＧＮＤの中
間電位となり、全てオン状態になる。また、Ｎ型ＦＥＴ
３０、３３型もオン状態になるためＰ型ＦＥＴ３２から
Ｎ型ＦＥＴ３３の経路と、Ｐ型ＦＥＴ２８からＮ型ＦＥ
Ｔ３０の経路で電流が流れリファレンス電圧ＶＲＥＦが
所定の電位に復帰し、センスアンプが動作を再開する。
但し、Ｎ型ＦＥＴ２６のゲート入力電圧ＶＲＥＦが所定
の電位に復帰するには多少時間が掛かる。
Ｂに論理値０を出力して、Ｐ型ＦＥＴ２４、３１をオフ
状態にする。これにより、Ｐ型ＦＥＴ２２、２５、２
８、３２のゲート入力が電源電圧＋ＶＣＣとＧＮＤの中
間電位となり、全てオン状態になる。また、Ｎ型ＦＥＴ
３０、３３型もオン状態になるためＰ型ＦＥＴ３２から
Ｎ型ＦＥＴ３３の経路と、Ｐ型ＦＥＴ２８からＮ型ＦＥ
Ｔ３０の経路で電流が流れリファレンス電圧ＶＲＥＦが
所定の電位に復帰し、センスアンプが動作を再開する。
但し、Ｎ型ＦＥＴ２６のゲート入力電圧ＶＲＥＦが所定
の電位に復帰するには多少時間が掛かる。
【０００７】
【発明が解決しようとする課題】一般に、マイクロコン
ピュータは発振器を内蔵しており、スタンバイモード時
にはこの発振器を停止する場合と停止しない場合とがあ
る。発振器を停止する場合には、スタンバイ解除後、発
振器の発振安定時間のため一定期間メモリを読み出すこ
とはない。この発振安定期間中に、センスアンプのリフ
ァレンス電位や、ビット線の電位が安定するためスタン
バイ解除後もセンスアンプの動作に支障はない。
ピュータは発振器を内蔵しており、スタンバイモード時
にはこの発振器を停止する場合と停止しない場合とがあ
る。発振器を停止する場合には、スタンバイ解除後、発
振器の発振安定時間のため一定期間メモリを読み出すこ
とはない。この発振安定期間中に、センスアンプのリフ
ァレンス電位や、ビット線の電位が安定するためスタン
バイ解除後もセンスアンプの動作に支障はない。
【０００８】一方、発振器を停止させないスタンバイモ
ードにおいては、スタンバイ解除直後にメモリを読み出
す可能性がある。この場合センスアンプのリファレンス
電位やビット線の電位が安定していない可能性があり、
正確に読み出しを行えない可能性がある。従って、前記
従来の技術ではセンスアンプを停止することができな
い。すなわち、従来の技術の問題点は、発振器を停止さ
せないスタンバイモードにおいてはセンスアンプを停止
させることができず、その結果スタンバイ中であっても
消費電力が大きくなってしまうことである。
ードにおいては、スタンバイ解除直後にメモリを読み出
す可能性がある。この場合センスアンプのリファレンス
電位やビット線の電位が安定していない可能性があり、
正確に読み出しを行えない可能性がある。従って、前記
従来の技術ではセンスアンプを停止することができな
い。すなわち、従来の技術の問題点は、発振器を停止さ
せないスタンバイモードにおいてはセンスアンプを停止
させることができず、その結果スタンバイ中であっても
消費電力が大きくなってしまうことである。
【０００９】本発明の目的は、上記従来の課題を解決
し、発振器を停止しないスタンバイモード時においても
消費電力を低減するためにセンスアンプを停止できるよ
うにするメモリシステムとこれを内蔵したシングルチッ
プマイクロコンピュータを提供することにある。
し、発振器を停止しないスタンバイモード時においても
消費電力を低減するためにセンスアンプを停止できるよ
うにするメモリシステムとこれを内蔵したシングルチッ
プマイクロコンピュータを提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成する本発
明のＣＰＵの制御に基づいてメモリの読み書きを行うメ
モリシステムは、前記メモリのセンスアンプに接続され
る第一のスタンバイモード信号と、前記ＣＰＵに接続さ
れる第二のスタンバイモード信号とを生成するスタンバ
イ信号生成手段と、前記メモリシステムのスタンバイモ
ード解除時に、前記第二のスタンバイモード信号を前記
第一のスタンバイモード信号よりも所定時間遅延して解
除させる遅延回路と備えたことを特徴とする。
明のＣＰＵの制御に基づいてメモリの読み書きを行うメ
モリシステムは、前記メモリのセンスアンプに接続され
る第一のスタンバイモード信号と、前記ＣＰＵに接続さ
れる第二のスタンバイモード信号とを生成するスタンバ
イ信号生成手段と、前記メモリシステムのスタンバイモ
ード解除時に、前記第二のスタンバイモード信号を前記
第一のスタンバイモード信号よりも所定時間遅延して解
除させる遅延回路と備えたことを特徴とする。
【００１１】請求項２のメモリシステムでは、前記遅延
回路は、前記メモリのセンスアンプがその機能を回復し
た後に前記第二のスタンバイモード信号を解除すること
を特徴とする。
回路は、前記メモリのセンスアンプがその機能を回復し
た後に前記第二のスタンバイモード信号を解除すること
を特徴とする。
【００１２】請求項３のメモリシステムでは、前記遅延
回路が、前記第一のスタンバイモード信号解除後、所定
回数クロックをカウントした後にその出力を変化させる
カウンタにより構成されることを特徴とする。
回路が、前記第一のスタンバイモード信号解除後、所定
回数クロックをカウントした後にその出力を変化させる
カウンタにより構成されることを特徴とする。
【００１３】請求項４のメモリシステムでは、前記遅延
回路がダミーメモリを備え、前記第一のスタンバイモー
ド信号解除後、前記ダミーメモリを読み出し、該読み出
しが完了した後に第二のスタンバイモード信号の解除を
行うことを特徴とする。
回路がダミーメモリを備え、前記第一のスタンバイモー
ド信号解除後、前記ダミーメモリを読み出し、該読み出
しが完了した後に第二のスタンバイモード信号の解除を
行うことを特徴とする。
【００１４】請求項の本発明は、メモリシステムを内蔵
するシングルチップマイクロコンピュータにおいて、前
記メモリシステムは、前記メモリのセンスアンプに接続
される第一のスタンバイモード信号と、前記ＣＰＵに接
続される第二のスタンバイモード信号とを生成するスタ
ンバイ信号生成手段と、前記メモリシステムのスタンバ
イモード解除時に、前記第二のスタンバイモード信号を
前記第一のスタンバイモード信号よりも所定時間遅延し
て解除させる遅延回路と備えることを特徴とする。
するシングルチップマイクロコンピュータにおいて、前
記メモリシステムは、前記メモリのセンスアンプに接続
される第一のスタンバイモード信号と、前記ＣＰＵに接
続される第二のスタンバイモード信号とを生成するスタ
ンバイ信号生成手段と、前記メモリシステムのスタンバ
イモード解除時に、前記第二のスタンバイモード信号を
前記第一のスタンバイモード信号よりも所定時間遅延し
て解除させる遅延回路と備えることを特徴とする。
【００１５】請求項６のシングルチップマイクロコンピ
ュータでは、前記遅延回路は、前記メモリのセンスアン
プがその機能を回復した後に前記第二のスタンバイモー
ド信号を解除することを特徴とする。
ュータでは、前記遅延回路は、前記メモリのセンスアン
プがその機能を回復した後に前記第二のスタンバイモー
ド信号を解除することを特徴とする。
【００１６】請求項７のシングルチップマイクロコンピ
ュータでは、前記遅延回路が、前記第一のスタンバイモ
ード信号解除後、所定回数クロックをカウントした後に
その出力を変化させるカウンタにより構成されることを
特徴とする。
ュータでは、前記遅延回路が、前記第一のスタンバイモ
ード信号解除後、所定回数クロックをカウントした後に
その出力を変化させるカウンタにより構成されることを
特徴とする。
【００１７】請求項８のシングルチップマイクロコンピ
ュータでは、前記遅延回路がダミーメモリを備え、前記
第一のスタンバイモード信号解除後、前記ダミーメモリ
を読み出し、該読み出しが完了した後に前記第二のスタ
ンバイモード信号の解除を行うことを特徴とする。
ュータでは、前記遅延回路がダミーメモリを備え、前記
第一のスタンバイモード信号解除後、前記ダミーメモリ
を読み出し、該読み出しが完了した後に前記第二のスタ
ンバイモード信号の解除を行うことを特徴とする。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は、本発明の第１の実施の形態による
メモリシステムを内蔵したシングルチップマイクロコン
ピュータの構成を示すブロック図である。図１におい
て、本実施の形態によるシングルチップマイクロコンピ
ュータは、スタンバイコントロール手段１１、遅延回路
１２、センスアンプ１３、ＣＰＵ１４、メモリ１９を備
える。なお、図１では、本発明の説明に必要な構成要素
のみを示し、シングルチップマイクロコンピュータに備
えられている他の構成要素については省略している。
て説明する。図１は、本発明の第１の実施の形態による
メモリシステムを内蔵したシングルチップマイクロコン
ピュータの構成を示すブロック図である。図１におい
て、本実施の形態によるシングルチップマイクロコンピ
ュータは、スタンバイコントロール手段１１、遅延回路
１２、センスアンプ１３、ＣＰＵ１４、メモリ１９を備
える。なお、図１では、本発明の説明に必要な構成要素
のみを示し、シングルチップマイクロコンピュータに備
えられている他の構成要素については省略している。
【００１９】スタンバイ信号生成手段としてのスタンバ
イコントロール手段１１は、スタンバイ要求あるいはス
タンバイ解除要により、二種類のスタンバイ信号ＳＴＢ
１、ＳＴＢ２の制御を行う。このうち信号ＳＴＢ１はセ
ンスアンプ１３のスタンバイ信号であり、ＳＴＢ２はＣ
ＰＵ１４のスタンバイ信号である。
イコントロール手段１１は、スタンバイ要求あるいはス
タンバイ解除要により、二種類のスタンバイ信号ＳＴＢ
１、ＳＴＢ２の制御を行う。このうち信号ＳＴＢ１はセ
ンスアンプ１３のスタンバイ信号であり、ＳＴＢ２はＣ
ＰＵ１４のスタンバイ信号である。
【００２０】このスタンバイコントロール手段１１は、
発振器を停止させないスタンバイモードにおいて、スタ
ンバイ解除時にセンスアンプ１３のスタンバイ解除を先
行し、その後にＣＰＵ１４のスタンバイ解除を行なう。
発振器を停止させないスタンバイモードにおいて、スタ
ンバイ解除時にセンスアンプ１３のスタンバイ解除を先
行し、その後にＣＰＵ１４のスタンバイ解除を行なう。
【００２１】従来では、センスアンプのリファレンス電
位やビット線の電位が確定する前にメモリの読み出しが
行なわれる可能性があったためセンスアンプを止めるこ
とができなかったが、このスタンバイコントロール手段
１１の制御によって、センスアンプ及びビット線の電位
が確定するまでＣＰＵが待つことになり、問題なくセン
スアンプ１３が動作するため、発振器を停止させないス
タンバイ時においてもセンスアンプ１３を停止させるこ
とが可能になる。
位やビット線の電位が確定する前にメモリの読み出しが
行なわれる可能性があったためセンスアンプを止めるこ
とができなかったが、このスタンバイコントロール手段
１１の制御によって、センスアンプ及びビット線の電位
が確定するまでＣＰＵが待つことになり、問題なくセン
スアンプ１３が動作するため、発振器を停止させないス
タンバイ時においてもセンスアンプ１３を停止させるこ
とが可能になる。
【００２２】スタンバイコントロール手段１１は、スタ
ンバイ解除要求が生じた時にはセンスアンプ１３をスタ
ンバイ状態にするスタンバイ信号ＳＴＢ１だけをインア
クティブ状態にし、スタンバイ信号ＳＴＢ２の解除要求
が生じた時にＣＰＵ１４をスタンバイ状態にするスタン
バイ信号ＳＴＢ２をインアクティブ状態にする。
ンバイ解除要求が生じた時にはセンスアンプ１３をスタ
ンバイ状態にするスタンバイ信号ＳＴＢ１だけをインア
クティブ状態にし、スタンバイ信号ＳＴＢ２の解除要求
が生じた時にＣＰＵ１４をスタンバイ状態にするスタン
バイ信号ＳＴＢ２をインアクティブ状態にする。
【００２３】また、遅延回路１２は信号ＳＴＢ１がイン
アクティブ状態になった後、所定時間後にスタンバイ信
号ＳＴＢ２の解除要求を出力する。ここで、所定時間に
は、センスアンプ１３のリファレンス電位及びビット線
の電位が所定の電位になるのに十分な時間が設定され
る。
アクティブ状態になった後、所定時間後にスタンバイ信
号ＳＴＢ２の解除要求を出力する。ここで、所定時間に
は、センスアンプ１３のリファレンス電位及びビット線
の電位が所定の電位になるのに十分な時間が設定され
る。
【００２４】センスアンプ１３は、スタンバイ信号ＳＴ
Ｂ１、ＣＰＵ１４はスタンバイ信号ＳＴＢ２がアクティ
ブ状態になると直ちにスタンバイ状態になり、それらが
インアクティブ状態になると直ちにスタンバイ状態を解
除する。
Ｂ１、ＣＰＵ１４はスタンバイ信号ＳＴＢ２がアクティ
ブ状態になると直ちにスタンバイ状態になり、それらが
インアクティブ状態になると直ちにスタンバイ状態を解
除する。
【００２５】図２は図１に示す回路の動作タイミングを
示す波形図である。図２を参照して、図１の回路の動作
について説明する。
示す波形図である。図２を参照して、図１の回路の動作
について説明する。
【００２６】通常動作時には、スタンバイ信号ＳＴＢ
１、ＳＴＢ２共にインアクティブ状態にありセンスアン
プ１３、ＣＰＵ１４を含むチップ全体が動作している。
ただし遅延回路１２は動作していない。スタンバイ要求
が生じるとスタンバイコントロール手段１１がスタンバ
イ信号ＳＴＢ１、ＳＴＢ２をアクティブ状態にし、それ
によってチップ全体がスタンバイ状態になる。
１、ＳＴＢ２共にインアクティブ状態にありセンスアン
プ１３、ＣＰＵ１４を含むチップ全体が動作している。
ただし遅延回路１２は動作していない。スタンバイ要求
が生じるとスタンバイコントロール手段１１がスタンバ
イ信号ＳＴＢ１、ＳＴＢ２をアクティブ状態にし、それ
によってチップ全体がスタンバイ状態になる。
【００２７】その後、スタンバイ解除要求が生じるとス
タンバイコントロール手段１１がスタンバイ信号ＳＴＢ
１だけをインアクティブ状態にし、これによりセンスア
ンプ１３が動作を開始する。
タンバイコントロール手段１１がスタンバイ信号ＳＴＢ
１だけをインアクティブ状態にし、これによりセンスア
ンプ１３が動作を開始する。
【００２８】遅延回路１２は、スタンバイ信号ＳＴＢ１
がインアクティブ状態になると、センスアンプ１３のリ
ファレンス及びビット線が所定の電位になるのに十分な
時間として設定された所定時間が経過した後に、スタン
バイ信号ＳＴＢ２解除要求を発生する。
がインアクティブ状態になると、センスアンプ１３のリ
ファレンス及びビット線が所定の電位になるのに十分な
時間として設定された所定時間が経過した後に、スタン
バイ信号ＳＴＢ２解除要求を発生する。
【００２９】そして、このスタンバイ信号ＳＴＢ２解除
要求を受けて、スタンバイコントロール手段１１がスタ
ンバイ信号ＳＴＢ２をインアクティブ状態にし、これに
よりチップ全体が動作を開始する。
要求を受けて、スタンバイコントロール手段１１がスタ
ンバイ信号ＳＴＢ２をインアクティブ状態にし、これに
よりチップ全体が動作を開始する。
【００３０】以上の動作により、スタンバイ解除時、セ
ンスアンプ１３が動作を開始してからある所定時間をお
いてＣＰＵ１４が動作を開始するため、その時点ですで
にセンスアンプ１３のリファレンス及びビット線が所定
の電位になっており、スタンバイ解除直後のメモリの読
み出しが確実に行えるようになる。
ンスアンプ１３が動作を開始してからある所定時間をお
いてＣＰＵ１４が動作を開始するため、その時点ですで
にセンスアンプ１３のリファレンス及びビット線が所定
の電位になっており、スタンバイ解除直後のメモリの読
み出しが確実に行えるようになる。
【００３１】なお、図１の構成では、スタンバイ信号Ｓ
ＴＢ２で停止する回路としてＣＰＵ１４を示して説明し
ているが、他の回路が停止する構成であってもよい。
ＴＢ２で停止する回路としてＣＰＵ１４を示して説明し
ているが、他の回路が停止する構成であってもよい。
【００３２】図３は、図１の構成ブロックの具体的態様
である第１の実施例を示すブロック図である。すなわ
ち、図３では、スタンバイコントロール手段１１を２つ
のフリップフロップによって構成し、遅延回路１２とし
てカウンタ１６を採用し、そのオーバーフロー信号ＳＯ
Ｆをスタンバイ信号ＳＴＢ２の解除要求とした場合を示
している。
である第１の実施例を示すブロック図である。すなわ
ち、図３では、スタンバイコントロール手段１１を２つ
のフリップフロップによって構成し、遅延回路１２とし
てカウンタ１６を採用し、そのオーバーフロー信号ＳＯ
Ｆをスタンバイ信号ＳＴＢ２の解除要求とした場合を示
している。
【００３３】図３において、通常動作時は、スタンバイ
信号ＳＴＢ１、ＳＴＢ２共に論理値“０”の状態にあ
る。スタンバイ要求が生じるとスタンバイ信号ＳＴＢ
１、ＳＴＢ２共に直ちに論理値“１”になり、センスア
ンプ１３が停止し、またメモリ１９を動作させるクロッ
クであるクロックＣＬＫ＿Ｍ１、ＣＰＵ１４を動作させ
るクロックであるクロックＣＬＫ＿Ｃ１が論理値“０”
に固定され、スタンバイ状態になる。その後スタンバイ
解除要求が生じると、まずスタンバイ信号ＳＴＢ１が論
理値“０”になり、センスアンプ１３及びクロックＣＬ
Ｋ＿Ｍ１が動作を開始する。スタンバイ信号ＳＴＢ２が
論理値“１”期間中、カウンタ１６はクロックＣＬＫ＿
Ｍ１をカウントし、５カウント後にオーバーフロー信号
ＳＯＦを発生する。
信号ＳＴＢ１、ＳＴＢ２共に論理値“０”の状態にあ
る。スタンバイ要求が生じるとスタンバイ信号ＳＴＢ
１、ＳＴＢ２共に直ちに論理値“１”になり、センスア
ンプ１３が停止し、またメモリ１９を動作させるクロッ
クであるクロックＣＬＫ＿Ｍ１、ＣＰＵ１４を動作させ
るクロックであるクロックＣＬＫ＿Ｃ１が論理値“０”
に固定され、スタンバイ状態になる。その後スタンバイ
解除要求が生じると、まずスタンバイ信号ＳＴＢ１が論
理値“０”になり、センスアンプ１３及びクロックＣＬ
Ｋ＿Ｍ１が動作を開始する。スタンバイ信号ＳＴＢ２が
論理値“１”期間中、カウンタ１６はクロックＣＬＫ＿
Ｍ１をカウントし、５カウント後にオーバーフロー信号
ＳＯＦを発生する。
【００３４】なお、本実施形態においては、カウンタ１
６による５カウント期間中にセンスアンプ１３のリファ
レンスの電位及びビット線の電位が確定するものとす
る。
６による５カウント期間中にセンスアンプ１３のリファ
レンスの電位及びビット線の電位が確定するものとす
る。
【００３５】オーバーフロー信号ＳＯＦが発生すると、
スタンバイ信号ＳＴＢ２が論理値“０”になりクロック
ＣＬＫ＿Ｃ１が動作を開始し、同時にカウンタ１６がク
リアされる。
スタンバイ信号ＳＴＢ２が論理値“０”になりクロック
ＣＬＫ＿Ｃ１が動作を開始し、同時にカウンタ１６がク
リアされる。
【００３６】以上の動作により、スタンバイ解除時に先
にセンスアンプ１３が動作を開始するため、ＣＰＵ１４
がメモリ１９をリードするときにはビット線が所定の電
位に達しており、確実にメモリ１９の読み出しを行え
る。
にセンスアンプ１３が動作を開始するため、ＣＰＵ１４
がメモリ１９をリードするときにはビット線が所定の電
位に達しており、確実にメモリ１９の読み出しを行え
る。
【００３７】図４は、図１の構成ブロックの他の具体的
態様である第２の実施例を示すブロック図である。先の
例では、センスアンプ１３のビット線の電位が所定の電
位になるまで待つための遅延回路をカウンタ１６によっ
て構成した場合を示したが、この例では遅延回路をダミ
ーメモリ１８とダミーメモリ読み出し用のダミーメモリ
用センスアンプ１７によって構成し、スタンバイ解除時
にこのダミーメモリ１８の値が読み出せたときに初めて
クロックＣＬＫ＿Ｃ１を動作させることで確実にメモリ
１９を読み出せるようにしたものである。
態様である第２の実施例を示すブロック図である。先の
例では、センスアンプ１３のビット線の電位が所定の電
位になるまで待つための遅延回路をカウンタ１６によっ
て構成した場合を示したが、この例では遅延回路をダミ
ーメモリ１８とダミーメモリ読み出し用のダミーメモリ
用センスアンプ１７によって構成し、スタンバイ解除時
にこのダミーメモリ１８の値が読み出せたときに初めて
クロックＣＬＫ＿Ｃ１を動作させることで確実にメモリ
１９を読み出せるようにしたものである。
【００３８】動作を説明すると、スタンバイ期間中はス
タンバイ信号ＳＴＢ１及びＳＴＢ２が論理値“１”にな
り、ＣＰＵ１４に供給されるクロックＣＬＫ＿Ｃ１が停
止する。スタンバイモードが解除されるとスタンバイ信
号ＳＴＢ１が論理値“０”になり、センスアンプ１３、
ダミーメモリ用センスアンプ１７が動作を開始する。セ
ンスアンプ１３のリファレンス及びビット線が所定の電
位に達して、ダミーメモリ１８の値が読み出されるとス
タンバイ信号ＳＴＢ２解除要求が論理値“１”になり、
スタンバイ信号ＳＴＢ２が論理値“０”に変化するた
め、クロックＣＬＫ＿Ｃ１が動作を開始する。
タンバイ信号ＳＴＢ１及びＳＴＢ２が論理値“１”にな
り、ＣＰＵ１４に供給されるクロックＣＬＫ＿Ｃ１が停
止する。スタンバイモードが解除されるとスタンバイ信
号ＳＴＢ１が論理値“０”になり、センスアンプ１３、
ダミーメモリ用センスアンプ１７が動作を開始する。セ
ンスアンプ１３のリファレンス及びビット線が所定の電
位に達して、ダミーメモリ１８の値が読み出されるとス
タンバイ信号ＳＴＢ２解除要求が論理値“１”になり、
スタンバイ信号ＳＴＢ２が論理値“０”に変化するた
め、クロックＣＬＫ＿Ｃ１が動作を開始する。
【００３９】以上の動作によりセンスアンプ１３のリフ
ァレンス及びビット線が所定の電位になった後に、初め
てメモリ１９が読み出せるようになるため、確実にメモ
リ１９の読み出しが行える。
ァレンス及びビット線が所定の電位になった後に、初め
てメモリ１９が読み出せるようになるため、確実にメモ
リ１９の読み出しが行える。
【００４０】なお、本発明は上述した実施の形態に限定
されるものではなく、その技術思想の範囲内において様
々に変形して実施することができる。
されるものではなく、その技術思想の範囲内において様
々に変形して実施することができる。
【００４１】
【発明の効果】以上説明したように本発明のメモリシス
テムによれば、発振器を停止させないスタンバイモード
においてもセンスアンプを停止することができ、その結
果消費電力を低減させることができる。すなわち本発明
においては、スタンバイ解除時にセンスアンプのスタン
バイ解除を先行させ、センスアンプのリファレンス電位
及びビット線の電位が確定するのに十分な時間が経過し
た後ＣＰＵのスタンバイ解除を行うので、スタンバイ解
除時に発振安定時間がない場合にセンスアンプを停止さ
せてもＣＰＵがメモリの値を確実に読み出すことができ
る。
テムによれば、発振器を停止させないスタンバイモード
においてもセンスアンプを停止することができ、その結
果消費電力を低減させることができる。すなわち本発明
においては、スタンバイ解除時にセンスアンプのスタン
バイ解除を先行させ、センスアンプのリファレンス電位
及びビット線の電位が確定するのに十分な時間が経過し
た後ＣＰＵのスタンバイ解除を行うので、スタンバイ解
除時に発振安定時間がない場合にセンスアンプを停止さ
せてもＣＰＵがメモリの値を確実に読み出すことができ
る。
【図１】 本発明の実施の形態によるメモリシステムを
内蔵したシングルチップマイクロコンピュータの構成を
示す成ブロック図である。
内蔵したシングルチップマイクロコンピュータの構成を
示す成ブロック図である。
【図２】 図１に示すスタンバイコントロール手段の動
作を説明するタイミングチャートである。
作を説明するタイミングチャートである。
【図３】 本発明の実施の形態によるメモリシステムを
内蔵したシングルチップマイクロコンピュータの第１の
実施例を示すブロック図である。
内蔵したシングルチップマイクロコンピュータの第１の
実施例を示すブロック図である。
【図４】 本発明の実施の形態によるメモリシステムを
内蔵したシングルチップマイクロコンピュータの第２の
実施例を示すブロック図である。
内蔵したシングルチップマイクロコンピュータの第２の
実施例を示すブロック図である。
【図５】 従来の消費電力低減用メモリのセンスアンプ
の回路図である。
の回路図である。
１１ スタンバイコントロール手段 １２ 遅延回路 １３ センスアンプ １４ ＣＰＵ １６ カウンタ １７ ダミーメモリ用センスアンプ １８ ダミーメモリ １９ メモリ
Claims (8)
- 【請求項１】 ＣＰＵの制御に基づいてメモリの読み書
きを行うメモリシステムにおいて、 前記メモリのセンスアンプに接続される第一のスタンバ
イモード信号と、前記ＣＰＵに接続される第二のスタン
バイモード信号とを生成するスタンバイ信号生成手段
と、 前記メモリシステムのスタンバイモード解除時に、前記
第二のスタンバイモード信号を前記第一のスタンバイモ
ード信号よりも所定時間遅延して解除させる遅延回路
と、を備えたことを特徴とするメモリシステム。 - 【請求項２】 前記遅延回路は、前記メモリのセンスア
ンプがその機能を回復した後に前記第二のスタンバイモ
ード信号を解除することを特徴とする請求項１に記載の
メモリシステム。 - 【請求項３】 前記遅延回路が、前記第一のスタンバイ
モード信号解除後、所定回数クロックをカウントした後
にその出力を変化させるカウンタにより構成されること
を特徴とする請求項１又は請求項２に記載のメモリシス
テム。 - 【請求項４】 前記遅延回路がダミーメモリを備え、前
記第一のスタンバイモード信号解除後、前記ダミーメモ
リを読み出し、該読み出しが完了した後に前記第二のス
タンバイモード信号の解除を行うことを特徴とする請求
項１又は２に記載のメモリシステム。 - 【請求項５】 メモリシステムを内蔵するシングルチッ
プマイクロコンピュータにおいて、 前記メモリシステムは、 前記メモリのセンスアンプに接続される第一のスタンバ
イモード信号と、前記ＣＰＵに接続される第二のスタン
バイモード信号とを生成するスタンバイ信号生成手段
と、 前記メモリシステムのスタンバイモード解除時に、前記
第二のスタンバイモード信号を前記第一のスタンバイモ
ード信号よりも所定時間遅延して解除させる遅延回路
と、を備えたことを特徴とするシングルチップマイクロ
コンピュータ。 - 【請求項６】 前記遅延回路は、前記メモリのセンスア
ンプがその機能を回復した後に前記第二のスタンバイモ
ード信号を解除することを特徴とする請求項５に記載の
シングルチップマイクロコンピュータ。 - 【請求項７】 前記遅延回路が、前記第一のスタンバイ
モード信号解除後、所定回数クロックをカウントした後
にその出力を変化させるカウンタにより構成されること
を特徴とする請求項５又は請求項６に記載のシングルチ
ップマイクロコンピュータ。 - 【請求項８】 前記遅延回路がダミーメモリを備え、前
記第一のスタンバイモード信号解除後、前記ダミーメモ
リを読み出し、該読み出しが完了した後に前記第二のス
タンバイモード信号の解除を行うことを特徴とする請求
項５又は６に記載のシングルチップマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9314373A JPH11134318A (ja) | 1997-10-30 | 1997-10-30 | メモリシステム及びこれを内蔵したシングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9314373A JPH11134318A (ja) | 1997-10-30 | 1997-10-30 | メモリシステム及びこれを内蔵したシングルチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11134318A true JPH11134318A (ja) | 1999-05-21 |
Family
ID=18052566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9314373A Pending JPH11134318A (ja) | 1997-10-30 | 1997-10-30 | メモリシステム及びこれを内蔵したシングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11134318A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4817660B2 (ja) * | 2002-12-11 | 2011-11-16 | インテル コーポレイション | データバス出力制御用の装置及び方法 |
-
1997
- 1997-10-30 JP JP9314373A patent/JPH11134318A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4817660B2 (ja) * | 2002-12-11 | 2011-11-16 | インテル コーポレイション | データバス出力制御用の装置及び方法 |
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