JP3768666B2 - 半導体メモリ装置のデータ出力バッファ - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、拡張データ出力(Extended Data Output:EDO)モードのデータ出力バッファに関する。
【0002】
【従来の技術】
EDOモードでは、ファストページモード(Fast Page Mode)とは異なり、カラムアドレスストローブ信号CASB(B=反転)が論理“ハイ”のプリチャージに入ってもデータ出力信号DOUTをハイインピーダンスの状態にせずに以前のデータを保持するようにしておき、次のサイクルでデータ転換することにより、サイクル時間を減らして高速化を図っている。しかし一方でEDOモードでは、カラムアドレスセットアップ時間tASCにカラムアドレスCAiが入力される場合に、データ出力バッファが誤動作する可能性がある。これは、データ出力バッファがブースティング(Boosting:昇圧)方式を使うことにより発生する現象である。
【0003】
ブースティング方式のデータ出力バッファでは、昇圧キャパシタを用いた昇圧回路がよく用いられており、その昇圧キャパシタ両端のノードにおけるプリチャージと放電が昇圧効率を高めるのに重要である。図1に、そのような昇圧回路を有するデータ出力バッファを示している。
【0004】
第1及び第2入力制御部100,200は、データバス(以下“ノード”という)DB,DBBによる信号入力時にデータ出力バッファ活性化信号PCDで制御される伝送ゲート101,102からそれぞれ構成される。第1及び第2ラッチ部300,400は、直列接続のインバータ104−105,106−107からそれぞれ構成され、伝送ゲート101,102を通して入力される信号をノードDBD,DBDBにラッチするラッチ回路である。
【0005】
NANDゲート108,109,111,112は、ラッチノードDBD,DBDBから出力されるラッチ信号と制御信号PTRSTIDを演算するための論理回路である。NANDゲート108の出力端にはキャパシタ128が設けられ、出力信号がポンピングされる。該キャパシタ128の他方に設けられたダイオード接続のNMOSトランジスタ117は、ノードN3を外部電源電圧VCCでプリチャージするための回路である。また、その次に直列接続されたNMOSトランジスタ119,120は、昇圧ドライバ500のプルアップトランジスタ124に一定電圧を供給するための回路である。NMOSトランジスタ118は、ノードN2が論理“ハイ”のときにノードN3へ外部電源電圧VCCを供給する回路である。NMOSトランジスタ121,122は、外部電源電圧VCC端子とノードN2との間に設けられ、ノードN2を内部電源電圧にプリチャージするための回路である。ノードN1,N2は、昇圧キャパシタ116の両端ノードである。
【0006】
データ出力ドライバ500は、PMOSトランジスタ124及びNMOSトランジスタ125の直列接続で構成されており、PMOSトランジスタ124はNANDゲート109により制御され、NMOSトランジスタ125はNANDゲート111により制御される。このデータ出力ドライバ500から昇圧レベルをもつデータ出力信号DOKPが出力される。一方、データ出力信号DOKNは、NANDゲート112の出力を反転するインバータ115から出力される。
【0007】
ノードN1は、ドライバのインバータ114によって充放電される。そしてノードN2は、効率的な昇圧のために内部電源電圧レベルにプリチャージされる。そのノードN2がプリチャージされた状態でノードN1が論理“ロウ”状態から論理“ハイ”へ遷移すると、昇圧が生じてノードN2が2VCCだけ高くなる。この昇圧レベルの電圧がPMOSトランジスタ124へ提供され、データ出力ドライバ500の駆動で論理“ハイ”のデータ出力信号DOKPが出力される。
【0008】
これとは逆の場合において、ノードN1がインバータ114によって論理“ハイ”から論理“ロウ”へ放電されると、ノードN2も2VCCからVCCレベルに降下する。このノードN1の放電時に完全には放電が行われないままインバータ114による再充電が生じると、ノードN1の電圧スイング(Swing)幅が小さくなって昇圧効率が低下する。すると、ノードN2の電圧が2VCCまで上昇し損なってPMOSトランジスタ124を通じ出力されるデータ出力信号DOKPのレベルが低くなる。その結果、データ論理“ハイ”の出力SPEC値を満足できない事態となり、以後の回路動作にエラーを生じる。このデータ出力信号DOKPが論理“ハイ”のときの誤作動は、EDOモードで特定のカラムアドレスセットアップ時間に発生する。
【0009】
図2は図1の回路の動作タイミングである。
【0010】
カラムアドレスストローブ信号CASBが論理“ハイ”でプリチャージを示すときに新しいカラムアドレスが受け入れられると、該カラムアドレスによってデータバスDBにプリチャージが生じる。そして、カラムアドレスストローブ信号CASBの活性化に従い活性化信号PCDが活性化すると、第1ラッチ部300に論理“ハイ”がラッチされ且つ第2ラッチ部400に論理“ロウ”がラッチされている状態にあった場合、第1ラッチ部300のノードDBDにショートグリッチ(Short Glitch)が発生する。このようなショートグリッチはノードN1の放電を不完全にする効果をもつため、次のアドレスによってデータ論理“ハイ”の出力になると、不完全放電のノードN1に対する再充電の影響から、直前の論理“ハイ”出力よりも低い論理“ハイ”レベルでデータ出力信号DOKP(DOUT)が発生してしまう。
【0011】
このようなラッチノードDBDのショートグリッチはEDOモードでのみ存在する。すなわちEDOモードが、カラムアドレスストローブ信号CASBのプリチャージ時にも以前のデータ出力を保持していて、次のカラムアドレスストローブ信号CASBのサイクルで、そのデータ保持状態から遷移しなければならないモードであるため生じる問題である。この誤動作は特定のカラムアドレスセットアップ時間tASCにのみ発生する。つまり、図2中の期間P2のデータ出力DOUTは、その前の期間P1における論理“ロウ”から論理“ハイ”へ変化する場合なので問題ないが、期間P2で論理“ハイ”出力した後の期間P3及び同じく期間P4では、上記の原因から出力電圧が低下していく。このように、データ出力の論理“ハイ”が続くアドレスの読出の場合に発生するものである。
【0012】
図3は、上記のようなデータ出力バッファについて、入力元も含めて示した回路図である。
【0013】
メモリセルからビットラインへ読出されたデータは、第1感知部(たとえばBLセンスアンプ)10で感知及び増幅された後に第2感知部(たとえばIOセンスアンプ)20で再度感知及び増幅される。この第2感知部20から出力されたデータは、スイッチ信号FDBS及びこれを反転するインバータ103−1によってスイッチング制御される伝送ゲート100−1,200−1から構成された第1スイッチング部に入力される。第1スイッチング部100−1,200−1の各出力は第1ラッチ回路300−1及び第2ラッチ回路400−1でそれぞれラッチされ、該ラッチ信号がインバータ114−1,115−1によるドライバを経て伝送ゲート601,603へ送られる。この伝送ゲート601,603は、活性化信号PCDによって制御される図1の入力制御部100,200に相当する。
【0014】
図中、スイッチ信号FDBS,PCDはカラムアドレスに従い活性化される。一方、カラムアドレスストローブ信号CASBがプリチャージに入って新しいカラムアドレスが受け入れられるとアドレス遷移感知信号ATSBが変化し、これに従いラッチ回路300−1,400−1が論理“ハイ”にプリチャージされて入力ノードDB,DBBは無効データの論理“ロウ”になる。この無効データが入っているときに制御信号PCDが活性化されるタイミングがあり、これによってショートグリッチが発生する。
【0015】
図4には他の例のデータ出力バッファを示してあり、この回路は、図1及び図3における入力制御部100(601,603)を除いた構成をもつ。しかし、第1スイッチング部100−1,200−1を制御するスイッチ信号FDBSは同様なので、この場合にもショートグリッチが発生する。
【0016】
【発明が解決しようとする課題】
上記のような従来技術に鑑みて本発明の目的は、データ出力バッファのラッチノードにショートグリッチを生じないようなデータ出力バッファの制御手法を提供することにある。
【0017】
【課題を解決するための手段】
本発明では、アドレス遷移に基づきオートパルスを発生させ、これに従い活性化信号の活性を抑止することにより、カラムアドレスセット時間における無効データの影響を排除してラッチノードのショートグリッチを防ぎ、充分なレベルのデータ出力を保障するデータ出力バッファの制御とする。
【0018】
すなわち本発明によれば、カラムアドレスストローブ信号に従うスイッチ信号により動作する第1スイッチング部を通してラッチされた読出データを、カラムアドレスストローブ信号に従う活性化信号により動作する第2スイッチング部を通して取り込みラッチノードにラッチするブースティング方式のデータ出力バッファにおいて、アドレス遷移を感知して発生されるアドレス遷移感知信号を基に所定幅の活性化制御パルスを発生するオートパルス発生回路と、前記活性化制御パルスとカラムアドレスストローブ信号に従う第1の制御信号との論理組合せからカラムアドレスセット時間を保障した活性化信号を発生し、前記第2スイッチング部へ提供する制御論理回路と、により制御することを特徴とする。
【0019】
オートパルス発生回路はショートパルス発生回路とし、アドレス遷移感知信号を入力とする第1インバータと、該第1インバータにつながれたインバータチェーンと、これら第1インバータの出力及びインバータチェーンの出力を演算するNORゲートと、から構成することができる。また、制御論理回路は、第1の制御信号の遷移に応じる活性化信号の論理遷移を活性化制御パルスのパルス幅分遅らせることによりカラムアドレスセット時間を保障する構成とし、具体的には、活性化制御パルスを一方の入力とする第1NORゲートと、第1の制御信号の反転信号及び前記第1NORゲートの出力信号を演算する第2NORゲートと、からなり、前記第2NORゲートの出力信号を前記第1NORゲートの他方の入力として帰還させてあるラッチ回路を含んでなるものとすることができる。
【0020】
【発明の実施の形態】
以下、本発明の実施形態を説明する。
【0021】
図5に、本発明の制御手法に係るアドレス遷移感知信号(ATS)によるオートパルス発生回路の回路図を示す。本回路は、アドレス遷移感知信号ATSBを基に活性化制御パルス(信号)PATSBCDを発生するオートパルス発生回路である。
【0022】
このオートパルス発生回路は、アドレス遷移感知信号ATSBを入力とし、直列接続のインバータ511,512,513をすべて通した信号と、そのうちの第1インバータ511だけを通した信号とを演算するNORゲート514から構成されている。アドレス遷移を感知して発生されるアドレス遷移感知信号ATSBは、入力ノードDB,DBBのプリチャージに関与しており、このアドレス遷移感知信号ATSBが活性化されると、NORゲート514から所定幅のオートパルスとして活性化制御パルスPATSBCDが発生する。
【0023】
図6は、活性化制御パルスPATSBCDに従い活性化信号PCDを発生するデータ出力バッファ制御回路の論理部を示している。
【0024】
この制御論理回路は、活性化制御パルスPATSBCDを一方の入力とするNORゲート501と、インバータ503を通して入力されるCAS制御信号PCIを一方の入力とし且つNORゲート501の出力を他方の入力として演算するNORゲート502と、インバータ504を通して入力される主制御信号PEDOを一方の入力とし且つNORゲート502の出力を他方の入力として演算するNORゲート505と、NORゲート505の出力を反転して活性化信号PCDを発生するインバータ506と、から構成されている。2つのNORゲート501,502によりラッチ回路1000が構成されている。
【0025】
第1の制御信号であるCAS制御信号PCIはカラムアドレスストローブ信号のバッファによる出力信号であって、内部回路を制御する主要信号である。また、主制御信号PEDOはデバイスのEDOモードを示すマスタクロックである。本回路構成によれば、活性化制御パルスPATSBCDが論理“ロウ”で活性化されている間は、制御信号PCIが活性化されても活性化信号PCDは抑止とされる。すなわち、活性化制御パルスPATSBCDが論理“ハイ”の非活性を示さなければ、活性化信号PCDが活性遷移することはない。逆に、活性化信号PCDが活性化されている間は、ノードAの論理“ハイ”によりノードBが論理“ロウ”にラッチされ、活性化制御パルスPATSBCDの論理“ロウ”入力が効かなくなる。したがってこのときの活性化信号PCDは、制御信号PCIの論理に応じることになる。
【0026】
このように、活性化制御パルスPATSBCDが活性化されるとき、つまり新しいカラムアドレスが入力されるときには活性化信号PCDが抑止され、データ出力バッファへの入力が止められるので、ショートグリッチが防止される。
【0027】
図7に、本例の回路の動作タイミングを示してある。
【0028】
カラムアドレスがカラムアドレスストローブ信号CASBの活性化前にセットアップされるタイミング(tACSが+のときで期間P2)では、カラムアドレスストローブ信号CASBのプリチャージ期間でラッチ制御信号PYALBが論理“ロウ”へ活性化され、カラムアドレスCAiが受け入れられる。このカラムアドレスCAiはCMOSレベルへ変換したアドレス信号である。これによりカラムアドレスCAiが遷移するとこれを感知したアドレス遷移感知信号ATSBが出され、活性化制御パルスPATBCDが発生される。なお、図中のアドレス遷移管理信号ATSBは無効アドレスYによって一度活性化され、有効アドレスYによって再度活性化されている。したがって活性化制御パルスPATSBCDは、プリチャージ制御信号PDOPとともに2つのオートパルスとして発生される。この2つのパルスは、アドレス入力の時間差によっては一つに合わせられることもある。
【0029】
活性化制御パルスPATSBCDが論理“ロウ”に活性化されている間は、図6のノードAも初期には論理“ロウ”にあるので、ノードBは論理“ハイ”になるとともにノードAの論理“ロウ”がラッチされる。このときにカラムアドレスストローブ信号CASBが活性となり、これにより制御信号PCIが論理“ハイ”へ活性化されてもノードAの状態は変化しない。したがって、活性化信号PCDは論理“ロウ”へ抑止されている。
【0030】
これ以後、入力ノードDB,DBBのプリチャージが終わってアドレスYによるデータがセットアップされると、活性化制御パルスPATSBCDが論理“ハイ”へ非活性遷移する。すると、図6のノードBが論理“ロウ”になってノードAの論理“ロウ”ラッチが解かれ、制御信号PCIの論理“ハイ”によるノードCの論理“ロウ”に従い活性化信号PCDiは論理“ハイ”へ活性化される。このときには、ノードDB,DBBに有効データがラッチされているので、ショートグリッチが発生することはない。
【0031】
また、カラムアドレスCAiがカラムアドレスストローブ信号CASBの活性化後にセットアップされるタイミング(tACSが−のときで期間P3)では、まず、活性化制御パルスPATSBCDの論理“ハイ”により図6のノードBが論理“ロウ”に保持される。カラムアドレスストローブ信号CASBが活性しているので制御信号PCIは論理“ハイ”に活性化されており、これに従ってノードCが論理“ロウ”なのでノードAは論理“ハイ”となり、ノードBの論理“ロウ”がラッチされる。したがって活性化信号PCDiは、活性化制御パルスPATSBCDが論理“ロウ”へ活性化されても、ノードAの論理“ハイ”ラッチにより論理“ハイ”を保持する。このときにはCAS活性期間中なので、ショートグリッチは発生しない。
【0032】
【発明の効果】
本発明によれば、アドレス遷移に基づき活性化制御信号を発生してデータ出力バッファの活性化信号を制御するようにしたことにより、バッファ内での不要なデータ遷移を防ぎ、出力データを常に充分なレベルで発生して動作信頼性を向上させることができる。
【図面の簡単な説明】
【図1】従来におけるデータ出力バッファの回路図。
【図2】図1の回路の動作タイミング図。
【図3】従来におけるデータ出力バッファへの入力経路を示した回路図。
【図4】従来におけるデータ出力バッファへの入力経路の他の例を示した回路図。
【図5】本発明のバッファ制御に係るオートパルス発生回路の回路図。
【図6】本発明のバッファ制御に係る制御論理回路の回路図。
【図7】図5及び図6の制御回路を使用したデータ出力バッファの動作タイミング図。
Claims (4)
- カラムアドレスストローブ信号に従うスイッチ信号により動作する第1スイッチング部を通してラッチされた読出データを、カラムアドレスストローブ信号に従う活性化信号により動作する第2スイッチング部を通して取り込みラッチノードにラッチするブースティング方式のデータ出力バッファにおいて、アドレス遷移を感知して発生されるアドレス遷移感知信号を基に所定幅の活性化制御パルスを発生するオートパルス発生回路と、前記活性化制御パルスとカラムアドレスストローブ信号に従う第1の制御信号との論理組み合わせからカラムアドレスセット時間を保障した活性化信号を発生し、前記第2スイッチング部へ提供する制御論理回路と、により制御され、
前記制御論理回路は、前記活性化制御パルスを一方の入力とする第1NORゲートと、第1の制御信号の反転信号及び前記第1NORゲートの出力信号を演算する第2NORゲートとを有し、前記第2NORゲートの出力信号を前記第1NORゲートの他方の入力として帰還させるラッチ回路を含むことを特徴とするデータ出力バッファ。 - 前記オートパルス発生回路がショートパルス発生回路である請求項1記載のデータ出力バッファ。
- 前記ショートパルス発生回路は、前記アドレス遷移感知信号を入力とする第1インバータと、該第1インバータにつながれたインバータチェーンと、これら第1インバータの出力及びインバータチェーンの出力を演算するNORゲートと、から構成される請求項2記載のデータ出力バッファ。
- 前記制御論理回路は、前記第1の制御信号の遷移に応じる前記活性化信号の論理遷移を前記活性化制御パルスのパルス幅分遅らせることにより前記カラムアドレスセット時間を保障する請求項1〜3のいずれか1項に記載のデータ出力バッファ。
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