JPH0330185A - メモリ素子の出力バッファのプレチャージ制御回路 - Google Patents
メモリ素子の出力バッファのプレチャージ制御回路Info
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- JPH0330185A JPH0330185A JP2048204A JP4820490A JPH0330185A JP H0330185 A JPH0330185 A JP H0330185A JP 2048204 A JP2048204 A JP 2048204A JP 4820490 A JP4820490 A JP 4820490A JP H0330185 A JPH0330185 A JP H0330185A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業七の利用分野）
本発１１はメモリ素子からデータが出力される７へソフ
ァの制御回路に関するもので、より詳しくは無効データ
（ｉｎｖａｌｉｄ ｄａｔａ）をプレチャージさせると
きに無効データの゛゜０”又は“ｌ“の状態に応じてプ
レチャージされる通路を分離して出力側データが゜゛ｌ
”である場合に出力側ノードを放電（ｄｉｓｃｈａｒｇ
ｅ）させ、出力側データが“０”である場合には充電（
ｃｈａｒｇｅ ｖｐ）させて有効データ（▼ａｌｉｄ
ｄａｔａ）が出力ざれる前に出力側ノードを望むレベル
に作るアドレス変換検出による出力バッファのプレチャ
ージ制御回路に関する．（従来の技術） 半導体メモリ素子は外部から供給されるデータを内部メ
モリセルに貯蔵させて（ＷＲＩＴＥ）必要に応じて内部
メモリセルに貯蔵されたデータを読取させて（ＷＲＩＴ
Ｅ）出力させるものであって，メモリセルに書込み、読
取りするときに内部的に種々の段＃（ｓｔｅｐ）を経る
ようになる． このときデータを出力させる過程を段階的に考察すると
、カラムアドレス信号供給→入出力（ Ｉ ／Ｏ）ゲー
ティング→入出力ライン→データエネイブル信号供給ラ
イン→データ／ヘス→データ出力となる．即ちカラムア
ドレス信号が供給されるとそれに基づく入出力（ Ｉ
／Ｏ）端子を選ぶためのゲーティングパルスが出て、入
出力（ Ｉ ／Ｏ）ラインが選ばれる． つぎに、入出力ライン段階とデータエネイブル信号供給
ライン段階で、２次にデータセンシングを行って入出力
ラインの小さい電圧を大きな′准圧に作ったあとデータ
パスが選ばれてデータ信号が出力するようになる． そしてデータパスとデータ出力との間にはデータ信号の
転換が必要なのでデータバス前までの信号レベルはＣＭ
ＯＳレベルか、データの出力はＴＴＬレベルとなる． 従って、このときのレベル転換のための出力バッファを
使用するようになる． 従来にも出力バッファのレベル転換のため第３図及び第
４図のような回路を用いているが、第３図のプレチャー
ジ部（９）はコントロールプレチャージパルス（Ｄ Ｃ
Ｐ Ｐ）によってＭＯＳトランジスタ（Ｍｌ）（Ｍ２
）が共にターン●才ンされるかターン●オンされる状態
を維持しているので直流電流（Ｄｃ）の損失が生じプレ
チャージレベルを高インピーダンス状態に維持すること
ができないものであった． 又、第４図のような回路ではコントロールプレチャージ
パルス（Ｄ Ｃ Ｐ Ｐ）によるゲーティングで電流の
損失を防ぐことができるが、無効データが゜“ｌ”レベ
ルである場合も亦電流の損失が生じるばかりでな〈、プ
レチャージ部（９）に大きなサイズのＭＯＳトランジス
タが使用されなければならないのであった． 以ｆに第３図および第４図の従来のメモリ素子において
使用される出力側バッファのプレチャージ制御回路につ
いて詳細に説明する． 第３図において，出力バッファ（５）はデータバスのデ
ータ信号（ＤＢ），（ＤＢ）が印加されるラッチ（１）
と、上記ラッチ（１）の状態信号及びコントロール信号
（ΦＴＲＳＴ）によってデータを処理するコントロール
回路（２）（３）と、−｛二記コントロール回路（２）
（３）の信号を出力させるＭＯＳトランジスタ（Ｍｌｌ
）（Ｍ１２）から構成される． そして，出力バッファ（５）の後端にはＭＯＳトランジ
スタ（Ｍｌ）（Ｍ２）から構成されたプレチャージ部（
９）が構成される．コントロールプレチャージパルス発
生ｆｆｉ（１０）はアドレス変換信号（■）を受けてコ
ントロールパルスを発生させるコントロールパルス発生
部（６）と、−Ｌ記コントロールパルス発生部（６）の
信号を受けてコントロールプレチャージパルス （Ｄ Ｃ Ｐ Ｐ）を発生させるパルス発生？Ｂ（７）
と，から構成される． このような回路はＩＭ又は４Ｍメモリ素子（ＤＲＡＭ）
において使用されるプレチャージ制御回路であって、ア
ドレス変換時、アドレス度換信号（■）によってコント
ロールパルス発生部（６）のスリーステートコントロー
ルパルス（ΦＴＲＳＴ）が発生すればコン｝ａ−ルパル
ス（ΦＴＲＳＴ）（７）７＊−’）７グエッジ（ｒａ＋
＋；ｎｇｅｄｇｅ）を受けてパルス発生ｆｆＢ（７）で
４−５ｎｓのコントロールプレチャージパルス（Ｄ Ｃ
Ｐ Ｐ）を発生させる． そしてコントロールプレチャージパルス（Ｄ Ｃ Ｐ
Ｐ）の発生時、コントロールプレチャーシハルス（Ｄ
Ｃ Ｐ Ｐ）はＬレベル状態にてプレチャージ部（９）
のＭＯＳトランジスタ（Ｍｌ）（Ｍ２）のゲートに印加
されるものであって，スリーステートコントロールパル
ス（ΦＴＲＳＴ）の発生時ＭＯＳトランジスタ（Ｍｌ）
（Ｍ２）のゲートにはＬレベルの状態信号が印加されて
ターン●オフ状態を雑持するので、出力側（Ｄ Ｏ Ｕ
Ｔ）は高インピーダンス状慝となる．その次のサイク
ノレにおいてコントローＪレプレチャージパルス（Ｄ
Ｃ Ｐ Ｐ）がＨレベル状態でＭＯＳトランジスタ（Ｍ
ｌ）（Ｍ２）のゲートに印加さればＭＯＳトランジスタ
（Ｍｌ）（Ｍ２）がターン●オンされ出力側（ＤＯＵＴ
）の無効（ｉｎｖａｌｉｄ）レベルを中間レベルに変換
させて次の有効（▼ａ ｌ ｉｄ）データが出力される
ときに電流（Ｉ ＯＣとＩＳＳ）ピーク値によるノイズ
を減少させてスピードの向−Ｅを期するようにしている
．しかしながらこのような長所にも拘らず上記の従来の
技術による回路にあっては、無効データが“１′”であ
る場合にＭＯＳトランジスタ（Ｍ２）と共にＭＯＳトラ
ンジスタ（Ｍ１）もターンφオンされ、無効データが“
０”である場合にＭＯＳ１・ランジスタ（Ｍｌ）と共に
ＭＯＳトランジスタ（Ｍ２）もターン●オンされ、ＤＣ
？ｌｉ流のロス（＋０３３）通路が形成されるのでプレ
チャージレベルがト分な高インピーダンスレベルを雑持
するのに姑害となる原因になるものであった． 第４図は従来の他の実施例を示した出力側パッファのプ
レチャージ制御回路であって、ＥＥＰＲＯＭの如きメモ
リ素子に使用されている． この回路で出力バッファ（５）とコントロールプレチャ
ージパルス発生部（ｌＯ）は第１図の回路と同様な構成
を有している． ただ、出力バッファ（５）の出力側 （ＤＯＵＴ）に連結されるプレチャージ部（９）は上記
出力側（ＤＯＵＴ）がゲートに連結されたＭＯＳトラン
ジスタ（Ｍ４）と、上記の出力側（Ｄ Ｏ Ｕ Ｔ）及
びＭＯＳトランジスタ（Ｍ４）間に連結されるＭＯＳト
ランジスタ（Ｍ３）から構成され、ＭＯＳトランジスタ
（Ｍ３）は、コントロールプレチャージパルス（ＤＣＰ
Ｐ）によって構成される． この回路ではコントロールプレチャージパルス（Ｄ Ｃ
Ｐ Ｐ）によるゲーティング時、電流（ＩＳＳ）のピ
ーク値を減らすことができる利点はあるが、データ“１
″のプレチャージに局限されデータ“ｌ”の場合スピー
ドの向上及び’ｔｆｆｉのピーク値（ＩＳＳ）を減少さ
せることができないし、大きなサイズのＭＯＳトランジ
スタが要求される． （発明が解決しようとする課題） 本発明はこのような問題点を解決するためのものであっ
て、本発明の目的は、アドレス変換検出によってコント
ロールされる回路でプレチャージ部の出力側に生ずるノ
イズを除去し、データの処理速度を高めることができる
出力バッファのプレチャージ制御回路を提供しようとす
ることである． 他の［１的は、出力側のラッチアップ等の信頼性を考慮
してＭＯＳトランジスタ等でプレチャージ部を構成する
ことができるプレチャージ制御回路を提供しようとする
ことである． （課題を解決するための手段） このような目的を達成するために本発明にあっては、デ
ータ信号が供給されるラッチ（１）と、上記ラッチ（１
）の出力及びコントロール信号（ΦＴＲＳＴ）が印加さ
れデータを出力するコントロール回路（２）．（３）と
、このコントロール回路（２），（３）の出力によって
駆動されるＭＯＳトランジスタから構成される出力バッ
ファ（５）と、 アドレス変換信号（■）によってコントロールプレチャ
ージパルス（Ｄ Ｃ Ｐ Ｐ）を出力するプレチャージ
パルス発生部（１０）と２−ヒ記出カバッファ（５）の
出力（ＤＯＵＴ）を受けるプレチャージ部（９）を含む
ＤＲＡＭの出力パツファプレチャージ制御回路において
、 上記プレチャージ部（９）へデータ信号（ＤΦＰ），（
ＤＩＰ）を供給するようにデータ信号（ＤＢ）．（ＤＢ
）を受けるＭＯＳトランジスタ（Ｍ７）．ＣＭ．）と、
これに連結されたラッチ（１１），（１２）と、このラ
ンチ信号と上記プレチャージパルス発生部（１０）から
のコントロールプレチャージパルス （Ｄ Ｃ Ｐ Ｐ）を人力とする個々のＮＡＮＤゲート
（ＮＤＩ）．（ＮＤ２）と，これに連結されたインパー
タ（１７），（１８）と、から構成されるデータ変換信
号発生部（２５）と、 七記データ変換信号発生部（２５）の各出力が印加され
るＭＯＳトランジスタ（Ｍ５）（Ｍ６）のゲートを含む
プレチャージ部（９）とを連結構成したことを特徴とす
る． （作用） 本発明はプレチャージ部を構或するＭＯＳトランジスタ
等の駆動が、無効データのデータ状態（“１″゛又は“
”０”）に応じてそれぞれ異なるＭＯＳトランジスタ（
Ｍ５）．（Ｍ６）が駆動され、Ｈレベル（“１゜′）の
右効データの供給時にはプレチャージ部９に充電通路が
形成、出力され、全体的なレベルが上Ｆ４ Ｌて速やか
にＴＬＬレベルの信号が出力される， また、Ｌレベル（“０″）の有効データの供給峙にはプ
レチャージ部９の放電通路が形成され，全体的なレベル
を降下させて速やかにＴＴＬレベルに転換されるように
することにより行われる．すなわち本発明は、ＣＭＯＳ
レベルをＴＴＬレベルに変換させる出力側に無効データ
状懲に応じてプレチャージされるようにする回路におい
て、無効データに基づいてデータ変換信号発生部２５の
データ信号（ＤΦＰ）、（ＤＩＰ）が出力バッファ５の
出力側が充．放電されるように作用し，つぎに供給され
る有効データが出力パッファ５の出力側に出力される前
に上記出力側のレベルが予め、降下又は上昇されるよう
にしたものである．（実施例） 以下添付の図面によって詳しく説明すると、第１図は本
発明の回路図の実施例を示している．即ち，本発明の回
路はデータパス（Ｄ Ｂ）（Ｄ Ｂ）のデータ信号が供
給されるラッチ（１）と、上記ラッチ（１）の出力及び
コントロール信号（ΦＴＲＳＴ）が印加されデータ（“
１”又は゜゛Ｏ”）信号を出力させるコントロール回路
（２）（３）と，コントロール回路（２）（３）の出力
信号によって駆動されるＭＯＳトランジスタＣＰ．４１
１）（Ｍ１２）から構成される出力バアクア（５）と、
アドレス変換信号（■）によってスリーステートコント
ロール信号 （ΦＴＲＳＴ）を発生させるコントロールパルス発生部
（６）と、七記コントロールパルス発生部（６）の出力
を受けてコントロールプレチャージパルス（Ｄ Ｃ Ｐ
Ｐ）を出力させるパルス発生部（７）とから構成され
るプレチャージパルス発生部（１０）と，前記出力バッ
ファ（５）の出力（ＤＯ．ＵＴ）を受けるプレチャージ
部（９）を含むＤＲＡＭの出力バッファプレチャージ回
路において，前記プレチャージ部（９）にデータ信号（
ＤΦＰ） （Ｄ Ｉ Ｆ）を供給するデータ変換信号
発生部（２５）が設けられている、． データ変換信号発生部（２５）はデータバス（ＤＢ）（
ＤＢ）のデータ信号を供給させるＭＯＳトランジスタ（
Ｍ７）（Ｍ８）と． −１二記ＭＯＳトランジスタ（Ｍ
７）（Ｍ８）の出力をラッチさせるラッチ（１１）（１
２）と、ラー２チ（１１）（１２）の状懲信号及び前記
プレチャージパルス発生部（１０）からのコントロール
プレチャージパルス（Ｄ Ｃ Ｐ Ｐ）をアンド（ＡＮ
Ｄ）させるためのナンドゲート（ＭＤＩ）（ＮＤ２）及
びインバータ（Ｉ ７） （Ｉ ８）から構成される
前記プレチャージ部（９）へデータ信号（ＤΦＰ）、（
ＤＩＰ）を供給する． このデータ変換信号発生部（２５）が、データ信号ＣＤ
ΦＰ），（ＤＩＰ）に基ついて動作されるＭＯＳトラン
ジスタ（Ｍ５）（Ｍ６）が前記出カバッファ（５）の出
力側（ＤＯＵＴ）に連結された出力バッファ（５）の後
端に連結されている。
ァの制御回路に関するもので、より詳しくは無効データ
（ｉｎｖａｌｉｄ ｄａｔａ）をプレチャージさせると
きに無効データの゛゜０”又は“ｌ“の状態に応じてプ
レチャージされる通路を分離して出力側データが゜゛ｌ
”である場合に出力側ノードを放電（ｄｉｓｃｈａｒｇ
ｅ）させ、出力側データが“０”である場合には充電（
ｃｈａｒｇｅ ｖｐ）させて有効データ（▼ａｌｉｄ
ｄａｔａ）が出力ざれる前に出力側ノードを望むレベル
に作るアドレス変換検出による出力バッファのプレチャ
ージ制御回路に関する．（従来の技術） 半導体メモリ素子は外部から供給されるデータを内部メ
モリセルに貯蔵させて（ＷＲＩＴＥ）必要に応じて内部
メモリセルに貯蔵されたデータを読取させて（ＷＲＩＴ
Ｅ）出力させるものであって，メモリセルに書込み、読
取りするときに内部的に種々の段＃（ｓｔｅｐ）を経る
ようになる． このときデータを出力させる過程を段階的に考察すると
、カラムアドレス信号供給→入出力（ Ｉ ／Ｏ）ゲー
ティング→入出力ライン→データエネイブル信号供給ラ
イン→データ／ヘス→データ出力となる．即ちカラムア
ドレス信号が供給されるとそれに基づく入出力（ Ｉ
／Ｏ）端子を選ぶためのゲーティングパルスが出て、入
出力（ Ｉ ／Ｏ）ラインが選ばれる． つぎに、入出力ライン段階とデータエネイブル信号供給
ライン段階で、２次にデータセンシングを行って入出力
ラインの小さい電圧を大きな′准圧に作ったあとデータ
パスが選ばれてデータ信号が出力するようになる． そしてデータパスとデータ出力との間にはデータ信号の
転換が必要なのでデータバス前までの信号レベルはＣＭ
ＯＳレベルか、データの出力はＴＴＬレベルとなる． 従って、このときのレベル転換のための出力バッファを
使用するようになる． 従来にも出力バッファのレベル転換のため第３図及び第
４図のような回路を用いているが、第３図のプレチャー
ジ部（９）はコントロールプレチャージパルス（Ｄ Ｃ
Ｐ Ｐ）によってＭＯＳトランジスタ（Ｍｌ）（Ｍ２
）が共にターン●才ンされるかターン●オンされる状態
を維持しているので直流電流（Ｄｃ）の損失が生じプレ
チャージレベルを高インピーダンス状態に維持すること
ができないものであった． 又、第４図のような回路ではコントロールプレチャージ
パルス（Ｄ Ｃ Ｐ Ｐ）によるゲーティングで電流の
損失を防ぐことができるが、無効データが゜“ｌ”レベ
ルである場合も亦電流の損失が生じるばかりでな〈、プ
レチャージ部（９）に大きなサイズのＭＯＳトランジス
タが使用されなければならないのであった． 以ｆに第３図および第４図の従来のメモリ素子において
使用される出力側バッファのプレチャージ制御回路につ
いて詳細に説明する． 第３図において，出力バッファ（５）はデータバスのデ
ータ信号（ＤＢ），（ＤＢ）が印加されるラッチ（１）
と、上記ラッチ（１）の状態信号及びコントロール信号
（ΦＴＲＳＴ）によってデータを処理するコントロール
回路（２）（３）と、−｛二記コントロール回路（２）
（３）の信号を出力させるＭＯＳトランジスタ（Ｍｌｌ
）（Ｍ１２）から構成される． そして，出力バッファ（５）の後端にはＭＯＳトランジ
スタ（Ｍｌ）（Ｍ２）から構成されたプレチャージ部（
９）が構成される．コントロールプレチャージパルス発
生ｆｆｉ（１０）はアドレス変換信号（■）を受けてコ
ントロールパルスを発生させるコントロールパルス発生
部（６）と、−Ｌ記コントロールパルス発生部（６）の
信号を受けてコントロールプレチャージパルス （Ｄ Ｃ Ｐ Ｐ）を発生させるパルス発生？Ｂ（７）
と，から構成される． このような回路はＩＭ又は４Ｍメモリ素子（ＤＲＡＭ）
において使用されるプレチャージ制御回路であって、ア
ドレス変換時、アドレス度換信号（■）によってコント
ロールパルス発生部（６）のスリーステートコントロー
ルパルス（ΦＴＲＳＴ）が発生すればコン｝ａ−ルパル
ス（ΦＴＲＳＴ）（７）７＊−’）７グエッジ（ｒａ＋
＋；ｎｇｅｄｇｅ）を受けてパルス発生ｆｆＢ（７）で
４−５ｎｓのコントロールプレチャージパルス（Ｄ Ｃ
Ｐ Ｐ）を発生させる． そしてコントロールプレチャージパルス（Ｄ Ｃ Ｐ
Ｐ）の発生時、コントロールプレチャーシハルス（Ｄ
Ｃ Ｐ Ｐ）はＬレベル状態にてプレチャージ部（９）
のＭＯＳトランジスタ（Ｍｌ）（Ｍ２）のゲートに印加
されるものであって，スリーステートコントロールパル
ス（ΦＴＲＳＴ）の発生時ＭＯＳトランジスタ（Ｍｌ）
（Ｍ２）のゲートにはＬレベルの状態信号が印加されて
ターン●オフ状態を雑持するので、出力側（Ｄ Ｏ Ｕ
Ｔ）は高インピーダンス状慝となる．その次のサイク
ノレにおいてコントローＪレプレチャージパルス（Ｄ
Ｃ Ｐ Ｐ）がＨレベル状態でＭＯＳトランジスタ（Ｍ
ｌ）（Ｍ２）のゲートに印加さればＭＯＳトランジスタ
（Ｍｌ）（Ｍ２）がターン●オンされ出力側（ＤＯＵＴ
）の無効（ｉｎｖａｌｉｄ）レベルを中間レベルに変換
させて次の有効（▼ａ ｌ ｉｄ）データが出力される
ときに電流（Ｉ ＯＣとＩＳＳ）ピーク値によるノイズ
を減少させてスピードの向−Ｅを期するようにしている
．しかしながらこのような長所にも拘らず上記の従来の
技術による回路にあっては、無効データが“１′”であ
る場合にＭＯＳトランジスタ（Ｍ２）と共にＭＯＳトラ
ンジスタ（Ｍ１）もターンφオンされ、無効データが“
０”である場合にＭＯＳ１・ランジスタ（Ｍｌ）と共に
ＭＯＳトランジスタ（Ｍ２）もターン●オンされ、ＤＣ
？ｌｉ流のロス（＋０３３）通路が形成されるのでプレ
チャージレベルがト分な高インピーダンスレベルを雑持
するのに姑害となる原因になるものであった． 第４図は従来の他の実施例を示した出力側パッファのプ
レチャージ制御回路であって、ＥＥＰＲＯＭの如きメモ
リ素子に使用されている． この回路で出力バッファ（５）とコントロールプレチャ
ージパルス発生部（ｌＯ）は第１図の回路と同様な構成
を有している． ただ、出力バッファ（５）の出力側 （ＤＯＵＴ）に連結されるプレチャージ部（９）は上記
出力側（ＤＯＵＴ）がゲートに連結されたＭＯＳトラン
ジスタ（Ｍ４）と、上記の出力側（Ｄ Ｏ Ｕ Ｔ）及
びＭＯＳトランジスタ（Ｍ４）間に連結されるＭＯＳト
ランジスタ（Ｍ３）から構成され、ＭＯＳトランジスタ
（Ｍ３）は、コントロールプレチャージパルス（ＤＣＰ
Ｐ）によって構成される． この回路ではコントロールプレチャージパルス（Ｄ Ｃ
Ｐ Ｐ）によるゲーティング時、電流（ＩＳＳ）のピ
ーク値を減らすことができる利点はあるが、データ“１
″のプレチャージに局限されデータ“ｌ”の場合スピー
ドの向上及び’ｔｆｆｉのピーク値（ＩＳＳ）を減少さ
せることができないし、大きなサイズのＭＯＳトランジ
スタが要求される． （発明が解決しようとする課題） 本発明はこのような問題点を解決するためのものであっ
て、本発明の目的は、アドレス変換検出によってコント
ロールされる回路でプレチャージ部の出力側に生ずるノ
イズを除去し、データの処理速度を高めることができる
出力バッファのプレチャージ制御回路を提供しようとす
ることである． 他の［１的は、出力側のラッチアップ等の信頼性を考慮
してＭＯＳトランジスタ等でプレチャージ部を構成する
ことができるプレチャージ制御回路を提供しようとする
ことである． （課題を解決するための手段） このような目的を達成するために本発明にあっては、デ
ータ信号が供給されるラッチ（１）と、上記ラッチ（１
）の出力及びコントロール信号（ΦＴＲＳＴ）が印加さ
れデータを出力するコントロール回路（２）．（３）と
、このコントロール回路（２），（３）の出力によって
駆動されるＭＯＳトランジスタから構成される出力バッ
ファ（５）と、 アドレス変換信号（■）によってコントロールプレチャ
ージパルス（Ｄ Ｃ Ｐ Ｐ）を出力するプレチャージ
パルス発生部（１０）と２−ヒ記出カバッファ（５）の
出力（ＤＯＵＴ）を受けるプレチャージ部（９）を含む
ＤＲＡＭの出力パツファプレチャージ制御回路において
、 上記プレチャージ部（９）へデータ信号（ＤΦＰ），（
ＤＩＰ）を供給するようにデータ信号（ＤＢ）．（ＤＢ
）を受けるＭＯＳトランジスタ（Ｍ７）．ＣＭ．）と、
これに連結されたラッチ（１１），（１２）と、このラ
ンチ信号と上記プレチャージパルス発生部（１０）から
のコントロールプレチャージパルス （Ｄ Ｃ Ｐ Ｐ）を人力とする個々のＮＡＮＤゲート
（ＮＤＩ）．（ＮＤ２）と，これに連結されたインパー
タ（１７），（１８）と、から構成されるデータ変換信
号発生部（２５）と、 七記データ変換信号発生部（２５）の各出力が印加され
るＭＯＳトランジスタ（Ｍ５）（Ｍ６）のゲートを含む
プレチャージ部（９）とを連結構成したことを特徴とす
る． （作用） 本発明はプレチャージ部を構或するＭＯＳトランジスタ
等の駆動が、無効データのデータ状態（“１″゛又は“
”０”）に応じてそれぞれ異なるＭＯＳトランジスタ（
Ｍ５）．（Ｍ６）が駆動され、Ｈレベル（“１゜′）の
右効データの供給時にはプレチャージ部９に充電通路が
形成、出力され、全体的なレベルが上Ｆ４ Ｌて速やか
にＴＬＬレベルの信号が出力される， また、Ｌレベル（“０″）の有効データの供給峙にはプ
レチャージ部９の放電通路が形成され，全体的なレベル
を降下させて速やかにＴＴＬレベルに転換されるように
することにより行われる．すなわち本発明は、ＣＭＯＳ
レベルをＴＴＬレベルに変換させる出力側に無効データ
状懲に応じてプレチャージされるようにする回路におい
て、無効データに基づいてデータ変換信号発生部２５の
データ信号（ＤΦＰ）、（ＤＩＰ）が出力バッファ５の
出力側が充．放電されるように作用し，つぎに供給され
る有効データが出力パッファ５の出力側に出力される前
に上記出力側のレベルが予め、降下又は上昇されるよう
にしたものである．（実施例） 以下添付の図面によって詳しく説明すると、第１図は本
発明の回路図の実施例を示している．即ち，本発明の回
路はデータパス（Ｄ Ｂ）（Ｄ Ｂ）のデータ信号が供
給されるラッチ（１）と、上記ラッチ（１）の出力及び
コントロール信号（ΦＴＲＳＴ）が印加されデータ（“
１”又は゜゛Ｏ”）信号を出力させるコントロール回路
（２）（３）と，コントロール回路（２）（３）の出力
信号によって駆動されるＭＯＳトランジスタＣＰ．４１
１）（Ｍ１２）から構成される出力バアクア（５）と、
アドレス変換信号（■）によってスリーステートコント
ロール信号 （ΦＴＲＳＴ）を発生させるコントロールパルス発生部
（６）と、七記コントロールパルス発生部（６）の出力
を受けてコントロールプレチャージパルス（Ｄ Ｃ Ｐ
Ｐ）を出力させるパルス発生部（７）とから構成され
るプレチャージパルス発生部（１０）と，前記出力バッ
ファ（５）の出力（ＤＯ．ＵＴ）を受けるプレチャージ
部（９）を含むＤＲＡＭの出力バッファプレチャージ回
路において，前記プレチャージ部（９）にデータ信号（
ＤΦＰ） （Ｄ Ｉ Ｆ）を供給するデータ変換信号
発生部（２５）が設けられている、． データ変換信号発生部（２５）はデータバス（ＤＢ）（
ＤＢ）のデータ信号を供給させるＭＯＳトランジスタ（
Ｍ７）（Ｍ８）と． −１二記ＭＯＳトランジスタ（Ｍ
７）（Ｍ８）の出力をラッチさせるラッチ（１１）（１
２）と、ラー２チ（１１）（１２）の状懲信号及び前記
プレチャージパルス発生部（１０）からのコントロール
プレチャージパルス（Ｄ Ｃ Ｐ Ｐ）をアンド（ＡＮ
Ｄ）させるためのナンドゲート（ＭＤＩ）（ＮＤ２）及
びインバータ（Ｉ ７） （Ｉ ８）から構成される
前記プレチャージ部（９）へデータ信号（ＤΦＰ）、（
ＤＩＰ）を供給する． このデータ変換信号発生部（２５）が、データ信号ＣＤ
ΦＰ），（ＤＩＰ）に基ついて動作されるＭＯＳトラン
ジスタ（Ｍ５）（Ｍ６）が前記出カバッファ（５）の出
力側（ＤＯＵＴ）に連結された出力バッファ（５）の後
端に連結されている。
上記構或において、データバス（Ｄ Ｂ）（Ｄ Ｂ）に
印加されるデータ信号は入出力（ Ｉ ／Ｏ）センシン
グを経て出力側（Ｄ Ｏ Ｕ Ｔ）に伝達されるデータ
であり、スリーステートコントロール信号（ΦＴＲＳＴ
）はカラムアドレスエネイブル信号（Ｃ Ａ Ｓ）のフ
ォーリング特点で遅延されエネイブルされる信号であっ
て、出力側（ＤＯＵＴ）ノードでデータ出力するか否か
を決定するａｔ＠をする． コントロールプレチャージパルス（ＤＣＰＰ）は第２図
（イ）の如くアドレス変換信号（■）のフォーリングエ
ッジによりコントロール信号（ΦＴＲＳＴ）は降下（ｓ
ｈｕｔ ｄｄｏｗｎ）され、このフォーリングエッジの
時、自動的なパルス幅（ＡＵＴＯ）を有するパルスが発
生される．又、データバスラインプレチャージパルス （ΦＤＯＰ）はデータエネイブル信号供給ライン（ＤＯ
ｌｉｎｅ）及びデータパス（ＤＢ）（７）／−ドをア
ドレス変換信号（■）がＬレベルである間、プレチャー
ジさせる機能をする． 先ず、本発明の駆動状態を大略的に検討すると、出力ハ
ッファ（５）のデータパス（Ｄ Ｂ）に゜゜０”のデー
タが書込まれ、データバス（Ｄ Ｂ）に“１”のデータ
が書込まれた場合、ラッチ（１）を通じてノアゲート（
Ｎｏｔ）の出力は“ｌ”となりノアゲート（ＮＯ２）の
出力は１１ ０ ＩＩとなる． 上記ノアゲート（Ｎｏｔ）（ＮＯ２）出力とコントロー
ル信号（ΦＴＲＳＴ）の出力を比較してコントロール回
路（２）（３）にＨレベルの状ｆｆ，信号が出力される
． 若しも、データ“ｌ”のコントロール回路（２）が動作
される場合，Ｈレベルの状慝信号をＭＯＳトランジスタ
（Ｍｌｌ）のゲート側に供給して出力側（Ｄ Ｏ Ｕ
Ｔ）が“１″レベル状懲（Ｈレベル状Ｊ！ｉ）となり、
データ“Ｏ”のコントロール回路（３）が動作する場合
、Ｈレベルの状態信号がＭＯＳトランジスタ（Ｍ１２）
をタ−７●オンさせるので出力｛ＩＩ （ＤＯＵＴ）は
Ｌレベル状態になる． このようにＣＭＯＳレベルがＴＴＬレベルに変換される
ときに、出力側（Ｄ Ｏ Ｕ Ｔ）がＨレベルを雑持す
る場合、プレチャージ部（９）から予め、ＭＯＳトラン
ジスタ（Ｍ５）をターン●オンさせて電源（ＶＣＣ）が
供給されるようにしてレベルが上昇される高インピーダ
ンス状態を作ってやり、出力側（ＤＯＵＴ）にレベルが
繍持される場合プレチャージ部（９）から予め、ＭＯＳ
トランジスタ（Ｍ６）をターン●オンさせてＬレベル状
態に維持されるようにするのである．このとき、このプ
レチャージ部（９）から予めインピーダンスの変化が生
ずるようにするのはデータ変換信号発生部（２５）の出
力に依存するようになる． 以下この動作関係を第２図の（イ）によって無効データ
が“ｌ”状態の場合として説明すると、機械的なマシン
サイクルであるカラムアドレスエネイブルシグナル（Ｃ
ＡＳ）が発生するとＬレベル状態信号を感知してカラム
アドレス（Ａｉ）信号が発生される． このカラムアドレス（Ａｉ）にはアドレス（ＣＡｉ）の
間、Ｈレベルの無効データが書込まれ、アドレス′（Ｃ
Ａｊ）の間、Ｌレベルの有効データが書込まれる． 今、プレチャージパルス発生部（１０）にアドレス変換
信号（■）が供給されるとコントロールパルス発生部（
６）を通じてスリーステートコントロール信号（ΦＴＲ
ＳＴ）を出力させる． 上記アドレス変換信号（■）は・内部に入出力（Ｉ／Ｏ
）ゲーティングエネイブル信号 （ΦＹＥ）及びカラムアドレス信号（Ａｉ）によって生
成され、一定な自動パルス幅 （ＡＵＴＯ）を以て繰り返される． のスリーステートコントロール信号 （ΦＴＲＳＴ）ｌ＊／＜ッファ（５）のコントロール回
路（２）（３）に印加されコントロール回路（２）（３
）を通じて出力される信号を選ぶようになる． そして、スリーステートコントロール信号（ΦＴＲＳＴ
）はパルス発生部（７）に印加されて出力バッファ（５
）の出力側（ＤＯＵＴ）コントロールプレチャージパル
スを発生させる．このときにもパルス発生ｆ’ｉＲ （
７）によって一定なパルス幅（ＡＵＴＯ）をイ１するよ
うになる．このパルス幅は出力側（Ｄ Ｏ Ｕ Ｔ）を
プレチャージさせる蒔間で十分に高インピーダンスを維
持できるようになっており、データバスラインプレチャ
ージパルス（ΦＤＯＰ）はデータエネイプル信号供給ラ
イン（Ｄｏ口ｎｅ）及びデータバス（Ｄ Ｂ）ラインを
アドレス変換信号（■）がＬレベルを維持する間、プレ
チャージさせる機能を行う．コントロールプレチャージ
パルス（Ｄ Ｃ Ｐ Ｐ）はデータ変換信号発生部Ｂ（
２５）に入力されデータ信号（ＤＩＦ）（ＤΦＰ）の出
力するか否かを決定する．データ変換信号発生部（２５
）はスリーステートコントロール信号（ΦＴＲＳＴ）が
供給されればＭＯＳトランジスタ（Ｍ７）（Ｍ８）を通
じてデータパス（Ｄ Ｂ）（Ｄ Ｂ）のデータが供給さ
れ、ラッチ（１ｌ）（ｌ２）を通じてナンドゲート（Ｎ
Ｄ ｌ）（ＮＤ２）及びインバータ（Ｉ７）（Ｉ８）か
ら構成されたアンド回路によってデータ（Ｄ Ｉ Ｆ）
（Ｄ Ｏ Ｐ）が出力される． 従って、上記タイムチャートにおけるようにステートコ
ントロール信号（ΦＴＲＳＴ）がＨレベルのとき無効デ
ータが出力バッファ（５）の出力側（ＤＯＵＴ）に供給
される間、ラッチ（ｌ１）（ｌ２）にそれぞれ伝達され
、コントロールプレチャージパルス（Ｄ Ｃ Ｐ Ｐ）
がエネイブルのときデータパス（ＤＢ）（ＤＢ）を通じ
て印加される無効データの状態に応じてデータ（ＤΦＰ
）（Ｄ Ｉ Ｆ）を発生させる． ここで、無効データが″１”であればデータ（Ｄ Ｉ
Ｆ）はＨレベル、データ（Ｄ Ｏ Ｐ）はＬレベルとな
り無効データが“Ｏ”であれば、データ（Ｄ Ｏ Ｐ）
はＨレベル、データ（Ｄ Ｉ Ｆ）はＬレベルの信号を
発生させてプレチャージ部（９）のＭＯＳトランジスタ
（Ｍｌ）（Ｍ２）のゲート側に印加される。
印加されるデータ信号は入出力（ Ｉ ／Ｏ）センシン
グを経て出力側（Ｄ Ｏ Ｕ Ｔ）に伝達されるデータ
であり、スリーステートコントロール信号（ΦＴＲＳＴ
）はカラムアドレスエネイブル信号（Ｃ Ａ Ｓ）のフ
ォーリング特点で遅延されエネイブルされる信号であっ
て、出力側（ＤＯＵＴ）ノードでデータ出力するか否か
を決定するａｔ＠をする． コントロールプレチャージパルス（ＤＣＰＰ）は第２図
（イ）の如くアドレス変換信号（■）のフォーリングエ
ッジによりコントロール信号（ΦＴＲＳＴ）は降下（ｓ
ｈｕｔ ｄｄｏｗｎ）され、このフォーリングエッジの
時、自動的なパルス幅（ＡＵＴＯ）を有するパルスが発
生される．又、データバスラインプレチャージパルス （ΦＤＯＰ）はデータエネイブル信号供給ライン（ＤＯ
ｌｉｎｅ）及びデータパス（ＤＢ）（７）／−ドをア
ドレス変換信号（■）がＬレベルである間、プレチャー
ジさせる機能をする． 先ず、本発明の駆動状態を大略的に検討すると、出力ハ
ッファ（５）のデータパス（Ｄ Ｂ）に゜゜０”のデー
タが書込まれ、データバス（Ｄ Ｂ）に“１”のデータ
が書込まれた場合、ラッチ（１）を通じてノアゲート（
Ｎｏｔ）の出力は“ｌ”となりノアゲート（ＮＯ２）の
出力は１１ ０ ＩＩとなる． 上記ノアゲート（Ｎｏｔ）（ＮＯ２）出力とコントロー
ル信号（ΦＴＲＳＴ）の出力を比較してコントロール回
路（２）（３）にＨレベルの状ｆｆ，信号が出力される
． 若しも、データ“ｌ”のコントロール回路（２）が動作
される場合，Ｈレベルの状慝信号をＭＯＳトランジスタ
（Ｍｌｌ）のゲート側に供給して出力側（Ｄ Ｏ Ｕ
Ｔ）が“１″レベル状懲（Ｈレベル状Ｊ！ｉ）となり、
データ“Ｏ”のコントロール回路（３）が動作する場合
、Ｈレベルの状態信号がＭＯＳトランジスタ（Ｍ１２）
をタ−７●オンさせるので出力｛ＩＩ （ＤＯＵＴ）は
Ｌレベル状態になる． このようにＣＭＯＳレベルがＴＴＬレベルに変換される
ときに、出力側（Ｄ Ｏ Ｕ Ｔ）がＨレベルを雑持す
る場合、プレチャージ部（９）から予め、ＭＯＳトラン
ジスタ（Ｍ５）をターン●オンさせて電源（ＶＣＣ）が
供給されるようにしてレベルが上昇される高インピーダ
ンス状態を作ってやり、出力側（ＤＯＵＴ）にレベルが
繍持される場合プレチャージ部（９）から予め、ＭＯＳ
トランジスタ（Ｍ６）をターン●オンさせてＬレベル状
態に維持されるようにするのである．このとき、このプ
レチャージ部（９）から予めインピーダンスの変化が生
ずるようにするのはデータ変換信号発生部（２５）の出
力に依存するようになる． 以下この動作関係を第２図の（イ）によって無効データ
が“ｌ”状態の場合として説明すると、機械的なマシン
サイクルであるカラムアドレスエネイブルシグナル（Ｃ
ＡＳ）が発生するとＬレベル状態信号を感知してカラム
アドレス（Ａｉ）信号が発生される． このカラムアドレス（Ａｉ）にはアドレス（ＣＡｉ）の
間、Ｈレベルの無効データが書込まれ、アドレス′（Ｃ
Ａｊ）の間、Ｌレベルの有効データが書込まれる． 今、プレチャージパルス発生部（１０）にアドレス変換
信号（■）が供給されるとコントロールパルス発生部（
６）を通じてスリーステートコントロール信号（ΦＴＲ
ＳＴ）を出力させる． 上記アドレス変換信号（■）は・内部に入出力（Ｉ／Ｏ
）ゲーティングエネイブル信号 （ΦＹＥ）及びカラムアドレス信号（Ａｉ）によって生
成され、一定な自動パルス幅 （ＡＵＴＯ）を以て繰り返される． のスリーステートコントロール信号 （ΦＴＲＳＴ）ｌ＊／＜ッファ（５）のコントロール回
路（２）（３）に印加されコントロール回路（２）（３
）を通じて出力される信号を選ぶようになる． そして、スリーステートコントロール信号（ΦＴＲＳＴ
）はパルス発生部（７）に印加されて出力バッファ（５
）の出力側（ＤＯＵＴ）コントロールプレチャージパル
スを発生させる．このときにもパルス発生ｆ’ｉＲ （
７）によって一定なパルス幅（ＡＵＴＯ）をイ１するよ
うになる．このパルス幅は出力側（Ｄ Ｏ Ｕ Ｔ）を
プレチャージさせる蒔間で十分に高インピーダンスを維
持できるようになっており、データバスラインプレチャ
ージパルス（ΦＤＯＰ）はデータエネイプル信号供給ラ
イン（Ｄｏ口ｎｅ）及びデータバス（Ｄ Ｂ）ラインを
アドレス変換信号（■）がＬレベルを維持する間、プレ
チャージさせる機能を行う．コントロールプレチャージ
パルス（Ｄ Ｃ Ｐ Ｐ）はデータ変換信号発生部Ｂ（
２５）に入力されデータ信号（ＤＩＦ）（ＤΦＰ）の出
力するか否かを決定する．データ変換信号発生部（２５
）はスリーステートコントロール信号（ΦＴＲＳＴ）が
供給されればＭＯＳトランジスタ（Ｍ７）（Ｍ８）を通
じてデータパス（Ｄ Ｂ）（Ｄ Ｂ）のデータが供給さ
れ、ラッチ（１ｌ）（ｌ２）を通じてナンドゲート（Ｎ
Ｄ ｌ）（ＮＤ２）及びインバータ（Ｉ７）（Ｉ８）か
ら構成されたアンド回路によってデータ（Ｄ Ｉ Ｆ）
（Ｄ Ｏ Ｐ）が出力される． 従って、上記タイムチャートにおけるようにステートコ
ントロール信号（ΦＴＲＳＴ）がＨレベルのとき無効デ
ータが出力バッファ（５）の出力側（ＤＯＵＴ）に供給
される間、ラッチ（ｌ１）（ｌ２）にそれぞれ伝達され
、コントロールプレチャージパルス（Ｄ Ｃ Ｐ Ｐ）
がエネイブルのときデータパス（ＤＢ）（ＤＢ）を通じ
て印加される無効データの状態に応じてデータ（ＤΦＰ
）（Ｄ Ｉ Ｆ）を発生させる． ここで、無効データが″１”であればデータ（Ｄ Ｉ
Ｆ）はＨレベル、データ（Ｄ Ｏ Ｐ）はＬレベルとな
り無効データが“Ｏ”であれば、データ（Ｄ Ｏ Ｐ）
はＨレベル、データ（Ｄ Ｉ Ｆ）はＬレベルの信号を
発生させてプレチャージ部（９）のＭＯＳトランジスタ
（Ｍｌ）（Ｍ２）のゲート側に印加される。
又、出力側バンファ（５）のデータパス（ＤＢ）（ＤＢ
）を通じて印加されるデータ信号はノアゲー｝ （ＮＯ
Ｉ）（ＮＯ２）及びインバータ（Ｉ １） （Ｉ ２
）から構成されたラッチ（１）を通じてコントロール回
路（２）（３）に印加され，コントロール回路（２）（
３）ではスリーステートコントロール信号（ΦＴＲＳＴ
）が印加さればＭＯＳトランジスタ（Ｍｌｌ）（Ｍ１２
）のゲートに印加される． 結局，無効データが“ｔ”であればデータ信号（Ｄ Ｉ
Ｆ）はＨレベルとなりプレチャージ部（９）のＭＯＳ
トランジスタ（Ｍ６）をターン●才ンさせるので、出力
側（Ｄ Ｏ Ｕ Ｔ）の電源が放電されＭＯＳトランジ
スタ（Ｍ６）に流れインピーダンスレベルが低くなるよ
うになる．反対に，無効データが“Ｏｎである場合には
データ信号（Ｄ４）Ｐ）はＨレベルとなりＭＯＳトラン
ジスタ（Ｍ５）がターン・オンされる．従ッテ，出力側
（ＤＯＵＴ） にＷＩｆ （ＶＣＣ）が供給されて充電
されるので高インピーダンスレベルを維持するようにな
るもので、有効データが出力されるとき、出力側インピ
ーダンスが予め調節され無効データに対する影響を受け
ないので，ノイズが大きく減少されスピードが大きく向
上される． 即ち，第２図（イ）から出力側（ＤＯＵＴ）を考察する
と、無効データがＨレベル状懲においてコントロール信
号（ΦＴＲＳＴ）及びデータパス（Ｄ Ｂ）の状態信号
が合成された出力が表われ，無効データが“ｌ”状態で
ＭＯＳ｝テンジスタ（Ｍ６）がターン●オンされてデー
タ信号ＣＤ Ｉ Ｐ）とともにｌ次レベルを降下させて
スリーステートコントロール信号（ΦＴＲＳＴ）によっ
て２次降下させたレベルを維持するようになりプレチャ
ージされる全体的なレベルを降下させる． 従って、次のアドレス（ＣＡＪ）区間に印加される有効
データは降下されたレベルに共に書込まられるのでノイ
ズの減少及びスピードを向上させることができる． 第２図（０）のように無効データがＬレベルの状態（“
０”）である場合に出力側（ＤＯＵＴ）のレベルを考察
すると、このときには、（イ）の如くカラムアドレス（
Ａｊ）においてアドレス（ＣＡｉ）区間で無効データ“
０″が書込まれアドレス（ＣＡｊ）区間には有効データ
が″ｌ″が潜込まれるようになる． 従って、出力側（ＤＯＵＴ）は無効データレベルがＬレ
ベル状態において、スリーステートコントロール信号（
ＯＴＲＳＴ）及びデータバス（Ｄ Ｂ）の状態信号によ
って合成された出力が表われ，無効データが“０”状態
でＭＯＳトランジスタ（Ｍ５）がターン●オンされてデ
ータ信号（Ｄ Ｏ Ｐ）と共に１次にレベルを上昇させ
たあと、スリーステートコントロール信号（ＯＴＲＳＴ
）によって２次にレベルを上昇させるようになる． 従って、次のアドレス（ＣＡＪ）区間で印加される有効
データは上昇されたレベルと共に書込まられるのでノイ
ズの減少及びスビートを向上させることができる． （発明の効果） 以上におけるように、本発明は無効データ゜“１”又は
“０”の状態に応じて出力側が充電又は放電されるよう
にプレチャージさせることにより、ＣＭＯＳレベルがＴ
ＴＬレベルに変換されるときに、ノイズを減少させるこ
とができるので、入力レベルのマージンを大きくするこ
とができるし、予め，充電されるか放電されたレベルで
、有効データが供給されるのでデータの処理速度を高め
ることができるのである． 特に、本発明のプレチャージ部はＮチャネルＭＯＳトラ
ンジスタを使用してラフチアップ等動作時信頼性を与え
ることができるので、出力バッファの所要量トランジス
タを使用することができる利点があるのである．
）を通じて印加されるデータ信号はノアゲー｝ （ＮＯ
Ｉ）（ＮＯ２）及びインバータ（Ｉ １） （Ｉ ２
）から構成されたラッチ（１）を通じてコントロール回
路（２）（３）に印加され，コントロール回路（２）（
３）ではスリーステートコントロール信号（ΦＴＲＳＴ
）が印加さればＭＯＳトランジスタ（Ｍｌｌ）（Ｍ１２
）のゲートに印加される． 結局，無効データが“ｔ”であればデータ信号（Ｄ Ｉ
Ｆ）はＨレベルとなりプレチャージ部（９）のＭＯＳ
トランジスタ（Ｍ６）をターン●才ンさせるので、出力
側（Ｄ Ｏ Ｕ Ｔ）の電源が放電されＭＯＳトランジ
スタ（Ｍ６）に流れインピーダンスレベルが低くなるよ
うになる．反対に，無効データが“Ｏｎである場合には
データ信号（Ｄ４）Ｐ）はＨレベルとなりＭＯＳトラン
ジスタ（Ｍ５）がターン・オンされる．従ッテ，出力側
（ＤＯＵＴ） にＷＩｆ （ＶＣＣ）が供給されて充電
されるので高インピーダンスレベルを維持するようにな
るもので、有効データが出力されるとき、出力側インピ
ーダンスが予め調節され無効データに対する影響を受け
ないので，ノイズが大きく減少されスピードが大きく向
上される． 即ち，第２図（イ）から出力側（ＤＯＵＴ）を考察する
と、無効データがＨレベル状懲においてコントロール信
号（ΦＴＲＳＴ）及びデータパス（Ｄ Ｂ）の状態信号
が合成された出力が表われ，無効データが“ｌ”状態で
ＭＯＳ｝テンジスタ（Ｍ６）がターン●オンされてデー
タ信号ＣＤ Ｉ Ｐ）とともにｌ次レベルを降下させて
スリーステートコントロール信号（ΦＴＲＳＴ）によっ
て２次降下させたレベルを維持するようになりプレチャ
ージされる全体的なレベルを降下させる． 従って、次のアドレス（ＣＡＪ）区間に印加される有効
データは降下されたレベルに共に書込まられるのでノイ
ズの減少及びスピードを向上させることができる． 第２図（０）のように無効データがＬレベルの状態（“
０”）である場合に出力側（ＤＯＵＴ）のレベルを考察
すると、このときには、（イ）の如くカラムアドレス（
Ａｊ）においてアドレス（ＣＡｉ）区間で無効データ“
０″が書込まれアドレス（ＣＡｊ）区間には有効データ
が″ｌ″が潜込まれるようになる． 従って、出力側（ＤＯＵＴ）は無効データレベルがＬレ
ベル状態において、スリーステートコントロール信号（
ＯＴＲＳＴ）及びデータバス（Ｄ Ｂ）の状態信号によ
って合成された出力が表われ，無効データが“０”状態
でＭＯＳトランジスタ（Ｍ５）がターン●オンされてデ
ータ信号（Ｄ Ｏ Ｐ）と共に１次にレベルを上昇させ
たあと、スリーステートコントロール信号（ＯＴＲＳＴ
）によって２次にレベルを上昇させるようになる． 従って、次のアドレス（ＣＡＪ）区間で印加される有効
データは上昇されたレベルと共に書込まられるのでノイ
ズの減少及びスビートを向上させることができる． （発明の効果） 以上におけるように、本発明は無効データ゜“１”又は
“０”の状態に応じて出力側が充電又は放電されるよう
にプレチャージさせることにより、ＣＭＯＳレベルがＴ
ＴＬレベルに変換されるときに、ノイズを減少させるこ
とができるので、入力レベルのマージンを大きくするこ
とができるし、予め，充電されるか放電されたレベルで
、有効データが供給されるのでデータの処理速度を高め
ることができるのである． 特に、本発明のプレチャージ部はＮチャネルＭＯＳトラ
ンジスタを使用してラフチアップ等動作時信頼性を与え
ることができるので、出力バッファの所要量トランジス
タを使用することができる利点があるのである．
第１図は本発明の実施例を示す出力側バッファのプレチ
ャージ制御回路図であり， 第２図（４） ，（ｏ）は本発明において出力側バッフ
ァのプレチャージされる動作状態を示すタイムチャート
であり、 ｆｆ４３図は従来のメモリ素子（４ＭＤＲＡＭ）におい
て使用される出力側バッファのプレチャージ制御回路図
であり、 第４図は従来の他の実施例を示した出力側バッファのプ
レチャージ制御回路図である．図面の主要部分に対する
符号の説明 １，１１．１２・・・ラッチ ２．３・・・コントロール回路 ５・・・出力バッファ ６・・・コントロールパルス発生部 ７・・・パルス発生部 ９・・・プレチャージ部ｌＯ
・・・プレチャージパルス発生部 ｌ５・・・データ変換信号発生部 ＤＢ，ＤＢ・・・データパス ＯＴＲＳＴ・・・コントロール信号（スリーステート用
） ■・・・アドレス変換信号 ＣＡＳ・・・カラムアドレスエネイブル信号Ａｉ・・・
カラムアドレス ＯＤＯＰ・・・データバスラインプレチャージパルス ＤＣＰＰ・・・コントロールプレチャージバルスＤＩＰ
，ＤＯＰ・・・データ信号 ＤＯＵＴ・・・出力（側） ＮＯＩ，ＮＯ２・・・ノアゲート Ｉ １−Ｉ８・・・インバータ Ｍｌ ，Ｍ２ ，Ｍ３ ，・・・・・・ＭＯＳトランジ
スタＭＤＩ，ＮＤ２・・・ナンドゲート
ャージ制御回路図であり， 第２図（４） ，（ｏ）は本発明において出力側バッフ
ァのプレチャージされる動作状態を示すタイムチャート
であり、 ｆｆ４３図は従来のメモリ素子（４ＭＤＲＡＭ）におい
て使用される出力側バッファのプレチャージ制御回路図
であり、 第４図は従来の他の実施例を示した出力側バッファのプ
レチャージ制御回路図である．図面の主要部分に対する
符号の説明 １，１１．１２・・・ラッチ ２．３・・・コントロール回路 ５・・・出力バッファ ６・・・コントロールパルス発生部 ７・・・パルス発生部 ９・・・プレチャージ部ｌＯ
・・・プレチャージパルス発生部 ｌ５・・・データ変換信号発生部 ＤＢ，ＤＢ・・・データパス ＯＴＲＳＴ・・・コントロール信号（スリーステート用
） ■・・・アドレス変換信号 ＣＡＳ・・・カラムアドレスエネイブル信号Ａｉ・・・
カラムアドレス ＯＤＯＰ・・・データバスラインプレチャージパルス ＤＣＰＰ・・・コントロールプレチャージバルスＤＩＰ
，ＤＯＰ・・・データ信号 ＤＯＵＴ・・・出力（側） ＮＯＩ，ＮＯ２・・・ノアゲート Ｉ １−Ｉ８・・・インバータ Ｍｌ ，Ｍ２ ，Ｍ３ ，・・・・・・ＭＯＳトランジ
スタＭＤＩ，ＮＤ２・・・ナンドゲート
Claims (1)
- 【特許請求の範囲】 データ信号が供給されるラッチ（１） と、上記ラッチ（１）の出力及びコントロール信号（Φ
ＴＲＳＴ）が印加されデータを出力するコントロール回
路（２）、（３）と、このコントロール回路（２）、（
３）の出力によって駆動されるＭＯＳトランジスタから
構成される出力バッファ（５）と、 アドレス変換信号（■）によってコン トロールプレチャージパルス（ＤＣＰＰ）を出力するプ
レチャージパルス発生部（１０）と、上記出力バッファ
（５）の出力 （ＤＯＵＴ）を受けるプレチャージ部（９）を含むＤＲ
ＡＭの出力バッファプレチャージ制御回路において、 上記プレチャージ部（９）へデータ信号 （ＤΦＰ）、（ＤＩＰ）を供給するように、データ信号
（ＤＢ）、（■）を受ける ＭＯＳトランジスタ（Ｍ７）、（Ｍ８）と、これに連結
されたラッチ（１１）、（１２）と、このラッチ信号と
上記プレチャージパルス発生部（１０）からのコントロ
ールプレ チャージパルス（ＤＣＰＰ）を入力とする個々のＮＡＮ
Ｄゲート（ＮＤ１）、（ＮＤ２）と、これに連結された
インバータ（１７）、（１８）と、から構成されるデー
タ変換信号発生部（２５）と、 上記データ変換信号発生部（２５）の各出 力が印加されるＭＯＳトランジスタ （Ｍ５）、（Ｍ６）のゲートを含むプレ チャージ部（９）とを連結構成したことを特徴とするメ
モリ素子の出力バッファプレ チャージ制御回路。
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