JPS58108091A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS58108091A JPS58108091A JP56206538A JP20653881A JPS58108091A JP S58108091 A JPS58108091 A JP S58108091A JP 56206538 A JP56206538 A JP 56206538A JP 20653881 A JP20653881 A JP 20653881A JP S58108091 A JPS58108091 A JP S58108091A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- buffer
- data latch
- period
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリに関する。
半導体メモリにおいてはチップ非選択時（スタンバイ時
）に消費電力を小さく出来る回路形式が広く採用されて
いる。しかしながらチップＡ択時（動作時）においてメ
モリデータが出力されて以後においてもスタンバイ時の
消費電流よりも大きい電源電流が流れる。これは回路上
にレンオ型の回路部によるＤＣＣ光流存在するためであ
、る。また同期型メモリにひいては、非Ａ択時は内部ダ
イナミック回路の充覗期間（プリチャージ時間）にあた
り適当な時間が必要である。
）に消費電力を小さく出来る回路形式が広く採用されて
いる。しかしながらチップＡ択時（動作時）においてメ
モリデータが出力されて以後においてもスタンバイ時の
消費電流よりも大きい電源電流が流れる。これは回路上
にレンオ型の回路部によるＤＣＣ光流存在するためであ
、る。また同期型メモリにひいては、非Ａ択時は内部ダ
イナミック回路の充覗期間（プリチャージ時間）にあた
り適当な時間が必要である。
本発明の目的は選択時における消費電流の低減及びプリ
チャージ期間を短縮せしめうるメモリ回路方式を提供す
るものである。
チャージ期間を短縮せしめうるメモリ回路方式を提供す
るものである。
第１図に従来の回路方式における′１を原電・亜の波形
の一例を示す。外部からのチップイネーブル信号ＣＥが
高（ルベルにおいてはスタンバイ電流のみが流れている
期間ａであり、信号ＣＥが低＋Ｌ）レベルになり出力（
ＯＵＴＰＵＴ）が確立され、大きな電源電流Ｉｃｅが流
れるまでの内部回路動作期間がｂ期間である。これから
°σＴがＨレベル（ＣなるまでのＣ期間、及びＣＥがＨ
レベルになりプリチャージ期間ｄが続く。
の一例を示す。外部からのチップイネーブル信号ＣＥが
高（ルベルにおいてはスタンバイ電流のみが流れている
期間ａであり、信号ＣＥが低＋Ｌ）レベルになり出力（
ＯＵＴＰＵＴ）が確立され、大きな電源電流Ｉｃｅが流
れるまでの内部回路動作期間がｂ期間である。これから
°σＴがＨレベル（ＣなるまでのＣ期間、及びＣＥがＨ
レベルになりプリチャージ期間ｄが続く。
本発明は前記Ｃ期間を回路的にはぶくことにより消費電
流をおさえ、プリチャージ時間の短縮をはかろうとする
ものである。
流をおさえ、プリチャージ時間の短縮をはかろうとする
ものである。
第２図に本発明を用いたプロ“ツク図を示す。チップイ
ネーブル信号σ１より内部タイミング信号発生回路１０
より、アドレスバッファー１１、Ｘ。
ネーブル信号σ１より内部タイミング信号発生回路１０
より、アドレスバッファー１１、Ｘ。
Ｙデコーダ１２．１３を動作させ、メモリセルマトリク
ス１４のセルを選択し、Ｙセレクター１５ｔＡしてセン
スアンプ１６にてデータ信号を増幅し、データラッチ回
路１７にデータを取り込み、出力パッファ−１８を通し
て出力すると同時にデータラッチを行なりたことを検出
回路１９にて検出し、タイミング信号発生回路１０の出
力を出力バッファー１８へのコントロールｍ号を除いて
、スタンバイモードと同様にし、プリチャージを行なう
。チップイネーブル信号σ１が高レベルになった時に出
力バッファー１８の出力を高インピーダンスにするだけ
にした回路方式である。
ス１４のセルを選択し、Ｙセレクター１５ｔＡしてセン
スアンプ１６にてデータ信号を増幅し、データラッチ回
路１７にデータを取り込み、出力パッファ−１８を通し
て出力すると同時にデータラッチを行なりたことを検出
回路１９にて検出し、タイミング信号発生回路１０の出
力を出力バッファー１８へのコントロールｍ号を除いて
、スタンバイモードと同様にし、プリチャージを行なう
。チップイネーブル信号σ１が高レベルになった時に出
力バッファー１８の出力を高インピーダンスにするだけ
にした回路方式である。
第３図に本発明によるメモリ回路の電源電流Ｉｃｅを示
す。σ１がＨレベルのスタンバイｇ間ａ 、ＣＥ！がＬ
レベルになりデータ出力（ＯＵＴＰＵＴ）が確立される
までの５Ｍ間、出力と同時にプリチャージ状態にはいっ
た期間ｄ％ＣＥがＨレベルになるまでの内部的にはスタ
ンバイ状態になったＣ期間、ＣＢがＨレベルになり出力
がＨインピーダンスになっ 期間ｅＫ仕分類れる。
す。σ１がＨレベルのスタンバイｇ間ａ 、ＣＥ！がＬ
レベルになりデータ出力（ＯＵＴＰＵＴ）が確立される
までの５Ｍ間、出力と同時にプリチャージ状態にはいっ
た期間ｄ％ＣＥがＨレベルになるまでの内部的にはスタ
ンバイ状態になったＣ期間、ＣＢがＨレベルになり出力
がＨインピーダンスになっ 期間ｅＫ仕分類れる。
この図の様に第１図の従来の回路方式におけるＣ切間に
おいて、電ｇ１１流は小さくなり、かつプリチャージは
出力されると同時に開始され、プリチャージ期間は実質
的にデータ出力からで１゛がＨからＬレベルに変わる時
までの期間になり、ＣＥがＨレベルである期間が短縮で
きる。
おいて、電ｇ１１流は小さくなり、かつプリチャージは
出力されると同時に開始され、プリチャージ期間は実質
的にデータ出力からで１゛がＨからＬレベルに変わる時
までの期間になり、ＣＥがＨレベルである期間が短縮で
きる。
本発明は同期式メモリ回路に適用でき、マスクＲ，ＯＭ
、Ｒ，ＡＭ、 ＥＰＲＯＭに用いることが出来る。
、Ｒ，ＡＭ、 ＥＰＲＯＭに用いることが出来る。
第１図は従来の同期型半導体メモリデバイスのσ■倍信
号０ＵＴＰＵＴ出力波形及び電源電流Ｉｃｅの波形を示
す図、第２図は本発明回路のブロック図の一例を示す。 第３図は第２図の回路方式を用いた半導体メモリデバイ
スのＣ，Ｅ信号、０ＵＴＰＵＴ出力波形及び電源電流Ｉ
ｃｅの波形を示す図である。 ｌＯ・・・・・・タイミング信号発生回路、１１・−・
・・・アドレスバッファ、１２・・・・・・Ｘ７’コー
ダ、１３・・・・・・Ｙデコーダ。 第１ 閉 第２図
号０ＵＴＰＵＴ出力波形及び電源電流Ｉｃｅの波形を示
す図、第２図は本発明回路のブロック図の一例を示す。 第３図は第２図の回路方式を用いた半導体メモリデバイ
スのＣ，Ｅ信号、０ＵＴＰＵＴ出力波形及び電源電流Ｉ
ｃｅの波形を示す図である。 ｌＯ・・・・・・タイミング信号発生回路、１１・−・
・・・アドレスバッファ、１２・・・・・・Ｘ７’コー
ダ、１３・・・・・・Ｙデコーダ。 第１ 閉 第２図
Claims (1)
- 外部コーントロール信号によりアクティブモード及びス
タンバイモードを有するメモリ回路形式において、前記
コントロール信号によりアクティブモードになり、アド
レス信号をラッチして出力バッファ部のデータラッチ回
路にデータがう、ツチされるとアドレスバッファから出
カッ（ソファ部直前までの内部回路をスタツフ（イモー
ドにすることを特徴としたメモリの回路方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206538A JPS58108091A (ja) | 1981-12-21 | 1981-12-21 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56206538A JPS58108091A (ja) | 1981-12-21 | 1981-12-21 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58108091A true JPS58108091A (ja) | 1983-06-28 |
| JPS6227473B2 JPS6227473B2 (ja) | 1987-06-15 |
Family
ID=16525022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56206538A Granted JPS58108091A (ja) | 1981-12-21 | 1981-12-21 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58108091A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045997A (ja) * | 1983-08-24 | 1985-03-12 | Hitachi Ltd | 半導体装置 |
| JPS6129487A (ja) * | 1984-07-20 | 1986-02-10 | Seiko Epson Corp | 半導体記憶装置 |
| EP0304591A2 (de) * | 1987-08-18 | 1989-03-01 | Siemens Aktiengesellschaft | Halbleiterspeicher mit einer Signalwechsel-Erkennungsschaltung |
| FR2648610A1 (fr) * | 1989-06-15 | 1990-12-21 | Samsung Electronics Co Ltd | Circuit de precharge du tampon de sortie pour une memoire dram |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54152931A (en) * | 1978-05-24 | 1979-12-01 | Hitachi Ltd | Semiconductor memory device |
-
1981
- 1981-12-21 JP JP56206538A patent/JPS58108091A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54152931A (en) * | 1978-05-24 | 1979-12-01 | Hitachi Ltd | Semiconductor memory device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045997A (ja) * | 1983-08-24 | 1985-03-12 | Hitachi Ltd | 半導体装置 |
| JPS6129487A (ja) * | 1984-07-20 | 1986-02-10 | Seiko Epson Corp | 半導体記憶装置 |
| EP0304591A2 (de) * | 1987-08-18 | 1989-03-01 | Siemens Aktiengesellschaft | Halbleiterspeicher mit einer Signalwechsel-Erkennungsschaltung |
| FR2648610A1 (fr) * | 1989-06-15 | 1990-12-21 | Samsung Electronics Co Ltd | Circuit de precharge du tampon de sortie pour une memoire dram |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6227473B2 (ja) | 1987-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59178685A (ja) | 半導体記憶回路 | |
| JPH0330185A (ja) | メモリ素子の出力バッファのプレチャージ制御回路 | |
| US6483579B2 (en) | Clock synchronization semiconductor memory device | |
| US4843596A (en) | Semiconductor memory device with address transition detection and timing control | |
| US6320818B1 (en) | Semiconductor storage device, and method for generating timing of signal for activating internal circuit thereof | |
| JPS6061985A (ja) | 半導体記憶装置 | |
| JPH09171686A (ja) | 出力制御回路を備えたｄｒａｍ | |
| JPS58108091A (ja) | メモリ回路 | |
| US6198680B1 (en) | Circuit for resetting a pair of data buses of a semiconductor memory device | |
| KR20000008774A (ko) | 동기식 디램의 자동 프리차지 장치 | |
| JPH0541085A (ja) | センスアンプ回路 | |
| JPH04265598A (ja) | 半導体メモリ装置 | |
| JPH08329676A (ja) | ブースト回路 | |
| KR960038975A (ko) | 확장 데이타 출력모드를 가진 반도체 메모리장치 | |
| JPS6030039B2 (ja) | 半導体ダイナミツクメモリ装置 | |
| JPS54150045A (en) | Memory circuit | |
| JPH05166397A (ja) | 半導体メモリ装置 | |
| KR100234386B1 (ko) | 반도체 메모리 장치의 내부 전압 변환기 제어회로 | |
| JPH1064269A (ja) | メモリ装置用ライトリカバリ保障回路及び動作信号制御方法 | |
| JP2567839B2 (ja) | 半導体記憶装置 | |
| US5787456A (en) | Semiconductor memory device which can perform a high speed operation | |
| JPS61162893A (ja) | Ｍｏｓ型メモリ装置 | |
| JPS57123596A (en) | Semiconductor storage circuit device | |
| JPH0581859A (ja) | 半導体集積回路装置 | |
| JPS60182594A (ja) | ランダムアクセスメモリ |