FR2648610A1 - Circuit de precharge du tampon de sortie pour une memoire dram - Google Patents

Circuit de precharge du tampon de sortie pour une memoire dram Download PDF

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Abstract

Ce circuit, qui comporte une bascule bistable 1, des circuits de commande 2, 3, un tampon de sortie 5 et une section 10 de production d'impulsions de précharge, ainsi qu'une section de précharge 9, comporte une section 15 de production de signaux de transition de données comprenant des transistors MOS M7, M8, des bascules bistables 11, 12 raccordées au transistor MOS, des inverseurs et des portes NON-ET ND1, ND2 servant à recevoir des impulsions de précharge de commande, et la section de précharge 9 est constituée de transistors MOS M5, M6, dont les grilles reçoivent les signaux de sortie de ladite section 15. Application notamment à des dispositifs de mémoire DRAM à semi-conducteurs perfectionnés.

Description

La présente invention concerne un circuit de com-
mande pour un tampon servant à délivrer les données à par-
tir d'un dispositif de mémoire, en particulier un circuit de commande de précharge d'un tampon de sortie, destiné à être utilisé pour la détection d'une transition d'adresse,
dans laquelle le noeud de sortie est transféré à un ni-
veau souhaité avant que les données valables soient déli-
vrées, grâce au fait que, lorsqu'une donnée non valable est
préchargée, le trajet de précharge est subdivisé conformé-
ment au fait que la donnée non valable est "0" ou "1", et
si la donnée de sortie est "1", le noeud de sortie est dé-
chargé, tandis que si la donnée de sortie est "0", le noeud
de sortie est chargé.
Un dispositif de mémoire à semiconducteurs
écrit des données provenant de l'extérieur dans des cel-
lules internes de memoire et, si cela est nécessaire, réa-
lise une lecture pour sortir les données mémorisées à par-
tir des cellules de mémoire interne, un certain nombre de pas intérieurs devant être exécutés pour la mise en oeuvre
de telles lectures et écritures.
La procédure servant à délivrer des données in-
clut une pluralité d'étapes, à savoir envoi d'un signal d'adresse de colonne--> transfert d'entrée/sortie (I/O)-->
ligne d'entrée/sortie--> ligne d'envoi d'un signal de vali-
dation de données--> bus de transmission de données--> sor-
tie des données. C'est-à-dire que si un signal d'adresse de colonne est délivré, alors une impulsion de commande de
transfert permettant de sélectionner une borne d'en-
trée/sortie I/O, est émise, puis une ligne d'entrée/sortie est sélectionnée. Ensuite, lors des étapes associées à la ligne d'entrée/sortie et à la ligne d'envoi d'un signal de validation de données, une seconde détection de données est exécutée de manière à augmenter la faible tension présente dans la ligne d'entrée/sortie à une tension superieure pour sélectionner un bus de transmission de données et délivrer
un signal de données.
Une conversion du signal de données est néces-
saire entre le bus de transmission de données et la sortie de données de sorte que le niveau du signal, qui était un niveau CMOS avant que la sortie du bus de transmission de
données soit passée à un niveau TTL à sa sortie. Par consé-
quent, on utilise un tampon de sortie pour décaler le ni-
veau du signal.
Il était classique d'utiliser un circuit tel que représenté sur les figures 1 et 2, annexées à la présente demande, pour décaler le niveau du tampon de sorte, mais la section de précharge 9 de la figure 1 est maintenue à
l'état branché ou débranché conjointement avec les transis-
tors MOS M1,M2, compte tenu de la fonction de l'impulsion de commande de décharge DCPP, ce qui provoque une perte de courant continu et rend impossible le maintien d'un niveau
de précharge dans un état d'impédance élevé.
Par ailleurs, dans le circuit de la figure 2, la dissipation du courant continu peut être empêchée à l'aide
d'une commande effectuée au moyen de l'impulsion de pré-
charge de commande DCPP, mais dans le cas o la donnée non valable possède un niveau égal à "1", on ne peut pas éviter la dissipation du courant continu, et il est nécessaire
d'utiliser un transistor MOS de grande taille dans la sec-
tion de précharge 9.
La présente invention a pour objet d'éliminer les
inconvénients décrits précédemment de la technique clas-
sique. C'est pourquoi un but de la présente invention
est de fournir un circuit de commande de précharge du tam-
pon de sortie, dans lequel le bruit apparaissant sur le côté sortie de la section de précharge peut être supprimé, et la vitesse de traitement des données peut être améliorée dans un circuit commandé par la détection de la transition d ' adresse Un autre but de la présente invention est de fournir un système de commande de précharge, dans lequel la
section de précharge peut être constituée par des transis-
tors NMOS, si on tient compte de la fiabilité du verrouil-
lage et autre sur le côté sortie.
Pour atteindre l'un des objectifs indiqués précé-
demment, les transistors MOS constituant la section de pré-
charge conforme à la présente invention sont commandés de la manière suivante: plusieurs des transistors MOS sont commandés en fonction de l'état ("1" ou "0") d'une donnée non valable; lors de l'envoi d'une donnée valable possédant le niveau haut H ("1"), la section de précharge est positionnée de manière à former un trajet de charge de
sorte que le niveau global est accru et qu'un signal à ni-
veau TTL est délivré à grande vitesse; et lors de l'envoi
d'une donnée valable de niveau L ("0"), la section de pré-
charge est positionnée de manière à former un trajet de dé-
charge de manière à abaisser le niveau d'ensemble et à ob-
tenir la délivrance d'un niveau TTL à grande vitesse.
Pour atteindre les objectifs indiqués précédem-
ment, le circuit servant à réaliser la précharge en fonc-
tion de l'état de la donnée non valable présente sur le côté sortie en vue de décaler un niveau CMOS pour l'amener à un niveau TTL est caractérisé en ce que le côté sortie du tampon de sortie est chargé et déchargé en fonction de la donnée non valable délivrée par une section de production des signaux de données et que le niveau du côté sortie est commandé de manière à diminuer ou augmenter par avance avant que la donnée valable envoyée ensuite soit délivrée
sur le côté sortie du tampon de sortie.
D'autres caractéristiques et avantages de la pré-
sente invention ressortiront de la description donnée ci-
après prise en référence aux dessins annexés, sur lesquels: - la figure 1, dont il a déjà été fait mention, représente un circuit classique de commande de précharge pour un tampon de sortie, destiné à être utilisé dans un dispositif de mémoire (mémoire DRAM 4M); - la figure 2, dont il a déjà été fait mention,
représente un autre circuit classique de commande de pré-
charge d'un tampon de sortie; - la figure 3 représente le circuit de commande de précharge du tampon de sortie, conforme à la présente invention; et
- les Fig. 4A a 4B représentent des chronoqraxmes illus-
trant les opérations de précharge du tampon de sortie
conforme à la présente invention.
La figure 1 représente un circuit classique de commande de précharge d'un tampon de sortie, destiné à être
utilisé dans un dispositif de mémoire classique.
Sur ce dessin, le tampon de sortie 5 comprend: une bascule bistable 1 servant à recevoir des signaux de
données DE,B d'un bus de transmission de données; des cir-
cuits de commande 2,3 servant à traiter les données au moyen de signaux de commande OTRST et de signaux d'état de
la bascule bistable 1; et des transistors MOS Mll,M12 ser-
vant à délivrer les signaux des circuits de commande 2,3.
Sur le côté arrière du tampon de sortie 5, il est prévu une section de précharge 9 qui est constituée de
transistors MOS M1,M2. Une section 10 de production d'im-
pulsions de précharge de commande est constituée par une section 6 de production d'impulsions de commande servant à produire des impulsions de commande après la réception des signaux de transition d'adresses ATS; et une section 7 de production d'impulsions servant à produire des impulsions
de précharge de commande DCPP après la réception des si-
gnaux de la section 6 de production d'impulsions de commande. Un tel circuit est destiné à être utilisé dans un dispositif de mémoire d'une mémoire DRAM de 1M à 4M, et dans ce circuit, si une impulsion de commande trois-étals
OTRST est produite par la section 6 de production d'impul-
sions de commande en réponse au signal de transition d'adresse ATS pendant une transition d'adresse, la section
7 de production d'impulsions produit une impulsion de pré-
charge de commande DCPP de 4-5 ns lors de la réception du
bord retombant de l'impulsion de commande OTRST.
Après la production de l'impulsion de précharge de commande DCPP, cette impulsion est envoyée aux grilles des transistors MOS M1,M2 de la section de précharge 9,
avec un niveau L, de la manière décrite ci-après.
Lors de l'envoi du signal de niveau L aux grilles
des transistors MOS Ml,M2 après la production d'une impul-
sion de commande trois-états OTRST, les grilles sont main-
tenues à l'état débranché et par conséquent le signal de
sortie DOUTpasse a un état d'impédance élevé.
Ensuite, si une impulsion de précharge de com-
mande DCPP possédant un niveau haut est envoyée aux grilles des transistors MOS M1,M2 pendant le cycle suivant, les transistors MOS M1 et M2 sont placés à l'état conducteur, de sorte que le niveau de données non valables du signal de sortie DOUT est décalé à un niveau intermédiaire, ce aui
améliore la vitesse et réduit le bruit de la valeur maxi-
male des courants ICC et ISS lors de l'opération suivante
de sortie des données valables.
Cependant, en dépit d'un tel avantage, le circuit classique décrit précédemment présente les inconvénients consistant en ce que, dans le cas o une donnée non valable est "1", le transistor MOS M2 est placé à l'état conducteur
conjointement avec le transistor MOS Ml et que, si une don-
née non valable est "0", le transistor MOS M1 est placé à l'état conducteur conjointement avec le transistor MOS M2, ce qui a pour effet qu'un trajet de dissipation de courant continu est formé, ce qui conduit à une difficulté pour le
maintien du niveau de précharge à une impédance élevée.
La figure 2 représente un autre circuit classique
de commande de précharge du tampon de sortie, qui est uti-
lisé dans un dispositif de mémoire comme par exemple une
mémoire EEPROM.
Dans ce circuit, le tampon de sortie 5 et la sec-
tion 10 de production d'impulsions de précharges de com-
mande possèdent les mêmes constitutions que celle représen-
tée sur la figure 1. Cependant, la section de précharge 9, qui est raccordée au côté sortie DOUT du tampon de sortie 5
comprend un transistor MOS M4 possédant une grille raccor-
dée au côté sortie DOUT mentionné précédemment, et un tran-
sistor MOS M3 raccordé entre le côté sortie DOUT et le
transistor MOS M4, tandis que le transistor MOS M3 est com-
mandé par l'impulsion de précharge de commande DCPP.
Ce circuit présente l'avantage consistant en ce que le courant ISS produit par l'impulsion de commande de précharge DCPP apparaissant à l'instant de la commande de transfert peut être réduit, mais présente l'inconvénient consistant en ce qu'on ne peut pas obtenir un accroissement de la vitesse et une réduction du courant maximum ISS et qu'il est également nécessaire d'utiliser un transistor MOS
de grandes dimensions.
La présente invention a pour objet d'éliminer les
inconvénients que l'on rencontre dans les circuits des fi-
gures 1 et 2, tels que décrits précédemment.
La figure 3 représente une forme de réalisation
du circuit conforme à la présente invention.
Le circuit conforme à la présente invention com-
prend un circuit de précharge du tampon de sortie pour des cellules DRAM incluant une bascule bistable 1 à laquelle un signal de donnée (DB),(DB) est envoyé à partir d'un bus de
transmission de données; des circuits de commande 2,3 ser-
vant à délivrer des données "1" ou "0" après la réception du signal de sortie de ladite bascule bistable 1 et d'un signal de commande OTRST; un tampon de sortie 5 constitué par des transistors MOS Mll,M12 et commandé au moyen des signaux de sortie desdits circuits de commande 2,3; une
section 10 de production d'impulsions de précharge, qui in-
clut une section 6 de production d'impulsions de commande, qui sert à délivrer des impulsions de précharge de commande à trois-états OTRST en réponse aux signaux de transition d'adresses ATS;' et un circuit 7 de production d'impulsions, servant à délivrer des impulsions de précharge de commande;
et une section de précharge 9 servant à recevoir des si-
gnaux de sortie DOUT dudit tampon de sortie 5; et est ca-
ractérisé en ce qu'il comporte en outre une section 15 de production de signaux de transition de données servant à délivrer des signaux de données DOP,D1P à ladite section de précharge 9 et constituée par des transistors MOS M7,M8
servant à envoyer des signaux de données DB,-B; des bas-
cules bistables 11,12 servant à verrouiller la sortie des-
dits transistors MOS M7,M8; et des inverseurs I7,I8 et des
portes NON-ET ND1,ND2 servant à combiner selon la combinai-
son ET le signal d'état desdites bascules bistables 11,12
et ladite impulsion de précharge de commande DCPP en prove-
nance de ladite section 10 de production d'impulsions de précharge; et
que ledit circuit de précharge du tampon de sor-
tie comporte en outre une section de précharge 9 constituée par des transistors MOS M5,M6, qui sont raccordés au côté sortie DOUT dudit tampon de sortie 5, ladite section de précharge 9 étant raccordée au côté arrière dudit tampon de sortie. Dans l'agencement décrit précédemment, le signal de donnée envoyé aux bus DB,DB de transmission de données est une donnée transmise par l'intermédiaire du dispositif d'entrée/sortie raccordé au côté sortie DOUT, tandis aue
le signal à trois-états OTRST est validé après avoir été re-
tardé au niveau du bord aescendant d'un signal de validation d'adresse de colonne CAS et a pour rôle de déterminer si la
donnée doit être délivrée au noeud de sortie.
Comme cela est représenté sur la.figure 4A, l'im-
pulsion de précharge, de commande DCPP ramène à zéro le si-
gnal de commande OTRST au moyen du bord retombant du signal de transition d'adresse IM et, pendant le bord descendant, une impulsion possédant une durée automatique AUTO est pro- duite. Une impulsion ODOP de charge de ligne de bus de transmission dedonnées DE a pour rôle de précharger les noeuds de la ligne formant de bus de transmission de données et de la ligne DO d'envoi du signal de validation de données pendant l'intervalle de temps pendant lequel le signal de transition d'adresse ATS possède un niveau L. Tout d'abord, on va décrire de manière globale la commande du circuit conforme à la présente invention. Dans
le cas o une donnée "0" est chargée dans le bus de trans-
mission de données DB du tampon de sortie 5 et o une don-
née "1" est chargée dans le bus DB de transmission de don-
nées, le signal de sortie de la porte NON-ET N01 devient
"1" après avoir traversé la bascule bistable 1, et le si-
gnal de sortie de la porte NON-OU N02 devient "0".
Alors, les impulsions de sortie des portes NON-OU N01,N02 et le signal de commande OTRST sont comparés entre eux et par conséquent un signal de niveau H est envoyé aux
circuits de commande 2,3.
Si le circuit de commande 2, qui contient une
donnée "1" est activé, alors un signal de niveau H est en-
voyé à la grille du transistor MOS Mll de manière que le signal de sortie DOUT passe à l'état du niveau "1" (état de
niveau H), tandis que, si le circuit de commande 3 conte-
nant une donnée "0" est activé, alors un signal de niveau H place à l'état conducteur le transistor MOS M12 de manière que le signal de sortie DOUT passe à un état de niveau H. Par conséquent, lorsqu'un niveau CMOS est décalé à un niveau TTL, si le signal de sortie conserve le niveau H, la section de précharge 9 place à l'état conducteur le transistor MOS M5 par avance de manière que l'alimentation en énergie Vcc soit délivrée et de manière à obtenir une
impédance élevée augmentant le niveau alors que, si le si-
gnal de sortie DOUT est maintenu à un niveau L, la section de précharge 9 place à l'état conducteur le transistor MOS
M6 par avance de manière à maintenir un niveau L..
Dans ces conditions, on utilise le signal de sor-
tie de la section 15 de production de signaux de transition de données pour provoquer par avance une variation de
l'impédance de la section de précharge 9.
On va maintenant décrire le fonctionnement du circuit de la présente invention dans le cas d'une donnée
non valable présentant l'état "1", en se référant à la fi-
gure 4A.
Si un signal de validation d'adresse de colonne :S, qui est un cycle machine mécanique, est produit, alors un signal à niveau L est détecté et un signal d'adresse de
colonne Ai est produit.
Une donnée non valable de niveau H est chargée au niveau de l'adresse de colonne Ai pendant l'intervalle de temps pour l'adresse CAi, tandis qu'une donnée valable de niveau L est chargée pendant le même intervalle de temps
pour l'adresse CAj.
Alors, si un signal de transition d'adresse ATS est envoyé par la section 10 de production d'impulsions de précharge, alors un signal de commande trois-états OTRST est délivré par la section 6 de production de l'impulsion de commande. Le signal de transition d'adresse ATS est
formé par le signal d'adresse de colonne Ai et par un si-
gnal OYE de validation de commande de transfert d'en-
trée/sortie et est répété avec une certaine durée d'impul-
sions automatique AUTO.
Le signal de commande trois-états OTRST est en-
voyé au circuit de commande 2,3 du tampon de sortie 5 pour
sélectionner les signaux délivrés par les circuits de com-
mande 2,3. En outre, le signal de commande trois-états OTRST est envoyé à la section 7 de production d'impulsions
de manière à produire une impulsion de précharge de com-
mande du côté sortie sur le côté sortie DOUT du tampon de sortie 5.
De même, dans ces conditions, une impulsion pos-
sédant une certaine durée d'impulsion AUTO est délivrée par la section 7 de production d'impulsions. La'durée de cette impulsion est d'une nature telle que le côté sortie DOUT
peut être maintenu à une impédance suffisamment élevée pen-
dant la période de précharge, et la ligne formant bus de transmission de données assume la fonction consistant à précharger la ligne DO d'envoi du signal de validation de données et le bus DB de transmission de données pendant
l'intervalle de temps pendant lequel le signal de transmis-
sion d'adresses ATS est maintenu au niveau bas. L'impulsion
de précharge de commande DCPP est introduite dans la sec-
tion 15 de production du signal de transition de données de sorte que la délivrance des signaux de données DlP,DO? doiz
être déterminée.
La section 15 de production du signal de transi-
tion de données fonctionne de telle sorte que, lors de
l'envoi du signal de commande trois-états OTRST, les don-
nées présentes dans les bus DB,D-B de transmission de don-
nées doivent être envoyées par l'intermédiaire des transis-
tors MOS M7,M8 et les données D1P,DOP doivent être déli-
vrées par l'intermédiaire des bascules bistables 11,12, sur la base de la fonction du circuit ET constitué par les
portes NON-ET ND1,ND2 et par les inverseurs I7,I8.
Ainsi, comme cela est représenté dans les chrono-
grammes mentionnés précédemment, le signal de commande trois-états OTRST est envoyé aux bascules bistables 11,12 pendant l'intervalle de temps, pendant lequel une donnée non valable est envoyée au côté sortie DOUT du tampon de sortie 5 à un niveau H.
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Lorsque l'impulsion de précharge de commande DCPP
est validée, les données DOP,D1P sont produites conformé-
ment à l'état de la donnée non valable, qui est envoyée par
l'intermédiaire des bus DB,D5 de transmission de données.
5.Si la donnée non valable est "1", la donnée DlP possède un niveau H et la donnée DOP possède un niveau L, tandis que si la donnée non valable est "0", la donnée DOP produit un signal de niveau H, afin que la donnée soit envoyée aux
grilles des transistors MOS M1,M2 de la section de pré-
charge 9.
Par ailleurs, les signaux de données, qui sont
envoyés par l'intermédiaire des bus d'e transmission de don-
nées DB,DB sont envoyés par l'intermédiaire de la bascule bistable 1 constituée par les portes NON-OU N01,N02 et par les inverseurs 11,I2, aux circuits de commande 2,3, tandis
que, dans les circuits de commande 2,3, les signaux de com-
mande trois-états OTRST sont envoyés aux grilles des tran-
sistors MOS Mll,M12.
Il en résulte que, si la donnée non valable est "1", le signal de données D1P possède un niveau H amenan a l'état conducteur le transistor MOS M6 de la section de
précharge 9, et par conséquent l'énergie du signal de sor-
tie DOUT est évacuée de manière à traverser le transistor
MOS M6, ce qui réduit l'impédance.
D'autre part, si la donnée variable est "0", le signal de donnée DOP possède un niveau H, qui place à l'état conducteur le transistor MOS M6. Par conséquent, l'énergie Vcc est appliquée au côté sortie DOUT de manière à le charger afin de maintenir une impédance élevée et par
conséquent, lorsqu'une donnée valable est délivrée, l'impé-
dance côté sortie est réglée par avance de manière à ne pas
être modifiée par la donnée non valable, ce qui réduit for-
tement le bruit et accroît la vitesse également à un degré élevé. Lorsque l'on considère le côté sortie DOUT sur la figure 4A, si la donnée non valable est à un niveau H, un signal de sortie constitué par une combinaison du signal de
commande OTRST et du signal d'état du bus DB de transmis-
sion de données est produite et si la donnée non valable est "1", le transistor MOS M6 est placé à l'état conduc- teur, ce qui réduit le niveau principalement conjointement avec le signal de données D1P, tandis que le niveau, qui a été réduit en second lieu au moyen du signal de commande trois-états OTRST est maintenu, ce qui réduit le niveau
d'ensemble préchargé.
Par conséquent, la donnée valable envoyée au seg-
ment d'adresse suivant CAj est chargé au niveau réduit, ce
qui réduit le bruit et accroît la vitesse.
On va donner ci-après une description du niveau
du signal de sortie DOUT dans le cas o la donnée non va-
lable possède le niveau L comme représenté sur la figure 4B. Dans ce cas, comme dans le cas de la figure 4A, une donnée non valable "0" est chargée dans le segment de l'adresse CAi de l'adresse de colonne Ai, tandis qu'une donnée valable "1" est chargée dans le segment d'adresse CAj. Par conséquent, le côfé sortie DOUT délivre un signal de sortie constitué par une combinaison du signal de commande trois-états OTRST et d'un signal d'état du bus de transmission de données (DB), la donnée non valable étant au niveau L, et le transistor MOS M5 est placé à l'état
conducteur pour l'état "0" de la donnée non valable, de ma-
nière à accroître le niveau principalement conjointemenz
avec le signal de donnée DOP et accroître le niveau en se-
cond lieu au moyen du signal de commande trois-états OTRST.
Par conséquent, la donnée valable chargée dans le segment suivant de l'adresse CAj est chargée au niveau élevé, ce
qui réduit le bruit et accroît la vitesse.
Comme cela a été décrit précédemment, conforme-
ment à la présente invention, le côté sortie est chargé ou déchargé en fonction du fait que l'état de la donnée non valable est "1" ou "0", le résultat étant que le bruit peut être réduit pendant la transition du niveau CMOS au niveau TTL de manière à accroître la marge du niveau, qu'une don- née valable est envoyée à l'état chargé ou déchargé par
avance de manière à accroître la vitesse de traitement. -
En particulier, la section de précharge conforme à l'invention utilise des transistors MOS à canal n, avec pour résultat qu'une fiabilité peut être garantie pendant
les opérations comme par exemple le verrouillage et ana-
logue, ce qui permet d'utiliser des transistors MOS de
faible capacité dans le tampon de sortie.

Claims (1)

  1. REVENDICATION
    Circuit de précharge de tampon de sortie pour des cellules de mémoire DRAM, du type comportant:
    une bascule bistable (1); des circuits de com-
    mande (2,3) servant à délivrer des données après la récep- tion du signal de sortie de ladite bascule bistable (1) et d'un signal de commande (OTRST);
    un tampon de sortie (5) constitué par un transis-
    tor MOS et commandé au moyen des signaux de sortie desdits circuits de commande (2,3); une section (10) de production
    d'impulsions de précharge, servant à délivrer des impul-
    sions de précharge de commande (DCPP) en réponse à des si-
    gnaux de transition d'adresses Agi; et une section de pré-
    charge (9) servant à recevoir les signaux de sortie (DOUT) dudit tampon de sortie (5); caractérisé en ce que ledit circuit de prâcharge du tampon de sortie comporte en outre une section (15) de production de signaux de transition de données, constitué par: des transistors MOS (M7,M8) servant à recevoir
    des signaux de commande et à délivrer des signaux de don-
    nées (DB,DB) de manière à provoquer l'envoi de signaux de données (DOP, D1P) à ladite section de précharge (9); des bascules bistables (11,12) raccordées auxdits transistors MOS (M7,MB); et des inverseurs (I7,I8) et des portes NON-ET (ND1,ND2) servant à recevoir des impulsions de précharge de commande (DCPP) en provenance de ladite section (10) de
    production d'impulsions de précharge, lesdites portes NON-
    ET étant raccordées auxdits inverseurs; et que ledit circuit de précharge du tampon de sortie comporte en outre: une section de précharge (9) constituée par des
    transistors MOS (M5,M6), dont les grilles reçoivent les si-
    gnaux de sortie de ladite section (15) de production de si-
    gnaux de transition de données.
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