FR2634299A1 - Circuit de reconnaissance de codes sequentiels programmables - Google Patents
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Abstract
Circuit de reconnaissance de codes séquentiels programmables comportant un circuit de reconnaissance de codes individuels 10 pour reconnaître chaque code d'entrée, et un circuit de reconnaissance de séquences 20 pour reconnaître la séquence donnée pour des codes individuels obtenus par une combinaison de signaux d'entrée (IP1-IPn), si bien qu'il est possible de sélectionner un mode spécifique au moyen de la combinaison d'entrées introduite séquentiellement.
Description
-1- La présente invention se rapporte à un circuit de reconnaissance de
codes séquentiels programmables pour sélectionner un mode de fonctionnement spécifique d'une puce, y compris un mode test dans un dispositif à semiconducteur présentant une pluralité de modes de fonctionnement. Comme les mémoires à semiconducteur tendent peu à peu vers une intégration et une fiabilité élevées, les puces à semiconducteur contiennent maintenant des circuits destinés à mesurer les diverses propriétés électriques de la puce, ou divers modes test, y compris un mode de lecture/écriture normal. Un tel circuit de mode spécial est formé de manière à ne pas fonctionner dans le mode lecture/écriture normal, si bien que l'intérieur de la puce n'est pas affecté. Habituellement, le circuit de mode spécial sert de tampon pour relier un signal à l'intérieur de la puce à une tension dépassant une tension appliquée de l'extérieur, ou bien il comprend un circuit de détection pour engendrer un signal pour actionner le circuit de mode spécial tout en faisant cesser le fonctionnement du circuit de mode lecture/écriture normal. Dans un dispositif à semiconducteur conventionnel ayant un mode test pour évaluer les propriétés de la puce et d'autres modes spéciaux en plus.du mode lecture/ écriture normal, la sélection de mode se fait à l'aide d'un plot spécialement préparé ou en ajoutant un circuit de détection de'
tension élevée à un plot d'adresse/commande.
Un tel plot spécialement préparé est rajouté à celui qui est utilisé pour le mode de lecture/écriture normal et est alimenté par une source d'énergie pour sélectionner le mode spécial. En outre, lors de l'utilisation du circuit de détection de tension élevée, la tension élevée (12-14V) est appliquée au plot d'adresse/commande relié au circuit de détection de tension élevée, qui procède alors à
la sélection du mode spécial.
Le problème associé à l'emploi du plot spécialement préparé est dû au fait que chaque mode spécial nécessite un plot séparé, ce qui a pour effet d'accroltre la taille de la puce et, lors de l'assemblage, les plots spécialement préparés ne sont souvent pas soudés, si bien que le test n'est pas subi avec succès ou que le -2- nombre de connexions de sortie en est accru. De plus, la méthode faisant appel au circuit de détection de tension élevée crée des
problèmes car elle nécessite une source de tension élevée séparée.
La présente invention a donc pour objet de proposer un circuit de reconnaissance de codes séquentiels programmables qui reconnaît séquentiellement des codes d'entrée individuels pour sélectionner un mode unique correspondant à un code spécial afin de permettre les essais après assemblage ou la sélection d'un mode de fonctionnement
souhaité sans faire appel à une source de tension élevée.
La présente invention a encore pour objet de proposer un circuit de reconnaissance de codes séquentiels programmables pouvant présenter un code séquentiel d'entrée différent pour chaque puce
individuelle en permettant la programmation du code individuel.
Conformément à la présente invention, il est prévu pour un dispositif à semiconducteur ayant une pluralité de modes de fonctionnement un circuit de reconnaissance de codes séquentiels programmables comprenant un circuit de reconnaissance de codes individuels pour reconnaître chaque code d'entrée obtenu par combinaison de signaux d'entrée, et un circuit de reconnaissance de séquences pour reconnaître la séquence donnée pour les codes individuels, si bien qu'un mode spécifique peut être sélectionné par
la combinaison d'entrées séquentiellement introduite.
Afin de faciliter la compréhension de l'invention et d'en illustrer la mise en oeuvre, il sera fait référence maintenant, à titre d'exemple, aux dessins annexés, dans lesquels: La figure 1 est schéma fonctionnel servant à illustrer la présente invention; La figure 2 est un mode de réalisation du circuit de reconnaissance de codes individuels selon la présente invention; La figure 3 est un mode de réalisation du circuit de reconnaissance de séquences selon la présente invention; La figure 4 illustre un mode préféré de réalisation de circuit de registre à décalage de la figure 3; et La figure 5 est un chronogramme servant à illustrer les diverses
opérations du circuit selon l'invention.
On se réfère maintenant à la figure 1, dans laquelle le circuit -3- de reconnaissance de codes séquentiels programmables comporte un circuit de reconnaissance de codes individuels 10 pour la reconnaissance de chaque code d'entrée et un circuit de reconnaissance de séquences 20 pour la reconnaissance de la séquence donnée pour des codes individuels obtenus par la combinaison de signaux d'entrée IP1-IPn. Le circuit de reconnaissance de codes individuels 10 décode par simple combinaison de circuits logiques les signaux d'entrée IP1-IPn et leurs signau, inversés (T1-PWn) qui sont fournis par l'intermédiaire d'un tampon d'entrée (non représenté) ou bien engendrés par une combinaison d'éléments programmables (non représentés), et fournit séquentiellement la sortie correspondant à chaque code individuel. Le circuit de reconnaissance de séquences 20 reçoit la sortie du circuit de reconnaissance de codes individuels 10 pour reconnaitre la séquence
donnée pour les codes individuels.
On se réfère maintenant à la figure 2 dans laquelle le circuit de reconnaissance de codes individuels 10 comporte une pluralité d'inverseurs (Il-In), une pluralité de portes NON-OU (NO1-NOm), et une pluralité de tampons (BUF1-BUFm) comportant chacun deux inverseurs reliés en série, chaque entrée des tampons étant reliée à chaque sortie des portes NON-OU (NO1-NOm). Le circuit de reconnaissance de codes individuels 10 est programmé de manière à fournir à sa sortie des signaux de reconnaissance de codes (Q1-Qm) d'état logique haut en reconnaissant les codes individuels obtenus par combinaison des signaux d'entrée (IP1- IPn). Le circuit de reconnaissance de codes individuels 10 combine les signaux d'entrée (IP1-IPn) qui sont introduits par l'intermédiaire d'un tampon d'entrée (non représenté) ou bien engendrés par une combinaison d'éléments programmables (non représentés), et produit séquentiellement les signaux de reconnaissance de codes (Q1, Q2,...Qm) selon l'état programmé. C'est-à-dire que, lorsque les signaux d'entrée (IP1-IPn) sont introduits séquentiellement, en fonction de l'état programmé, les signaux de reconnaissance de code (Q1-Qm) d'état logique haut sont produits séquentiellement par l'intermédiaire de portes NON-OU (NO1-NOm) et des tampons -4- (BUF1-BUFm). Le circuit de reconnaissance de codes individuels 10 peut être remplacé par un autre circuit logique en fonction de
l'état programmé.
On se réfère à la figure 3 dans laquelle un mode préféré de réalisation du circuit de reconnaissance de séquences 20 comporte une pluralité de registres à décalage (SR1-SRm) et une pluralité de circuits logiques de décodage (DL1 - DLm-1) reliés chacun entre les registres à décalage. Le nombre (m) de registres à décalage (SR1-SRm) est le même que celui des codes individuels qui est obtenu par la combinaison des signaux d'entrée (IP1-IPn) fournis à l'entrée du circuit de reconnaissance de codes individuels (10). Le premier registre à décalage (SR1) est précédé par un tampon d'entrée (IBUF) comportant deux inverseurs reliés en série, tandis que le "m"ième registre à décalage (SRm) est suivi d'un tampon de sortie (OBUF) constitué de la même manière que le tampon d'entrée (IBUF). La borne de sortie du tampon de sortie (OBUF) est relié à un circuit de
verrouillage (LC) comportant deux portes NON-OU.
Les registres à décalage (SR1-SRm) reçoivent soit une sortie du tampon d'entrée (IBUF) soit une sortie des circuits logiques de décodage précédents (DL1 -DLn-1) pour fournir à la sortie des données de décalage (SD1-SDm) en fonction du signal de verrouillage (LATCH) et des signaux d'horloge 0 et È. Les circuits logiques de décodage (DL1 - DLn-1) comportent chacun un inverseur de données de décalage (SDI) pour inverser la sortie de données de décalage du registre à décalage précédent, un inverseur de signaux de reconnaissance de codes (CRSI) pour inverser le signal de reconnaissance de codes (Q2-Qm) du circuit de reconnaissance de codes individuels 10, et une porte NON-OU (NORG) pour effectuer l'opération NON-OU sur la sortie de l'inverseur de signaux de reconnaissance de codes (CRSI). Le circuit de verrouillage (LC) comporte des portes NON-OU supérieure et Inférieure. Une borne d'entrée de la porte NON-OU supérieure est reliée à la borne de sortie du tampon de sortie (OBUF), tandis qu'une borne d'entrée de la porte NON-OU inférieure est reliée au signal de verrouillage inversé (LATCH). Les autres bornes d'entrée sont couplées -5-
transversalement à chaque borne de sortie des portes NON-OU.
Le circuit de reconnaissance de séquences 20 de la figure 3 fonctionne de la manière suivante. Les signaux de reconnaissance de codes (Q1-Qm) d'état logique haut délivrés séquentiellement en sortie à partir du circuit de reconnaissance de codes individuels 10 - sont délivrés à l'entrée du tampon d'entrée (IBUF) et du circuit logique de décodage (DL1 - DLm-1). De plus, le signal de verrouillage d'état logique haut engendré par l'horloge externe et une paire de signaux d'horloge 0 et sont délivrés en commun à l'entrée de tous les registres à décalage (SR1-SRm), tandis que le signal de verrouillage inversé (LATCH) d'état logique bas qui représente l'état logique opposé à celui du signal de verrouillage (LATCH) est délivré à l'entrée du circuit de verrouillage (LC). Par conséquent, un premier signal de reconnaissance de codes (Q1) d'état logique haut délivré par le circuit de reconnaissance de codes individuels (10) est fourni à l'entrée du premier registre à
décalage (SR1) par l'intermédiaire du tampon d'entrée (IBUF).
Lors de la réception du premier signal d'état haut, le premier registre à décalage (SR1) délivre à sa sortie les premières données de décalage (SD1) d'état logique haut selon le signal de verrouillage (LATCH) d'état logique haut et les signaux d'horloge mutuellement inversés 0 et 0. Les premières données de décalage (SD1) et un second signal de reconnaissance de codes (Q2) émis à partir du circuit de reconnaissance de codes individuels 10 sont introduits en tant que signaux d'état logique bas par l'intermédiaire de l'inverseur de données de décalage (SD1) et de l'inverseur de signaux de reconnaissance de codes (CRSI) dans la porte NON-OU (NORG) qui délivre à sa sortie le signal d'état logique haut. En recevant le signal d'état haut, le second registre à décalage (SR2) fonctionne de la même manière que le premier registre (SR1) pour produire les secondes données de décalage (SD2) d'état logique haut. Le fonctionnement se poursuivant de cette manière, le "m"ième registre à décalage (SRm) délivre à sa sortie les "m"ièmes données de décalage (SDm). Les "m"ièmes données de décalage (SDm) d'état logique haut sont délivrées, par l'intermédiaire du tampon de -6- sortie OBUF) à l'entrée d'une borne d'entrée de la porte NON-OU supérieure à l'état haut. De plus, le signal de verrouillage négatif (LATCH) d'état logique bas est délivré à l'entrée d'une borne d'entrée de la porte NON-OU inférieure. L'autre borne d'entrée de la porte NON-OU supérieure reçoit un signal d'état logique bas parce que le circuit de verrouillage (LC) a délivré le signal d'état bas à l'état précédent. Par conséquent, la porte NON-OU supérieure produit une sortie d'état logique bas qui est appliquée à l'autre borne d'entrée de la porte NON-OU inférieure, qui produit une sortie
d'état logique haut pour faire fonctionner le mode spécial.
On se réfère maintenant à la figure 4, sur laquelle les registres à décalage (SR1-SRn) comportent chacun une borne d'entrée 22 pour recevoir la sortie du tampon d'entrée (IBUF) ou de l'un quelconque des circuits logiques de décodage (DL1 - DLm-1), une borne de sortie 40 pour transférer les données de décalage (SD1-SDm) au circuit logique de décodage suivant (DL1 - DLm-1) ou bien au tampon de sortie (OBUF), une pluralité de transistors MOS T1-T4 dont les trajets drain-source sont reliés en série entre la borne d'entrée 22 et la borne de sortie 40 et qui reçoivent à travers chaque porte un des signaux d'horloge 0 et 0, des portes NON-ET 24, 32 dont l'une des deux bornes d'entrée de chacune est reliée respectivement au premier noeud 28 et au troisième noeud 36 et dont les autres bornes d'entrée reçoivent en commun le signal de verrouillage (LATCH), et des inverseurs 26, 34 dont les bornes 26 d'entrée sont reliées respectivement aux sorties des portes NON-ET 24, 32 et dont les bornes de sortie sont reliées respectivement & un
second noeud 30 et à un quatrième noeud 38.
Le fonctionnement du registre à décalage SR1 de la figure 4 sera maintenant décrit. On suppose que le signal délivré à la sortie du circuit logique de décodage (DL1 - DLm-1) ou du tampon d'entrée (IBUF) est introduit par l'intermédiaire la borne d'entrée 22 à l'état logique haut et que le signal de verrouillage (LATCH) est introduit à l'état logique haut. Dans ce cas, si le signal d'horloge inversé 0 d'état logique bas est délivré à l'entrée des portes des premier et quatrième transistors MOS T1, T4, et si le signal -7- d'horloge 0 d'état logique haut est délivré à l'entrée des portes des second et troisième transistors MOS T2, T3, les premier et quatrième transistors MOS, T1, T4 sont mis hors circuit, tandis que les second et troisième transistors MOS, T2, T3, sont mis en circuit. Par conséquent, les premier à quatrième noeuds 28, 30, 36, 38 passent à l'état bas et ainsi la borne de sortie 40 produit la sortie d'état logique bas. Par la suite, si le signal d'horloge passe & 1'état bas et que le signal d'horloge inversé 7 passe à l'état haut, les premier et quatrième transistors MOS T1, T4, sont mis en circuit, tandis que les second et troisième transistors, T2, T3 sont mis hors circuit. Par conséquent, le signal d'état haut introduit par l'intermédiaire de la borne d'entrée 22 est transféré par l'intermédiaire du premier transistor MOS T1, et le premier noeud 28 passe donc à l'état logique haut. De plus, tandis que le second transistor MOS T2 est hors circuit, le second noeud 30 passe à l'état haut par l'intermédiaire de la porte NON-ET 24 et de l'inverseur 26 parce que le premier noeud 28 et le signal de verrouillage (LATCH) sont tous les deux à l'état haut. Cependant, comme le troisième transistor MOS T3 reste hors circuit, les troisième et quatrième noeuds, 36, 38, restent à l'état bas et la
borne de sortie 40 produit donc la sortie d'état bas.
Par la suite, si le signal introduit par l'intermédiaire de la borne d'entrée 22 passe à l'état bas, le signal d'horloge 0 à l'état haut, et le signal d'horloge inversé à l'état bas, alors les premier et quatrième transistors MOS, T1, T4, sont mis hors circuit, et les second et troisième transistors MOS, T2, T3 en circuit. Dans ce cas, le signal d'état logique haut du second noeud 30 est remis à l'état initial par la combinaison du second transistor MOS T2, de la porte NON-ET 24 et de l'inverseur 26, puis il est transféré Jusqu'au troisième noeud 36 par l'intermédiaire du troisième transistor MOS T3. Tandis que le quatrième transistor MOS T4 est hors circuit, le quatrième noeud 38 passe à l'état logique haut par l'intermédiaire de la porte NON-ET 32 et de la porte NON- OU 34 parce que le troisième noeud 36 et le signal de verrouillage (LATCH) sont tous deux à l'état logique haut. En conséquence, les données de décalage -8- (SD) d'état logique haut sont délivrées par l'intermédiaire de la borne de sortie 40. Entretemps, les premier et troisième noeuds, 28 et 36, reçoivent les signaux d'état haut des second et quatrième noeuds 30, 38 par l'intermédiaire des second et quatrième transistors MOS T2, T4, et l'état haut est donc maintenu pour chacun. Par la suite, si le signal d'horloge 0 passe à l'état bas et le signal d'horloge inversé à l'état haut, alors les premier et quatrième transistors MOS T1, T4 sont en circuit, et les second et troisième transistors MOq sont hors circuit. Ainsi, le signal d'état logique bas est transféré par l'intermédiaire du premier transistor MOS T1 au premier noeud 28. Tandis que le second transistor MOS T2 est hors circuit, le second noeud 30 passe & l'état bas par l'intermédiaire de la porte NON-ET 24 et de l'inverseur 26 parce que le premier noeud 28 est à l'état bas et que le signal de verrouillage (LATCH) est à l'état haut. Cependant, le signal du troisième noeud et le signal de verrouillage (LATCH) sont à l'état haut et, par conséquent, par l'intermédiaire de la porte NON-ET 32 et de l'inverseur 34, le quatrième noeud 38 est à l'état logique haut pour produire les données de décalage (SD) d'état logique haut au niveau de la borne de sortie 40. De plus, comme le quatrième transistor MOS T4 est en circuit, le signal du troisième noeud 36 est transféré et verrouillé dans le quatrième noeud 38, maintenant ainsi l'état haut. Par la suite, si le signal d'horloge P passe à l'état haut et que le signal d'horloge inversé passe à l'état bas, alors les premier et quatrième transistors MOS T1, T4 sont hors circuit, et les second et troisième transistors MOS T2, T3 sont en circuit, si bien que les troisième et quatrième noeuds 36, 38 passent à l'état bas pour engendrer ainsi le signal d'état bas au
niveau de la borne de sortie.
Les figures 5(A)-5(H) présentent des exemples de chronogrammes montrant les divers aspects du fonctionnement lors de la sélection
d'un mode particulier (c'est-à-dire le mode P) selon l'invention.
La présente invention sera décrite maintenant plus spécifiquement en se référant aux formes d'ondes opérationnelles de -9- la figure 5. Au moyen d'une impulsion d'horloge introduite de l'extérieur, le signal de verrouillage (LATCH) d'état haut, comme représenté sur la figure 5(C), est introduit dans le registre à décalage (SR1-SRm), et le signal de verrouillage inversé (LATCH) d'état bas, comme représenté sur la figure 5(D), est délivré à l'entrée du circuit de verrouillage (LC). Par-la suite, les codes individuels IP1-IPn, comme représenté sur la figure 5(A), sont introduits séquentiellement dans le circuit ue reconnaissance de codes individuels 10. Lorsque le premier code est entré, le premier signal de sortie Ql à l'état haut est délivré en sortie, par l'intermédiaire de la porte NON-OU (NO1) et du premier tampon (BUF1), comme représenté sur la figure 5(B-1). Le premier signal de sortie Q1 d'état haut est délivré à l'état haut par l'intermédiaire du tampon d'entrée (IBUF) à la borne d'entrée 22 du premier registre à décalage SR1. Le signal d'horloge 0 comme représenté sur la figure (E) est délivré à l'entrée des portes des second et troisième transistors MOS, T2, T3 et le signal d'horloge inversé 0 comme représenté sur la figure 5 (F) est délivré à l'entrée des portes des premier et quatrième transistors MOS T1, T4. Les signaux d'horloge 0, 0 pilotent an alternance les transistors MOS T1-T4, et le signal de verrouillage (LATCH) pilote les portes NON-ET 24, 26 pour produire les premières données de décalage SD1, comme représenté sur la figure 5 (G-1), par l'intermédiaire de la borne de sortie 40 lorsque le signal d'horloge 0 présente un flanc montant. Si un second code individuel est introduit dans le circuit de reconnaissance de codes individuels 10 au cours de la sortie des premières données de décalage SD1, le second signal de reconnaissance de codes Q2 est délivré en sortie à l'état haut par l'intermédiaire de la porte NON-OU (N02) et du second tampon (BUF2), comme représenté sur la figure 5(B-2). Les premières données de décalage SD1 du premier registre à décalage SR1 et le second signal de reconnaissance de codes Q2 délivré à la sortie du second tampon (BUF2) du circuit de reconnaissance de codes Individuels 10 sont délivrés à l'entrée de la porte NON-OU (NORG) à l'état bas par l'intermédiaire de l'inverseur de données de décalage SD1 et de -10- l'inverseur de signaux de code CRSI. Ainsi, la porte NON-OU (NORG) transfère le signal à état haut au second registre à décalage SR2, et le second registre à décalage SR2 fonctionne de la même manière que le premier registre à décalage SR1 pour produire les secondes données de décalage SD2 d'état haut comme représenté sur la figure (G2) lorsque le signal d'horloge e présente le flanc montant de la
période suivante.
Dans ce cas, lorsque les données de décalage SD2 du second registre de décalage SR2 passent à l'état haut, les données de décalage SD1 du premier registre à décalage SR1 passent à l'état bas. Par la suite, les opérations telles que décrites ci-dessus se poursuivant, le "m"ième registre à décalage SRm produit les "m"ièmes données de décalage SDm, comme représenté sur la figure 5(G-m). Les "m"ièmes données de décalage SDm sont introduites par l'intermédiaire du tampon de sortie (OBUF) dans une borne d'entrée de la porte NON-OU supérieure du circuit de verrouillage (LC). Le signal de verrouillage négatif (LATCH) est introduit dans une borne d'entrée de la porte NON-OU inférieure, comme représenté sur la figure 5(D) et, comme le circuit de verrouillage (LC) produit le signal d'état bas dans l'état précédent, le signal d'état bas est appliqué à l'autre borne d'entrée de la porte NON-OU supérieure. Par conséquent, la porte NON-OU supérieure fournit le signal d'état bas pour application à l'autre borne d'entrée de la porte NON-OU inférieure, si bien que la porte NON-OU inférieure délivre à sa sortie le signal d'état haut pour la sélection du mode P. Une telle sortie logique à l'état haut est représentée sur la figure 5 par un signal portant la désignation "MODEp" en provenance du circuit de
verrouillage (LC).
A ce moment, si les codes d'entrée spécifiés ne sont pas
introduits suivant une séquence donnée, alors la sortie du registre.
à décalage n'est pas décalée, si bien que tous les registres à décalage sont remis à l'état initial, le mode souhaité n'étant donc pas validé. Il sera ainsi apprécié que, selon la présente invention, le circuit de reconnaissance de codes individuels de la figure 2 est constitué par des circuits logiques programmés, permettant ainsi de -11-
sélectionner le mode désiré.
Comme décrit ci-dessus, le circuit selon l'invention reconnaît les codes individuels par une combinaison des entrées et permet de sélectionner le mode souhaité uniquement au moyen de l'entrée séquentielle donnée pour les codes individuels reconnus sans avoir recours à un plot additionnel ou à une source de tension élevée. De plus, le circuit selon l'invention peut présenter un nombre de modes de sélection allant jusqu'à un maximum de (2 n)m, c'est-à-dire un nombre total de cas qu'il est possible d'obtenir en fonction du nombre d'entrées et de la disposition des séquences, et peut servir également à inhiber un mode quelconque de fonctionnement dans un dispositif à semiconducteur présentant une pluralité de modes de fonctionnement. Par exemple, il peut être employé dans divers éléments de mémoire non-volatile, tels que des mémoires EPROM, EEPROM, etc. afin d'empêcher la modification ou la reproduction illicite de données emmagasinées. De plus, le circuit selon l'invention est avantageux en ce qu'il est possible dans un réseau logique programmé de modifier, sans restrictions, le code de sélection d'un mode spécial parce que le mode particulier peut être obtenu en appliquant une
combinaison d'entrées programmable.
Bien que l'invention ait été illustrée et décrite en référence au mode de réalisation préféré, l'homme de l'art comprendra que des modifications de détail puissent lui être apportées sans pour autant
s'écarter de l'esprit et du cadre de l'invention.
-12-
Claims (3)
1. Dans un dispositif à semiconducteur ayant une pluralité de modes de fonctionnement, circuit de reconnaissance de codes séquentiels programmables caractérisé en ce qu'il comporte des moyens de reconnaissance de codes individuels (10), ayant une combinaison d'une pluralité d'éléments logiques (Il-In; NO1-NOm; BUF1-BUFm) pour recevoir une pluralité de codes d'entrée séquentiels pour fournir par la suite un code individuel en fonction de la reconnaissance desdits codes d'entrée, et des moyens de reconnaissance de séquences (20), couplés à la sortie desdits moyens de reconnaissance de codes individuels (10), pour fournir en sortie un signal (MODE1-MODEp) de validation ou d'invalidation d'un mode de fonctionnement donné sur le dispositif à semiconducteur, en réponse à une combinaison logique de chacune desdites entrées de codes individuels, si bien qu'un mode de fonctionnement particulier
souhaité peut être sélectionné dans le dispositif à semiconducteur.
2. Circuit de reconnaissance de codes séquentiels programmables selon la revendication 1, caractérisé en ce que lesdits moyens de reconnaissance de séquences (20) comportent une pluralité de registres à décalage (SR1- SRm) reliés séquentiellement les uns autres autres, dont le nombre est égal à celui des codes individuels dans lesdits moyens de reconnaissance de codes individuels (10), l'entrée (22) desdits registres à décalage (SR1-SRm) étant commandée par la sortie desdits moyens de reconnaissance de codes individuels
(10) correspondant à une sortie d'un stade précédent.
3. Circuit de reconnaissance de codes séquentiels programmables selon la revendication 2, caractérisé en ce que lesdits moyens de reconnaissance de codes individuels (10) sont constitués par des
éléments logiques d'un réseau logique programmable.
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