JPS62182937A - テストモ−ド設定回路 - Google Patents
テストモ−ド設定回路Info
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- JPS62182937A JPS62182937A JP61025314A JP2531486A JPS62182937A JP S62182937 A JPS62182937 A JP S62182937A JP 61025314 A JP61025314 A JP 61025314A JP 2531486 A JP2531486 A JP 2531486A JP S62182937 A JPS62182937 A JP S62182937A
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- circuit
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Links
- 239000004065 semiconductor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 238000012795 verification Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野） ′
この発明は半導体集積回路、特にシングルチップ型マイ
クロコンピュータにおけるテストモードの設定を行なう
テストモード設定回路に関する。
クロコンピュータにおけるテストモードの設定を行なう
テストモード設定回路に関する。
（従来の技術）
半導体集積回路、特にシングルチップ型マイクロコンピ
ュータで種々のテストを行なう場合や通常の動作を行な
わせる場合には種々のモード設定を行なう必要がある。
ュータで種々のテストを行なう場合や通常の動作を行な
わせる場合には種々のモード設定を行なう必要がある。
ここで種々のモードとは、使用者が通常動作を行なう場
合のシングルチップモードや外部アクセスモード、チッ
プの供給者が機能試験や内部データのプログラムなどを
行なう場合のりＯツク同期モード、ＲＯＭベリフ？イモ
ード、ＥＰＲＯＭ！込みモード、シングルチップテスト
モード、エミレーションモード、等である。
合のシングルチップモードや外部アクセスモード、チッ
プの供給者が機能試験や内部データのプログラムなどを
行なう場合のりＯツク同期モード、ＲＯＭベリフ？イモ
ード、ＥＰＲＯＭ！込みモード、シングルチップテスト
モード、エミレーションモード、等である。
従来ではシングルチップ型マイクロコンピュータにおけ
る上記のようなモード設定を行なうために第４図に示す
ようなテストモード設定回路が用いられている。このテ
ストモード設定回路は例えば最大で８種類のモード設定
が可能であり、三つの外部端子３１ないし３３にデータ
Ｄｏ、０１、Ｄ２を供給し、インバータ３４ないし３６
それぞれでこれらのデータと逆相のデータを、ざらにイ
ンバータ３７ないし３９それぞれでＤｏ、Ｄｌ、Ｄ２そ
れぞれと同相のデータ発生し、これらのデータを８個の
３人カアンドゲート４０口ないし４０７を用いてデコー
ドし、ＭＯないしＭ７の８種類のモード信号を形成する
ようにしている。ここで例えば入力データｌＮ０Ｓ Ｉ
ＮＩ、ＩＮ２を全て゛０″レベルに設定したときにはア
ンドゲート４０６のモード出力信号ＭＯのみが″゛１″
１″レベルされ、この信号ＭＯに従いマイクロコンピュ
ータ内部で所定のテスト動作などが開始される。
る上記のようなモード設定を行なうために第４図に示す
ようなテストモード設定回路が用いられている。このテ
ストモード設定回路は例えば最大で８種類のモード設定
が可能であり、三つの外部端子３１ないし３３にデータ
Ｄｏ、０１、Ｄ２を供給し、インバータ３４ないし３６
それぞれでこれらのデータと逆相のデータを、ざらにイ
ンバータ３７ないし３９それぞれでＤｏ、Ｄｌ、Ｄ２そ
れぞれと同相のデータ発生し、これらのデータを８個の
３人カアンドゲート４０口ないし４０７を用いてデコー
ドし、ＭＯないしＭ７の８種類のモード信号を形成する
ようにしている。ここで例えば入力データｌＮ０Ｓ Ｉ
ＮＩ、ＩＮ２を全て゛０″レベルに設定したときにはア
ンドゲート４０６のモード出力信号ＭＯのみが″゛１″
１″レベルされ、この信号ＭＯに従いマイクロコンピュ
ータ内部で所定のテスト動作などが開始される。
（発明が解決しようとする問題点）
従、来のテストモード設定回路では、設定できるモード
の種類がモード設定用データを供給する端子の数゛にｉ
右され、例えば上記のように８種類のモード設定を行な
う場合には三つの端子が必要である。そして一般に、端
子の数をｎとすれば設定可能なモードの種類は２ｎとな
る。
の種類がモード設定用データを供給する端子の数゛にｉ
右され、例えば上記のように８種類のモード設定を行な
う場合には三つの端子が必要である。そして一般に、端
子の数をｎとすれば設定可能なモードの種類は２ｎとな
る。
ところで半導体集積回路では外部端子の数が増加すると
、これに伴いチップサイズが大型化するという傾向があ
る。また上記のようなりロック同期モード、ＲＯＭベリ
フフイモード、ＥＰＲＯＭ書込みモード、シングルチッ
プテストモード、エミレーションモード、等のモードに
よる標能は使用者が通常の使用状態では不用なものであ
り、使用者にとってはこのような用途に使用される外部
端子の存在により、チップサイズが大型の、すなわち価
格的に高価な半導体集積回路を使用せざるを得ない。こ
のため、上記のようなモード機能の一部を削除し、モー
ド設定のための外部端子の数を減少させることが考えら
れる。しかし、この場合には削除されたモード機能の実
行が困難になったり、もしくはテストが実行が不可能に
なるとか、あるいは別の集積回路を用いて行なわざるを
得ないという問題が発生する。
、これに伴いチップサイズが大型化するという傾向があ
る。また上記のようなりロック同期モード、ＲＯＭベリ
フフイモード、ＥＰＲＯＭ書込みモード、シングルチッ
プテストモード、エミレーションモード、等のモードに
よる標能は使用者が通常の使用状態では不用なものであ
り、使用者にとってはこのような用途に使用される外部
端子の存在により、チップサイズが大型の、すなわち価
格的に高価な半導体集積回路を使用せざるを得ない。こ
のため、上記のようなモード機能の一部を削除し、モー
ド設定のための外部端子の数を減少させることが考えら
れる。しかし、この場合には削除されたモード機能の実
行が困難になったり、もしくはテストが実行が不可能に
なるとか、あるいは別の集積回路を用いて行なわざるを
得ないという問題が発生する。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は一つの外部端子のみを用いて、任意数
のモードの設定が行なえるテストモード設定回路を提供
することを目的とする。
あり、その目的は一つの外部端子のみを用いて、任意数
のモードの設定が行なえるテストモード設定回路を提供
することを目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明によるテストモード設定回路は、テストモード
を設定するためのデータが入力される端子と、１ビット
のラッチ手段を縦続接続して構成され、初段のラッチ手
段に上記端子のデータが入力され、シフト用の信号に従
って入力データを順次シフトするデータシフト手段と、
上記データシフト手段内の各ラッチ手段のラッチデータ
をデコードして複数のテストモード信号を発生するデコ
ード手段とから構成されている。
を設定するためのデータが入力される端子と、１ビット
のラッチ手段を縦続接続して構成され、初段のラッチ手
段に上記端子のデータが入力され、シフト用の信号に従
って入力データを順次シフトするデータシフト手段と、
上記データシフト手段内の各ラッチ手段のラッチデータ
をデコードして複数のテストモード信号を発生するデコ
ード手段とから構成されている。
（作用）
この発明によるテストモード設定回路では、一つの端子
からテストモードを設定するためのデータを入力し、１
ビットのラッチ手段を縦続接続して構成されたデータシ
フト手段の初段のラッチ手段に上記端子のデータを入力
し、シフト用の信号に従って入力データを順次、後段に
シフトし、データシフト手段内の各ラッチ手段のラッチ
データをデコード手段によりデコードすることによって
複数のテストモード信号を発生するようにしている。
からテストモードを設定するためのデータを入力し、１
ビットのラッチ手段を縦続接続して構成されたデータシ
フト手段の初段のラッチ手段に上記端子のデータを入力
し、シフト用の信号に従って入力データを順次、後段に
シフトし、データシフト手段内の各ラッチ手段のラッチ
データをデコード手段によりデコードすることによって
複数のテストモード信号を発生するようにしている。
（実施例）
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明にかかるテストモード設定回路を、８
種類のモード設定を行なうものに実施した場合の回路図
である。図において１０はテストモードを設定するため
のデータＤが入力される外部端子である。この端子１０
には１ビットラッチ回路１１のデータ入力端子が接続さ
れる。この１ビットラッチ回路１１のＱ信号出力端子に
はもう一つの１ビットラッチ回路１２のデータ入力端子
が接続される。さらに上記１ビットラッチ回路１２のＱ
信号出力端子にはもう一つの１ビットラッチ回路１３の
データ入力端子が接続される。上記各１ビットラッチ回
路１１．１２．１３の同期信号端子（ＣＫ）は共通に接
続され、これら各ラッチ回路１１．１２．１３はそれぞ
れこの端子に供給される制御信号が１”レベルに立上が
る毎に内部状態をそれぞれの入力データに応じて設定す
る。
種類のモード設定を行なうものに実施した場合の回路図
である。図において１０はテストモードを設定するため
のデータＤが入力される外部端子である。この端子１０
には１ビットラッチ回路１１のデータ入力端子が接続さ
れる。この１ビットラッチ回路１１のＱ信号出力端子に
はもう一つの１ビットラッチ回路１２のデータ入力端子
が接続される。さらに上記１ビットラッチ回路１２のＱ
信号出力端子にはもう一つの１ビットラッチ回路１３の
データ入力端子が接続される。上記各１ビットラッチ回
路１１．１２．１３の同期信号端子（ＣＫ）は共通に接
続され、これら各ラッチ回路１１．１２．１３はそれぞ
れこの端子に供給される制御信号が１”レベルに立上が
る毎に内部状態をそれぞれの入力データに応じて設定す
る。
すなわち、上記３個の１ビットラッチ回路１１、１２．
１３は縦続接続され、端子１０のデータを順次シフトす
る３ビットのデータシフト回路１４を構成している。そ
して同期信号端子には、シフト用クロック信号ＳＣＫ及
びリセット信号Ｒ８Ｔが並列に供給されるアンドゲート
１５の出力が供給される。
１３は縦続接続され、端子１０のデータを順次シフトす
る３ビットのデータシフト回路１４を構成している。そ
して同期信号端子には、シフト用クロック信号ＳＣＫ及
びリセット信号Ｒ８Ｔが並列に供給されるアンドゲート
１５の出力が供給される。
ざらにこの実施例回路では上記データシフト回路１４の
出力をデコードして８種類のモード信号ＭＯないしＭ７
を形成するための８個のアンドゲート１６．ないし１６
７が設けられている。そしてこれら各アンドゲート１６
にはそれぞれ、上記３個の１ビットラッチ回路１１ない
し１３のＱ出力信号とＱ出力信号の異なる三つを組合わ
せた信号が並列に供給される。例えば、モード信号ＭＯ
を形成するアンドゲート１６０にはラッチ回路１１．１
２．１３それぞれのこ出力信号こ１、口２、ζ３が並列
に供給され、モード信号Ｍ１を形成するアンドゲート１
６１にはラッチ回路１１のＱ出力信号Ｑ工と、ラッチ回
路１２．１３それぞれのご出力信号Ｈ２、Ｈ３が並列に
供給され、またモード信号Ｍ７を形成するアンドゲート
１６．にはラッチ回路１１．１２．１３それぞれのＱ出
力信号Ｑ１、Ｑ２、Ｑ３が並列に供給される。
出力をデコードして８種類のモード信号ＭＯないしＭ７
を形成するための８個のアンドゲート１６．ないし１６
７が設けられている。そしてこれら各アンドゲート１６
にはそれぞれ、上記３個の１ビットラッチ回路１１ない
し１３のＱ出力信号とＱ出力信号の異なる三つを組合わ
せた信号が並列に供給される。例えば、モード信号ＭＯ
を形成するアンドゲート１６０にはラッチ回路１１．１
２．１３それぞれのこ出力信号こ１、口２、ζ３が並列
に供給され、モード信号Ｍ１を形成するアンドゲート１
６１にはラッチ回路１１のＱ出力信号Ｑ工と、ラッチ回
路１２．１３それぞれのご出力信号Ｈ２、Ｈ３が並列に
供給され、またモード信号Ｍ７を形成するアンドゲート
１６．にはラッチ回路１１．１２．１３それぞれのＱ出
力信号Ｑ１、Ｑ２、Ｑ３が並列に供給される。
次に上記のような構成の回路の動作を第２図のタイミン
グチャートを用いて説明する。まず、リセット信号Ｒ８
Ｔが“１ルベルにされているリセット期間にシフト用ク
ロック信号ＳＣＫを入力するとともにこの信号ＳＧＫの
立ち上がりに同期して端子１０に所定のデータＤを供給
する。例えば第２図に示すように信号ＳＣＫの立ち上が
りに同期して端子１０に供給するデータが常に゛０”レ
ベルとなるようにすれば、信号ＳＣＫが３回“１パレベ
ルに立ち上がった後は、ラッチ回路１１．１２．１３の
ご出力信号ｉ：ｌｌｔ 、Ｈ２、Ｈｓそれぞれが全て“
１”レベルとなる。従ってこの場合には、アンドゲート
１６ｏのモード出力信号ＭＯのみが１”レベルに設定さ
れる。そしてこの信号ＭＯに従いマイクロコンピュータ
内部で所定のテスト動作などが開始される。
グチャートを用いて説明する。まず、リセット信号Ｒ８
Ｔが“１ルベルにされているリセット期間にシフト用ク
ロック信号ＳＣＫを入力するとともにこの信号ＳＧＫの
立ち上がりに同期して端子１０に所定のデータＤを供給
する。例えば第２図に示すように信号ＳＣＫの立ち上が
りに同期して端子１０に供給するデータが常に゛０”レ
ベルとなるようにすれば、信号ＳＣＫが３回“１パレベ
ルに立ち上がった後は、ラッチ回路１１．１２．１３の
ご出力信号ｉ：ｌｌｔ 、Ｈ２、Ｈｓそれぞれが全て“
１”レベルとなる。従ってこの場合には、アンドゲート
１６ｏのモード出力信号ＭＯのみが１”レベルに設定さ
れる。そしてこの信号ＭＯに従いマイクロコンピュータ
内部で所定のテスト動作などが開始される。
このようにこの実施例回路では、信号ＳＣＫの立ち上が
りに同期して端子１０に供給するデータのレベルを種々
に設定することにより、８個のアンドゲート１６のいず
れか一つのモード出力信号のみを゛１″レベルに設定す
ることができる。
りに同期して端子１０に供給するデータのレベルを種々
に設定することにより、８個のアンドゲート１６のいず
れか一つのモード出力信号のみを゛１″レベルに設定す
ることができる。
なおこの実施例回路では、端子１０に供給するデータを
信号ＳＧＫの立ち上がりに同期して供給するために外部
で多少の論理回路を構成する必要があるが、使用者の使
用するモード、例えばシングルチップモードや外部アク
セスモードの設定を行なう場合に、信号ＳＣＫとの同期
が実質的に不用なデータ、例えば連続した“１”レベル
のデータもしくは連続した゛Ｏ″レベルのデータとする
ことにより、使用者にとつ工は従来と同等に取り扱うこ
とができる。
信号ＳＧＫの立ち上がりに同期して供給するために外部
で多少の論理回路を構成する必要があるが、使用者の使
用するモード、例えばシングルチップモードや外部アク
セスモードの設定を行なう場合に、信号ＳＣＫとの同期
が実質的に不用なデータ、例えば連続した“１”レベル
のデータもしくは連続した゛Ｏ″レベルのデータとする
ことにより、使用者にとつ工は従来と同等に取り扱うこ
とができる。
また、上記リセット信号Ｒ８Ｔは通常のシングルチップ
型マイクロコンピュータなどでは普通の入力信号として
専用の外部端子から供給されるようになっているので、
この端子を介して上記アンドゲート１５にこの信号Ｒ８
Ｔを供給することができる。他方、シフト用クロック信
号ＳＣＫについては、通常のシングルチップ型マイクロ
コンピュータなどではクロックパルスを発生するために
水晶振動子などを接続するための一対の専用端子が設け
られており、通常、水晶振動子を用いない場合には外部
クロック信号をこの端子の一方から直接入力することが
できるようになっている。そこでこの端子を利用して上
記シフト用クロック信号ＳＣＫを供給することができる
。このため、上記の実施例回路でモード設定専用の端子
は１０の一つのみである。
型マイクロコンピュータなどでは普通の入力信号として
専用の外部端子から供給されるようになっているので、
この端子を介して上記アンドゲート１５にこの信号Ｒ８
Ｔを供給することができる。他方、シフト用クロック信
号ＳＣＫについては、通常のシングルチップ型マイクロ
コンピュータなどではクロックパルスを発生するために
水晶振動子などを接続するための一対の専用端子が設け
られており、通常、水晶振動子を用いない場合には外部
クロック信号をこの端子の一方から直接入力することが
できるようになっている。そこでこの端子を利用して上
記シフト用クロック信号ＳＣＫを供給することができる
。このため、上記の実施例回路でモード設定専用の端子
は１０の一つのみである。
またこの実施例回路では１ビットラッチ回路とデコード
用のアンドゲート１６を増加させることにより、８種類
以上のモード設定が可能であることはもちろんである。
用のアンドゲート１６を増加させることにより、８種類
以上のモード設定が可能であることはもちろんである。
第３図はこの発明のテストモード設定回路を用いてシン
グルチップ型マイクロコンピュータ内のＥＰＲＯＭに対
するデータ書込みモードを設定する、この発明の応用例
の構成を示すブロック図である。ＥＰＲＯＭを内蔵した
シングルチップ型マイクロコンピュータは出荷時に使用
者の目的に応じてＥＰＲＯＭにデータ書込みを行なう必
要がある。そしてこのＥＰＲＯＭ書込みモードを設定す
るため、第３図のシングルチップ型マイクロコンピュー
タ２０内にはこの発明によるテストモード設定回路２１
が設けられている。端子１０から入力されるデータＤに
応じてテストモード設定回路２１でこのＥＰＲＯＭ書込
みモードに対応したモード信号Ｍが゛１″レベルにされ
ると、このモード信号Ｍに基づいてアドレスバッファ２
２とＥＰＲＯＭ２３との間のアドレス伝達経路及びデー
タバッファ２４と書き込み回路２５との間のデータ伝達
経路が形成され、かつこのモード信号Ｍに基づいて書き
込み回路２５が活性化され、ＥＰＲＯＭ２３のデータロ
込みが行われる。そしてこのデータ書込みが行われた後
は上記アドレス伝達経路及びデータ伝達経路が解消され
、書き込み回路２５も非活性化される。
グルチップ型マイクロコンピュータ内のＥＰＲＯＭに対
するデータ書込みモードを設定する、この発明の応用例
の構成を示すブロック図である。ＥＰＲＯＭを内蔵した
シングルチップ型マイクロコンピュータは出荷時に使用
者の目的に応じてＥＰＲＯＭにデータ書込みを行なう必
要がある。そしてこのＥＰＲＯＭ書込みモードを設定す
るため、第３図のシングルチップ型マイクロコンピュー
タ２０内にはこの発明によるテストモード設定回路２１
が設けられている。端子１０から入力されるデータＤに
応じてテストモード設定回路２１でこのＥＰＲＯＭ書込
みモードに対応したモード信号Ｍが゛１″レベルにされ
ると、このモード信号Ｍに基づいてアドレスバッファ２
２とＥＰＲＯＭ２３との間のアドレス伝達経路及びデー
タバッファ２４と書き込み回路２５との間のデータ伝達
経路が形成され、かつこのモード信号Ｍに基づいて書き
込み回路２５が活性化され、ＥＰＲＯＭ２３のデータロ
込みが行われる。そしてこのデータ書込みが行われた後
は上記アドレス伝達経路及びデータ伝達経路が解消され
、書き込み回路２５も非活性化される。
このように上記実施例回路によれば、一つの外部端子の
みを用いて、任意数のモードの設定を行なうことができ
る。このため、この発明のテストモード設定回路を設け
た半導体集積回路では、チップサイズを従来よ゛りも小
型にでき、この結果、価格を安価とすることができる。
みを用いて、任意数のモードの設定を行なうことができ
る。このため、この発明のテストモード設定回路を設け
た半導体集積回路では、チップサイズを従来よ゛りも小
型にでき、この結果、価格を安価とすることができる。
［発明の効果］
以上説明したようにこの発明によれば、一つの外部端子
のみを用いて任意数のモードの設定が行なえるテストモ
ード設定回路を提供することができる。
のみを用いて任意数のモードの設定が行なえるテストモ
ード設定回路を提供することができる。
第１図はこの発明にかかるテストモード設定回路の一実
施例の回路図、第２図は上記実施例回路の動作を示すタ
イミングチャート、第３図はこの発明の応用例の構成を
示すブロック図、第４図は従来回路の回路図である。 １０・・・外部端子、１１．１２．１３・・・１ビット
ラッチ回路、１４・・・データシフト回路、１６・・・
デコード用のアンドゲート。
施例の回路図、第２図は上記実施例回路の動作を示すタ
イミングチャート、第３図はこの発明の応用例の構成を
示すブロック図、第４図は従来回路の回路図である。 １０・・・外部端子、１１．１２．１３・・・１ビット
ラッチ回路、１４・・・データシフト回路、１６・・・
デコード用のアンドゲート。
Claims (1)
- 【特許請求の範囲】 テストモードを設定するためのデータが入力される端子
と、 １ビットのラッチ手段を縦続接続して構成され、初段の
ラッチ手段に上記端子のデータが入力され、シフト用の
信号に従って入力データを順次シフトするデータシフト
手段と、 上記データシフト手段内の各ラッチ手段のラッチデータ
をデコードして複数のテストモード信号を発生するデコ
ード手段と を具備したことを特徴とするテストモード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61025314A JPS62182937A (ja) | 1986-02-07 | 1986-02-07 | テストモ−ド設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61025314A JPS62182937A (ja) | 1986-02-07 | 1986-02-07 | テストモ−ド設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62182937A true JPS62182937A (ja) | 1987-08-11 |
Family
ID=12162537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61025314A Pending JPS62182937A (ja) | 1986-02-07 | 1986-02-07 | テストモ−ド設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62182937A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247575A (ja) * | 1988-07-18 | 1990-02-16 | Samsung Electron Co Ltd | 半導体デバイスの動作モード選択回路 |
| JPH0447281A (ja) * | 1990-06-13 | 1992-02-17 | Nec Ic Microcomput Syst Ltd | 半導体集積回路のテスト回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208476A (ja) * | 1983-05-13 | 1984-11-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60142287A (ja) * | 1983-12-29 | 1985-07-27 | Mitsubishi Electric Corp | 侵入監視装置 |
-
1986
- 1986-02-07 JP JP61025314A patent/JPS62182937A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208476A (ja) * | 1983-05-13 | 1984-11-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPS60142287A (ja) * | 1983-12-29 | 1985-07-27 | Mitsubishi Electric Corp | 侵入監視装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0247575A (ja) * | 1988-07-18 | 1990-02-16 | Samsung Electron Co Ltd | 半導体デバイスの動作モード選択回路 |
| JPH0447281A (ja) * | 1990-06-13 | 1992-02-17 | Nec Ic Microcomput Syst Ltd | 半導体集積回路のテスト回路 |
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