JP2007232626A - テストモード設定回路 - Google Patents

Abstract

【課題】ノイズなどの誤信号によるテストモードへの移行を防止し、さらにテストモードから容易に抜け出るようにする。
【解決手段】パワーオンリセット信号ＰＯＲと専用のリセット信号ＴＥＳＴＲがＨになると、シフトレジスタ２は、クロックＣＬＫに同期して制御信号ＴＥＳＴＤを順次入力してシフトする。デコード回路３は、シフトレジスタ２から出力されるデータＱ６−Ｑ０が「Ｈ＊＊Ｌ＊＊Ｈ」（＊は任意）になると移行許可信号ＴＥＳＴＦをＨにする。制御信号ＴＥＳＴＤとリセット信号ＴＥＳＴＲがＨであることを条件として、最終的に出力する移行許可信号ＴＥＳＴＥをＨにする。デコード回路３は、データＱ５、Ｑ４、Ｑ２、Ｑ１をデコードしてテストモード選択信号ＴＥＳＴ１〜ＴＥＳＴ１６を生成する。
【選択図】図１

Description

本発明は、所定の制御信号データが入力されるとテストモードへの移行許可信号を出力するテストモード設定回路に関する。

内部の機能回路をテストするため、テストモードを設定するテストモード設定回路が作り込まれた半導体集積回路装置（ＩＣ）がある。特許文献１には、１個のテスト端子を使用して、複数のテストモード制御信号を生成するテストモード設定回路が開示されている。
特開平５−３４４０９号公報

図５は、特許文献１に示されたテストモード設定回路を示している。このテストモード設定回路１０１は、４ビットのバイナリカウンタから構成されており、テスト端子１０２から入力されるパルス信号をカウントして、各段の出力端子Ｑ０〜Ｑ３からテストモード制御信号Ｔ１〜Ｔ４を出力するようになっている。テストモード制御信号Ｔ１〜Ｔ４は、Ｌレベルのリセット信号Ｒ（例えばパワーオンリセット信号）が入力されると、Ｌレベルにリセットされる。

このテストモード設定回路１０１は、１つのテスト端子２を設けるだけで複数のテストモードを設定できる利点はあるが、通常動作時にノイズ等によりテスト端子１０２にパルス信号が入ると、直ちにテストモードに移行してしまう不具合がある。また、一旦テストモードに移行すると、テストモードから抜け出るためにはリセット信号ＲをＬレベルにする必要があるが、リセット信号Ｒが他の回路ブロックと共通のリセット信号例えばパワーオンリセット信号である場合には、システム全体の電源を一旦オフにしてオンし直す必要があった。

本発明は上記事情に鑑みてなされたもので、その目的は、ノイズなどの誤信号によるテストモードへの移行を防止できるとともに、テストモードから容易に抜け出ることができるテストモード設定回路を提供することにある。

請求項１に記載した手段によれば、シフトレジスタは、リセット信号が入力されると全てのデータ保持回路の出力を第１レベルに初期化し、その後クロックに同期してシリアルに与えられる制御信号データを順次入力するとともに、入力データをＬＳＢ側のデータ保持回路からＭＳＢ側のデータ保持回路に向かって順次シフトする。

デコード回路は、シフトレジスタ内のＭＳＢのデータ保持回路に対応する制御信号データが初期化レベル（第１レベル）とは異なる第２レベルであって（第１条件）、且つ、その他の少なくとも１つのデータ保持回路に対応する制御信号データが予め定められたレベルである（第２条件）場合に、テストモードへの移行許可信号を出力する。すなわち、制御信号データがノイズ等によって一時的に第２レベルに変化しただけでテストモードに移行することはなく、データ保持回路が出力する制御信号データが特定のパターン（キーパターン）に一致する場合に、デコード回路が移行許可信号を出力する。また、少ない端子で、テストモードへの移行制御が可能となる。

さらに、テストモード設定回路が最終的に移行許可信号を出力するには、制御信号とリセット信号の何れか一方または両方の信号が所定のレベルであること（第３条件）も必要である。この第３条件を付加することにより、仮にノイズ等に起因して上記キーパターンが成立したとしても、制御信号またはリセット信号のレベルを制御することにより、ゲート回路が移行許可信号の出力を禁止するので、電源リセットを行うことなくテストモードから容易に抜け出ることができる。

請求項２に記載した手段によれば、デコード回路が移行許可信号を出力するためには、制御信号データが、リセットされた状態である第１レベルから第２レベル、さらに第１レベルへと変化することが必要となる。このように、少なくとも２回の相異なる向きのレベル変化が必要とされる（換言すれば、制御信号に所定幅の第２レベルのパルスが入力されることが必要とされる）ので、ノイズ等によるテストモードへの移行が一層生じにくくなる。

請求項３に記載した手段によれば、デコード回路が移行許可信号を出力するためには、制御信号データが、リセットされた状態である第１レベルから第２レベル、第１レベル、第２レベルへと変化することが必要となる。このように、少なくとも３回の相異なる向きのレベル変化が必要とされ、しかもシフトレジスタのデータ長に相当する時間間隔を以って第２レベルであることが必要とされる（換言すれば、制御信号に所定幅の第２レベルのパルスと第１レベルのパルスが入力されることが必要とされる）ので、ノイズ等によるテストモードへの移行が一層生じにくくなる。

請求項４に記載した手段によれば、デコード回路は、シフトレジスタから出力される制御信号データのうち移行許可信号の生成に用いた制御信号データを除く制御信号データをデコードしてテストモード選択信号を出力する。これにより、複数のテストモードの中から所望するテストモードを選択して移行することができる。

請求項５に記載した手段によれば、リセット信号が第１レベル（シフトレジスタのリセットレベル）である場合または制御信号が第１レベルである場合に、ゲート回路がオフして移行許可信号の出力を遮断する。従って、リセット信号を用いてリセットをかける他に、制御信号のレベルを第１レベルに制御してもテストモードから抜け出ることができる。

請求項６に記載した手段によれば、シフトレジスタは、システム等のパワーオンリセット信号と専用のリセット信号の何れか一方が第１レベルになることによりリセットされる。従って、専用のリセット信号を用いれば、システム内の他の回路ブロックに影響を与えることなく、テストモード設定回路のみをリセットしてテストモードから抜け出ることができる。

以下、本発明の一実施形態について図１ないし図４を参照しながら説明する。
図１は、産業用電子機器、車載機器などに採用されるテストモード設定回路の構成を示している。このテストモード設定回路１は、他の機能回路とともに１つのＩＣとして構成されており、所定電圧の電源供給を受けて動作するようになっている。

信号ＴＥＳＴＤは、Ｌレベル（第１レベル、論理０に相当）またはＨレベル（第２レベル、論理１に相当）からなるシリアルの制御信号（テストモードへの移行情報）であり、ＩＣの端子を介して外部から与えられるようになっている。信号ＰＯＲは、ＩＣ全体に共通のパワーオンリセット信号であり、信号ＴＥＳＴＲは、テストモード設定回路１に対する専用のリセット信号である。これらリセット信号ＰＯＲ、ＴＥＳＴＲは、Ｌレベルでアクティブ（リセットが有効）となる信号論理を有している。クロックＣＬＫとリセット信号ＰＯＲ、ＴＥＳＴＲも、ＩＣの端子を介して外部から与えてもよい。

制御信号ＴＥＳＴＤをクロックＣＬＫに同期して所定のパターン（以下、キーパターンと称す）に合致するようにレベル変化させることにより、テストモード設定回路１は、１６のテストモードのうちから選択されたテストモードを表すテストモード選択信号（ＴＥＳＴ１〜ＴＥＳＴ１６）と、テストモードへの移行を許可する移行許可信号ＴＥＳＴＥを出力する（Ｈレベルにする）ようになっている。

テストモード設定回路１は、シフトレジスタ２、デコード回路３、２入力のＡＮＤゲートＡ１、３入力のＡＮＤゲートＡ２、ゲート回路４などから構成されている。シフトレジスタ２は、図２に示すように、縦続接続された７個のＤフリップフロップＦ１〜Ｆ７（データ保持回路に相当）を備えており、各ＤフリップフロップＦ１〜Ｆ７からデータＱ０〜Ｑ６が出力されるようになっている。シフトレジスタ２のクロック端子ＣからＤフリップフロップＦ６〜Ｆ１の各クロック端子までの間には、タイミング調整のためのバッファ回路Ｂ１〜Ｂ６が順次直列に接続されている。

図１において、シフトレジスタ２のデータ端子ＤにはバッファＢ７を介して制御信号ＴＥＳＴＤが入力されており、シフトレジスタ２のクロック端子ＣにはＡＮＤゲートＡ３を介してクロックが入力されている。このＡＮＤゲートＡ３の入力端子には、バッファＢ８を介してクロックＣＬＫが入力されており、さらにインバータＩ１を介してシフトレジスタ２の出力データＱ６（ＭＳＢ）が入力されている。

シフトレジスタ２のリセット端子ＰＲには、ＡＮＤゲートＡ１からリセット信号が入力されている。ＡＮＤゲートＡ１の入力端子には、バッファＢ９を介してリセット信号ＴＥＳＴＲが入力されており、さらにバッファＢ１０を介してリセット信号ＰＯＲが入力されている。上述したようにリセット信号ＰＯＲ、ＴＥＳＴＲはＬアクティブの信号論理を有しており、シフトレジスタ２に入力されるリセット信号もＬアクティブの信号論理を有している。従って、ＡＮＤゲートＡ１は、Ｌレベルについてリセット信号ＰＯＲとＴＥＳＴＲの論理和信号を生成していることになる。

デコード回路３は、図３に示すようにインバータＩ２〜Ｉ６およびＡＮＤゲートＡ１０〜Ａ２６から構成されている。シフトレジスタ２のＤフリップフロップＦ７（ＭＳＢ）、Ｆ６、…、Ｆ１（ＬＳＢ）からそれぞれ出力されるデータをＱ６（Ｄ６）、Ｑ５（Ｄ５）、…、Ｑ０（Ｄ０）とすると、ＡＮＤゲートＡ１０から出力されるテストモードへの移行許可信号ＴＥＳＴＦは、以下の論理式で表すことができる。括弧内は、論理式を満たすデータをＱ６（左）からＱ０（右）まで並べて示している。「＊」は任意のレベルでよいことを表しており、「／」は否定を表している。

ＴＥＳＴＦ ＝Ｑ６・／Ｑ３・Ｑ０ （Ｈ＊＊Ｌ＊＊Ｈ）
同様に、ＡＮＤゲートＡ１１〜Ａ２６から出力されるテストモード選択信号ＴＥＳＴ１〜ＴＥＳＴ１６の論理式は、それぞれ以下のようになる。
ＴＥＳＴ１ ＝／Ｑ５・／Ｑ４・／Ｑ２・／Ｑ１ （＊ＬＬ＊ＬＬ＊）
ＴＥＳＴ２ ＝／Ｑ５・／Ｑ４・／Ｑ２・Ｑ１ （＊ＬＬ＊ＬＨ＊）
ＴＥＳＴ３ ＝／Ｑ５・／Ｑ４・Ｑ２・／Ｑ１ （＊ＬＬ＊ＨＬ＊）
ＴＥＳＴ４ ＝／Ｑ５・／Ｑ４・Ｑ２・Ｑ１ （＊ＬＬ＊ＨＨ＊）
ＴＥＳＴ５ ＝／Ｑ５・Ｑ４・／Ｑ２・／Ｑ１ （＊ＬＨ＊ＬＬ＊）
ＴＥＳＴ６ ＝／Ｑ５・Ｑ４・／Ｑ２・Ｑ１ （＊ＬＨ＊ＬＨ＊）
ＴＥＳＴ７ ＝／Ｑ５・Ｑ４・Ｑ２・／Ｑ１ （＊ＬＨ＊ＨＬ＊）
ＴＥＳＴ８ ＝／Ｑ５・Ｑ４・Ｑ２・Ｑ１ （＊ＬＨ＊ＨＨ＊）
ＴＥＳＴ９ ＝ Ｑ５・／Ｑ４・／Ｑ２・／Ｑ１ （＊ＨＬ＊ＬＬ＊）
ＴＥＳＴ１０＝ Ｑ５・／Ｑ４・／Ｑ２・Ｑ１ （＊ＨＬ＊ＬＨ＊）
ＴＥＳＴ１１＝ Ｑ５・／Ｑ４・Ｑ２・／Ｑ１ （＊ＨＬ＊ＨＬ＊）
ＴＥＳＴ１２＝ Ｑ５・／Ｑ４・Ｑ２・Ｑ１ （＊ＨＬ＊ＨＨ＊）
ＴＥＳＴ１３＝ Ｑ５・Ｑ４・／Ｑ２・／Ｑ１ （＊ＨＨ＊ＬＬ＊）
ＴＥＳＴ１４＝ Ｑ５・Ｑ４・／Ｑ２・Ｑ１ （＊ＨＨ＊ＬＨ＊）
ＴＥＳＴ１５＝ Ｑ５・Ｑ４・Ｑ２・／Ｑ１ （＊ＨＨ＊ＨＬ＊）
ＴＥＳＴ１６＝ Ｑ５・Ｑ４・Ｑ２・Ｑ１ （＊ＨＨ＊ＨＨ＊）

図１において、ＡＮＤゲートＡ２（ゲート回路に相当）は、制御信号ＴＥＳＴＤ、リセット信号ＴＥＳＴＲおよび移行許可信号ＴＥＳＴＦを入力し、出力バッファＢ１１、Ｂ１２を介して移行許可信号ＴＥＳＴＥを出力するようになっている。また、ＡＮＤゲートＡ３１〜Ａ４６は、それぞれデコード回路３が出力するテストモード選択信号ＴＥＳＴ１〜ＴＥＳＴ１６とＡＮＤゲートＡ２が出力する移行許可信号ＴＥＳＴＥとを入力し、移行許可信号ＴＥＳＴＥによってゲートされたテストモード選択信号ＴＥＳＴ１〜ＴＥＳＴ１６をバッファＢ３１〜Ｂ４６を介して出力するようになっている。

次に、本実施形態の作用について図４を参照しながら説明する。
図４は、テストモード設定のタイミングチャートを示している。波形は、上から順にクロックＣＬＫ、システム共通のパワーオンリセット信号ＰＯＲ、制御信号ＴＥＳＴＤ、専用のリセット信号ＴＥＳＴＲ、シフトレジスタ２の出力データＱ（Ｑ６−Ｑ０）、テストモードへの移行許可信号ＴＥＳＴＥ、テストモード選択信号ＴＥＳＴ１、ＴＥＳＴ２を表している。また、Ｌレベル、Ｈレベルをそれぞれ０、１の論理で示している。

電源が投入された後、時刻ｔ１にパワーオンリセット信号ＰＯＲがＨレベル（インアクティブ）となり、続いて時刻ｔ２にリセット信号ＴＥＳＴＲがＨレベル（インアクティブ）となる。シフトレジスタ２には、ＡＮＤゲートＡ１を介してリセット信号ＰＯＲとＴＥＳＴＲが与えられているので、時刻ｔ２まではリセット状態となる。リセット状態では、シフトレジスタ２内のＤフリップフロップＦ１〜Ｆ７のデータＱ０〜Ｑ６は全てＬレベルとなる。

リセットが解除されると、シフトレジスタ２は、クロックＣＬＫの立ち上がりに同期して保持データＱ５−Ｑ０のシフト動作を行うとともに、制御信号ＴＥＳＴＤをＬＳＢ側のＤフリップフロップＦ１に保持する。時刻ｔ３からｔ４にかけて、制御信号ＴＥＳＴＤがクロックＣＬＫに同期してＨＬＬＬＬＬＨ（＝１０００００１）の順に変化すると、時刻ｔ４のクロックＣＬＫの立ち上がりに同期して、シフトレジスタ２の出力データＱ６−Ｑ０はＨＬＬＬＬＬＨ（＝１０００００１）となる。時刻ｔ４で出力データＱ６がＨレベルになると、ＡＮＤゲートＡ３はＬレベルを出力し、クロックＣＬＫのシフトレジスタ２への入力が停止する。

この時刻ｔ４において、データＱ６−Ｑ０が所定のキーパターン「Ｈ＊＊Ｌ＊＊Ｈ」（＊は任意）に一致するので、デコード回路３は、移行許可信号ＴＥＳＴＦをＬレベルからＨレベルにする。この時、制御信号ＴＥＳＴＤとリセット信号ＴＥＳＴＲはともにＨレベルなので、ＡＮＤゲートＡ２の３つの入力は全てＨレベルとなり、最終的に出力する移行許可信号ＴＥＳＴＦもＨレベル（移行許可）となる。また、Ｑ５、Ｑ４、Ｑ２、Ｑ１が全てＬレベルであるため、デコード回路３およびゲート回路４は、テストモード選択信号ＴＥＳＴ１〜ＴＥＳＴ１６のうちＴＥＳＴ１のみをＨレベルにする。すなわち、テストモード設定回路１は、テストモード１への移行許可を表す信号を出力する。

その後、時刻ｔ５で制御信号ＴＥＳＴＤがＬレベルになると、ＡＮＤゲートＡ２の出力がＬレベルとなり、移行許可信号ＴＥＳＴＦとテストモード選択信号ＴＥＳＴ１はＬレベルになる。その後、時刻ｔ６、ｔ７、ｔ８で制御信号ＴＥＳＴＤがＨレベル、Ｌレベル、Ｈレベルになると、それに伴って移行許可信号ＴＥＳＴＦもＨレベル、Ｌレベル、Ｈレベルになる。すなわち、制御信号ＴＥＳＴＤのデータがキーパターンに一致してテストモードへの移行許可信号ＴＥＳＴＦがＨレベル（移行許可）になっても、制御信号ＴＥＳＴＤをＬレベルにすると移行許可信号ＴＥＳＴＦを直ちにＬレベル（移行不許可）に戻すことができる。

時刻ｔ９においてリセット信号ＴＥＳＴＲがＬレベルになると、シフトレジスタ２の内のＤフリップフロップＦ１〜Ｆ７のデータＱ０〜Ｑ６は全てＬレベルとなり、移行許可信号ＴＥＳＴＥとテストモード選択信号ＴＥＳＴ１〜ＴＥＳＴ１６は全てＬレベルになる。時刻ｔ１０においてリセットが解除されると、シフトレジスタ２は、再びクロックＣＬＫの立ち上がりに同期して制御信号ＴＥＳＴＤのシフト動作を行う。

時刻ｔ１０からｔ１１にかけて、制御信号ＴＥＳＴＤがクロックＣＬＫに同期してＨＨＨＬＬＬＬ（＝１１１００００）の順に変化すると、時刻ｔ１１のクロックＣＬＫの立ち上がりに同期して、シフトレジスタ２の出力データＱ６−Ｑ０はＨＨＨＬＬＬＬ（＝１１１００００）となる。出力データＱ６がＨレベルになるので、ＡＮＤゲートＡ３はＬレベルを出力し、クロックＣＬＫのシフトレジスタ２への入力が再び停止する。出力データＱ６−Ｑ０は所定のキーパターン「Ｈ＊＊Ｌ＊＊Ｈ」に一致しないので、デコード回路３は移行許可信号ＴＥＳＴＥをＬレベル（移行不許可）のまま維持する。また、テストモード選択信号ＴＥＳＴ１〜ＴＥＳＴ１６は全てＬレベルのままとなる。

同様に、時刻ｔ１２においてリセット信号ＴＥＳＴＲがＬレベルになると初期化され、
時刻ｔ１３においてリセットが解除されると、シフトレジスタ２は、再び制御信号ＴＥＳＴＤのシフト動作を行う。時刻ｔ１３からｔ１４にかけて、制御信号ＴＥＳＴＤがＨのままである場合、時刻ｔ１４のクロックＣＬＫの立ち上がりに同期して、シフトレジスタ２の出力データＱ６−Ｑ０はＨＨＨＨＨＨＨ（＝１１１１１１１）となる。この場合も出力データＱ６−Ｑ０は所定のキーパターン「Ｈ＊＊Ｌ＊＊Ｈ」に一致しないので、デコード回路３は移行許可信号ＴＥＳＴＥをＬレベル（移行不許可）のまま維持する。

以上説明したように、本実施形態のテストモード設定回路１は、シフトレジスタ２とデコード回路３とを備え、制御信号ＴＥＳＴＤがクロックＣＬＫに同期して所定のパターン（キーパターン）でレベル変化しながら順次入力されたことを条件として、テストモードへの移行許可信号ＴＥＳＴＥをＨレベル（移行許可）にする。この構成によれば、通常動作モードにおいてノイズ等により制御信号ＴＥＳＴＤにレベル変化が生じても、その変化パターンがクロックＣＬＫに同期した上記キーパターンに一致しない限り移行許可信号ＴＥＳＴＥがＨレベルになることはない。従って、ノイズなどの誤信号によるテストモードへの移行を防止することができる。また、制御信号ＴＥＳＴＤをシリアルに入力するので、少ない端子でテストモードへの移行制御が可能となる。

シフトレジスタ２は、リセットによりＬレベルに初期化される７段のＤフリップフロップＦ１〜Ｆ７から構成されている。そして、ＭＳＢのＤフリップフロップＦ７のデータＱ６がＨレベル、中央位置のＤフリップフロップＦ４のデータＱ３がＬレベル、ＬＳＢのＤフリップフロップＦ１のデータＱ０がＨレベルとなるパターン「（ＭＳＢ）Ｈ＊＊Ｌ＊＊Ｈ（ＬＳＢ）」をキーパターンとしている。すなわち、制御信号ＴＥＳＴＤとして、リセット状態のＬレベルとは異なるＨレベルのデータが入力された後、３クロック周期後に再びＬレベルのデータが入力され、さらにその後３クロック周期後に再びＨレベルのデータが入力された場合に、テストモードへの移行を許可する。

このキーパターンによれば、制御信号ＴＥＳＴＤとしてリセット状態から所定幅のＨレベルのパルス（ＭＳＢ：Ｑ６）および所定幅のＬレベルのパルス（Ｑ３）が順に入力されてシフトレジスタ２内を通過したことが条件とされるので、ノイズ等では極めて成立しにくい条件となり、ノイズ等によるテストモードへの誤った移行許可が極めて出力されにくくなる。

テストモードへの移行許可信号ＴＥＳＴＥは、デコード回路３から上記キーパターンをデコードして得られる移行許可信号ＴＥＳＴＦと制御信号ＴＥＳＴＤとリセット信号ＴＥＳＴＲとのＡＮＤ信号である。従って、仮に移行許可信号ＴＥＳＴＥがＨレベルになっても、制御信号ＴＥＳＴＤまたはリセット信号ＴＥＳＴＲがＬレベルである限り、移行許可信号ＴＥＳＴＦが出力されることはない。このため、（極めて稀であろうが）ノイズ等に起因して上記キーパターンが成立したとしても、制御信号ＴＥＳＴＤまたはリセット信号ＴＥＳＴＲをＬレベルにするだけで移行許可信号ＴＥＳＴＦの出力を禁止してテストモードへの移行を防止でき、或いはパワーオンリセットをかけることなくテストモードから容易に抜け出ることができる。

デコード回路３は、制御信号ＴＥＳＴＤのうち移行許可信号ＴＥＳＴＦの生成に用いたデータＱ０、Ｑ３、Ｑ６を除くデータＱ１、Ｑ２、Ｑ４、Ｑ５をデコードしてテストモード選択信号ＴＥＳＴ１〜ＴＥＳＴ１６を出力する。これにより、複数のテストモードの中から所望するテストモードを選択して移行することができる。

テストモード設定回路１は、パワーオンリセット信号ＰＯＲの他に専用のリセット信号ＴＥＳＴＲによってもリセットされるので、システム内の他の回路ブロックに影響を与えることなくテストモード設定回路１のみをリセットしてテストモードから抜け出ることができる。
シフトレジスタ２のＭＳＢ（Ｑ６）がＨレベルになると、ＡＮＤゲートＡ３を介してシフトレジスタ２へのクロックＣＬＫの入力を停止するように構成したので、外部回路が自らクロックＣＬＫを停止させる必要がなく、テストモード設定回路１の使い勝手が向上する。

なお、本発明は上記し且つ図面に示す実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
シフトレジスタ２内のＤフリップフロップＦ７のデータＱ６（ＭＳＢ）がＨレベル（第２レベル）であって、且つ、その他のＤフリップフロップＦ１〜Ｆ６のうち少なくとも１つのデータが予め定められたレベルである場合に移行許可信号ＴＥＳＴＦを出力するようにデコード回路３を構成してもよい。

この場合、上記少なくとも１つのデータがＬレベル（第１レベル）であることが好ましい。例えば、データＱ６（ＭＳＢ）がＨレベル（第２レベル）でデータＱ０（ＬＳＢ）がＬレベル（第１レベル）の場合（キーパターン「Ｈ＊＊＊＊＊Ｌ」）、データＱ６（ＭＳＢ）がＨレベル（第２レベル）でデータＱ３がＬレベル（第１レベル）の場合（キーパターン「Ｈ＊＊Ｌ＊＊＊」）等である。このようにＨレベルのデータとＬレベルのデータとを少なくとも１つずつ組み合わせてキーパターンを作ることにより、制御信号ＴＥＳＴＤがＨレベルに固定された場合または制御信号ＴＥＳＴＤに所定幅以上のＨレベルを持つノイズが入力された場合に、テストモードへの移行を阻止することができる。

また、上述したキーパターン「Ｈ＊＊Ｌ＊＊Ｈ」に替えて、キーパターン「ＨＬ＊＊＊＊Ｈ」、「Ｈ＊Ｌ＊＊＊Ｈ」、「Ｈ＊＊＊Ｌ＊Ｈ」、キーパターン「Ｈ＊＊＊＊ＬＨ」を用いてもよい。上述したように、ＨレベルのデータとＬレベルのデータとを組み合わせることが好ましいが、変形例としてキーパターン「Ｈ＊＊Ｈ＊＊Ｈ」としてもよい。さらに、シフトレジスタ２内のＤフリップフロップＦ１〜Ｆ７のデータＱ０〜Ｑ６のうち、データＱ６（ＭＳＢ）、Ｑ０（ＬＳＢ）とともにその他の２以上（２個、３個、４個、５個）のデータを用いてキーパターンを構成してもよい。この場合も、データＱ６（ＭＳＢ）をＨレベルとする。

上記実施形態では、Ｄフリップフロップを７段に縦続接続した構成のシフトレジスタ２を用いたが、他の段数（ビット長）を持つシフトレジスタを用いてもよい。
デコード回路３において、テストモード選択信号ＴＥＳＴ１〜ＴＥＳＴ１６を生成するためのデコード回路は、必要に応じて設ければよい。

３入力のＡＮＤゲートＡ２に替えて、移行許可信号ＴＥＳＴＦとリセット信号ＴＥＳＴＲとを入力とする２入力のＡＮＤゲートを用いてもよい。また、３入力のＡＮＤゲートＡ２に替えて、移行許可信号ＴＥＳＴＦと制御信号ＴＥＳＴＤとを入力とする２入力のＡＮＤゲートを用いてもよい。
専用のリセット信号ＴＥＳＴＲは必要に応じて使用すればよい。
テストモード設定回路１は、産業用電子機器、車載機器に限らず、種々の半導体回路に適用できる。また、ＩＣに限らずディスクリートで構成される回路にも適用可能である。

本発明の一実施形態を示すテストモード設定回路の構成図 シフトレジスタの構成図 デコード回路の構成図 テストモード設定のタイミングチャート 従来技術を示す図１相当図

符号の説明

図面中、１はテストモード設定回路、２はシフトレジスタ、３はデコード回路、Ａ２はＡＮＤゲート（ゲート回路）、Ｆ１〜Ｆ７はＤフリップフロップ（データ保持回路）である。

Claims (6)

1. リセット信号の入力により第１レベルに初期化される複数のデータ保持回路を備え、テストモードへの移行情報である第１レベルまたは第２レベルからなるシリアルの制御信号データをクロックに同期して順次入力するとともにＬＳＢ側のデータ保持回路からＭＳＢ側のデータ保持回路に向かって順次シフトし、これらデータ保持回路に設定された制御信号データを並列に出力するシフトレジスタと、
   このシフトレジスタから出力される制御信号データのうちＭＳＢのデータ保持回路に対応する制御信号データが第２レベルであって且つその他の少なくとも１つのデータ保持回路に対応する制御信号データが予め定められたレベルである場合にテストモードへの移行許可信号を出力するデコード回路と、
   前記制御信号と前記リセット信号の何れか一方または両方の信号が所定のレベルである場合に、前記デコード回路から出力された移行許可信号を通過させて出力するゲート回路とから構成されていることを特徴とするテストモード設定回路。
2. 前記デコード回路は、前記シフトレジスタから出力される制御信号データのうちＭＳＢのデータ保持回路に対応する制御信号データが第２レベルであって且つその他の少なくとも１つのデータ保持回路に対応する制御信号データが第１レベルである場合に前記移行許可信号を出力することを特徴とする請求項１記載のテストモード設定回路。
3. 前記デコード回路は、前記シフトレジスタから出力される制御信号データのうちＭＳＢのデータ保持回路とＬＳＢのデータ保持回路に対応する制御信号データがともに第２レベルであって且つその他の１つのデータ保持回路に対応する制御信号データが第１レベルである場合に前記移行許可信号を出力することを特徴とする請求項１記載のテストモード設定回路。
4. 前記デコード回路は、前記シフトレジスタから出力される制御信号データのうち前記移行許可信号の生成に用いた制御信号データを除く制御信号データをデコードすることにより、移行するテストモードの種類を選択するためのテストモード選択信号を出力することを特徴とする請求項１ないし３の何れかに記載のテストモード設定回路。
5. 前記シフトレジスタは、第１レベルのリセット信号が入力されることにより前記データ保持回路を初期化し、
   前記ゲート回路は、前記制御信号と前記リセット信号がともに第２レベルである場合に、前記デコード回路から出力された移行許可信号を通過させて出力することを特徴とする請求項１ないし４の何れかに記載のテストモード設定回路。
6. 前記シフトレジスタに入力されるリセット信号は、パワーオンリセット信号と当該シフトレジスタに対する専用のリセット信号との第１レベルについての論理和信号であることを特徴とする請求項５記載のテストモード設定回路。

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