CN112448705A - 模式选择电路、集成电路及电子设备 - Google Patents

Abstract

本发明公开了一种模式选择电路、集成电路及电子设备，通过信号控制电路、判断电路、模式控制电路、延时电路以及使能输出电路这五个电路的相互配合，可以向使能控制端输出对应的信号，以控制是否进行测试。以及向模式控制端输出对应的信号，以控制进行对应模式的测试。这样在将模式选择电路应用于集成电路中时，可以复用集成电路的管脚，从而可以仅仅采用一种电路即可以实现多种测试模式的控制。

Description

模式选择电路、集成电路及电子设备

技术领域

本发明涉及电子技术领域，特别涉及一种模式选择电路、集成电路及电子设备。

背景技术

集成电路(Integrated Circuit，IC)的体积很小，常常是电子设备的一部分。一般，采用一定的工艺，把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连在一起，制作在一小块或几小块半导体晶片或介质基片上，之后进行封装，成为具有所需电路功能的微型结构。目前，随着半导体行业竞争越来越激烈，各集成电路厂家越来越关注集成电路的性能和集成电路性能的测试，伴随着集成电路的迭代升级，集成电路复杂度越来越高，对集成电路进行测试所需要的测试流程逐渐繁多。为了保证出厂的集成电路的可靠性，需要在出厂前在各个工序都要进行测试以确保功能完整性。然而，一个集成电路需要进行的测试较多，则需要输入的测试信号也较多，这样导致需要在集成电路上设置较多的专用于输入不同测试信号的管脚。在测试完成后，这些管脚可能就要空置了，从而导致管脚浪费，不利于降低集成电路的体积。

发明内容

本发明实施例提供一种模式选择电路、集成电路及电子设备，用以实现多种模式控制输出，在将模式选择电路应用于集成电路中时，可以在不增加集成电路的管脚的情况下，即可实现测试模式的选择，以使集成电路可以在多个测试模式下进行测试。

本发明实施例提供了一种模式选择电路，包括：信号控制电路，判断电路、模式控制电路、延时电路以及使能输出电路；

所述信号控制电路用于根据输入信号端的输入信号和时钟信号端的时钟信号，使多个输出信号端中的各所述输出信号端输出对应的数据信号；以及根据复位信号端的复位信号并在经过第一预设时长后进行复位；

所述判断电路用于接收所述信号控制电路输出的至少部分数据信号，并在接收的各所述数据信号对应的数据与预先存储的预设模式数据相同时，输出具有第一电平的使能控制信号；否则，输出具有第二电平的使能控制信号；

所述延时电路用于接收所述复位信号端的复位信号，并在经过第二预设时长后输出给所述使能输出电路和所述模式控制电路；

所述使能输出电路用于接收来自所述判断电路的所述使能控制信号和所述延时电路输出的信号，并根据接收的所述延时电路输出的信号将所述使能控制信号输出给使能控制端；以及根据所述复位信号端的复位信号进行复位；

所述模式控制电路用于接收所述延时电路输出的信号以及接收至少两个所述输出信号端输出的数据信号，并根据接收的所述延时电路输出的信号将接收的各所述数据信号输出给对应的模式控制端；以及根据所述复位信号端的复位信号进行复位。

可选地，在本发明实施例中，所述信号控制电路包括：M个依次排列的第一反相器和级联的多个移位寄存器；其中，M为大于1的奇数；各所述移位寄存器的时钟端与所述时钟信号端电连接；

所述M个第一反相器中的第一个第一反相器的输入端与所述复位信号端电连接，最后一个第一反相器的输出端与各所述移位寄存器的复位端电连接，其余第一反相器中的前一个第一反相器的输出端与后一个第一反相器的输入端电连接；

第一级移位寄存器的输入端与所述输入信号端电连接；每相邻两个移位寄存器，下一级移位寄存器的输入端与上一级移位寄存器的输出端电连接；

所述判断电路分别与至少部分所述移位寄存器的输出端电连接；

所述模式控制电路与至少两个移位寄存器的输出端电连接。

可选地，在本发明实施例中，与所述模式控制电路电连接的一个移位寄存器为所述最后一级移位寄存器；

与所述模式控制电路电连接的另一个移位寄存器为所述最后一级移位寄存器级联的上一级移位寄存器；

所述判断电路电连接的移位寄存器与所述模式控制电路电连接的移位寄存器不同。

可选地，在本发明实施例中，所述移位寄存器包括：第一D触发器；其中，所述第一D触发器的数据输入端作为所述移位寄存器的输入端，所述第一D触发器的时钟输入端作为所述移位寄存器的时钟端，所述第一D触发器的复位端作为所述移位寄存器的复位端，所述第一D触发器的数据输出端作为所述移位寄存器的输出端。

可选地，在本发明实施例中，所述判断电路包括：组合逻辑电路；其中，所述组合逻辑电路具有逻辑输出端和多个逻辑输入端；

一个所述逻辑输入端与所述信号控制电路的一个所述输出信号端对应电连接，所述逻辑输出端与所述使能输出电路电连接。

可选地，在本发明实施例中，所述使能输出电路包括：第二D触发器；所述第二D触发器的数据输入端与所述判断电路电连接，所述第二D触发器的时钟输入端与所述延时电路电连接，所述第二D触发器的复位端与所述复位信号端电连接，所述第二D触发器的数据输出端与所述使能控制端电连接；和/或，

所述模式控制电路包括：至少两个第三D触发器；其中，每一个所述第三D触发器的数据输入端与对应的所述输出信号端电连接，每一个所述第三D触发器的数据输出端与对应的所述模式控制端电连接；

各所述第三D触发器的时钟输入端均与所述延时电路电连接，各所述第三D触发器的复位端与所述复位信号端电连接。

可选地，在本发明实施例中，所述第一预设时长大于所述第二预设时长。

可选地，在本发明实施例中，所述延时电路包括：N个第二反相器；其中，N为大于1的偶数，且N<M；

所述N个第二反相器中的第一个第二反相器的输入端与所述复位信号端电连接，最后一个第二反相器的输出端与所述使能输出电路和所述模式控制电路电连接，其余第二反相器中的前一个第二反相器的输出端与后一个第二反相器的输入端电连接。

本发明实施例还提供了一种集成电路，包括：集成电路本体以及上述模式选择电路；

所述集成电路本体的第一输入输出设备接口作为所述模式选择电路的输入信号端，所述集成电路本体的第二输入输出设备接口作为所述时钟信号端，所述集成电路本体的复位控制端作为所述复位信号端，所述集成电路本体中的测试电路的使能端作为所述使能控制端，所述集成电路本体中的测试电路的一个模式端作为一个所述模式控制端。

本发明实施例还提供了一种电子设备，包括上述集成电路。

本发明有益效果如下：

本发明实施例提供的模式选择电路、集成电路及电子设备，通过信号控制电路根据输入信号端的输入信号和时钟信号端的时钟信号，使各输出信号端输出对应的数据信号；以及根据复位信号端的复位信号并在经过第一预设时长后进行复位。通过判断电路接收信号控制电路输出的各数据信号，并在接收的各数据信号对应的数据与预先存储的预设模式数据相同时，输出具有第一电平的使能控制信号；否则，输出具有第二电平的使能控制信号。通过延时电路接收复位信号端的复位信号，并在经过第二预设时长后输出给使能输出电路和模式控制电路。通过使能输出电路接收来自判断电路的使能控制信号和延时电路输出的信号，并根据接收的延时电路输出的信号将使能控制信号输出给使能控制端；以及根据复位信号端的复位信号进行复位。通过模式控制电路接收延时电路输出的信号以及接收至少两个输出信号端输出的数据信号，并根据接收的延时电路输出的信号将接收的各数据信号输出给对应的模式控制端；以及根据复位信号端的复位信号进行复位。因此，本发明实施例提供的上述模式选择电路，通过信号控制电路、判断电路、模式控制电路、延时电路以及使能输出电路这五个电路的相互配合，可以向使能控制端输出对应的信号，以控制是否进行测试。以及向模式控制端输出对应的信号，以控制进行对应模式的测试。这样在将模式选择电路应用于集成电路中时，可以复用集成电路的管脚，从而可以仅仅采用一种电路即可以实现多种测试模式的控制。

附图说明

图1a为本发明实施例提供的一种模式选择电路的结构示意图；

图1b为本发明实施例提供的又一种模式选择电路的结构示意图；

图2a为本发明实施例提供的又一种模式选择电路的结构示意图；

图2b为本发明实施例提供的又一种模式选择电路的结构示意图；

图3a为本发明实施例提供的一种模式选择电路的具体结构示意图；

图3b为本发明实施例提供的又一种模式选择电路的具体结构示意图；

图4为本发明实施例提供的集成电路的结构示意图；

图5为本发明实施例提供的一种电路时序图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。并且在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。基于所描述的本发明的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本发明使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。

需要注意的是，附图中各图形的尺寸和形状不反映真实比例，目的只是示意说明本发明内容。并且自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。

本发明实施例提供的一种模式选择电路，如图1a与图1b所示，包括：信号控制电路10，判断电路20、模式控制电路30、延时电路40以及使能输出电路50；

信号控制电路10用于根据输入信号端IN的输入信号和时钟信号端CLK的时钟信号，使多个输出信号端中的各输出信号端OUT_k(1≤k≤K，k和K均为整数，K为输出信号端的总数)输出对应的数据信号；以及根据复位信号端RESET的复位信号并在经过第一预设时长后进行复位；

判断电路20用于接收信号控制电路10输出的至少部分数据信号，并在接收的各数据信号对应的数据与预先存储的预设模式数据相同时，输出具有第一电平的使能控制信号；否则，输出具有第二电平的使能控制信号；其中，一个预设模式数据对应一个测试模式；

延时电路40用于接收复位信号端RESET的复位信号，并在经过第二预设时长后输出给使能输出电路50和模式控制电路30；

使能输出电路50用于接收来自判断电路20的使能控制信号和延时电路40输出的信号，并根据接收的延时电路40输出的信号将该使能控制信号输出给使能控制端EN；以及根据复位信号端RESET的复位信号进行复位；

模式控制电路30用于接收延时电路40输出的信号以及接收至少两个输出信号端输出的数据信号，并根据接收的延时电路40输出的信号将接收的各数据信号输出给对应的模式控制端TM_q(1≤q≤Q，q和Q均为整数，Q为模式控制端的总数)；以及根据复位信号端RESET的复位信号进行复位。

本发明实施例提供的模式选择电路，通过信号控制电路根据输入信号端的输入信号和时钟信号端的时钟信号，使各输出信号端输出对应的数据信号；以及根据复位信号端的复位信号并在经过第一预设时长后进行复位。通过判断电路接收信号控制电路输出的各数据信号，并在接收的各数据信号对应的数据与预先存储的预设模式数据相同时，输出具有第一电平的使能控制信号；否则，输出具有第二电平的使能控制信号。通过延时电路接收复位信号端的复位信号，并在经过第二预设时长后输出给使能输出电路和模式控制电路。通过使能输出电路接收来自判断电路的使能控制信号和延时电路输出的信号，并根据接收的延时电路输出的信号将使能控制信号输出给使能控制端；以及根据复位信号端的复位信号进行复位。通过模式控制电路接收延时电路输出的信号以及接收至少两个输出信号端输出的数据信号，并根据接收的延时电路输出的信号将接收的各数据信号输出给对应的模式控制端；以及根据复位信号端的复位信号进行复位。因此，本发明实施例提供的上述模式选择电路，通过信号控制电路、判断电路、模式控制电路、延时电路以及使能输出电路这五个电路的相互配合，可以向使能控制端输出对应的信号，以控制是否进行测试。以及向模式控制端输出对应的信号，以控制进行对应模式的测试。这样在将模式选择电路应用于集成电路中时，可以复用集成电路的管脚，从而可以仅仅采用一种电路即可以实现多种测试模式的控制。

下面结合具体实施例，对本发明进行详细说明。需要说明的是，下述实施例是为了更好的解释本发明，但不限制本发明。

为了提高集成电路的质量，一般集成电路将使用多种类型的测试模式，以进行较多模式的测试。在具体实施时，模式控制端可以有多个，例如2个、3个、4个或更多，在此不作限定。在本发明实施例中，集成电路可以使用Y(Y≥1且Y为整数)种测试模式，则模式控制电路输出给模式控制端的信号可以有Y种。例如，在模式控制端具有2个时，模式控制电路输出给模式控制端的信号可以有4种，即00、01、10、11。其余同理，在此不作赘述。

需要说明的是，判断电路预先存储的预设模式数据可以具有1个也可以具有多个，在此不作限定。进一步地，预设模式数据可以为二进制数值或十进制数值。在预设模式数据为二进制时，预设模式数据中不全为0；和/或，预设模式数据中不全为1。

在具体实施时，在本发明实施例中，如图2a与图2b所示，信号控制电路10可以包括：M个依次排列的第一反相器VD1_m(1≤m≤M，m均为整数，图2a与图2b以M＝3为例)和级联的多个移位寄存器S_k；其中，M为大于1的奇数；各移位寄存器S_k的时钟端CK与时钟信号端CLK电连接；M个第一反相器VD1_m中的第一个第一反相器VD1_1的输入端与复位信号端RESET电连接，最后一个第一反相器VD1_M的输出端与各移位寄存器的复位端RE电连接，其余第一反相器VD1_m中的前一个第一反相器VD1_m-1的输出端与后一个第一反相器VD1_m的输入端电连接。示例性地，可以使M＝3，这样可以设置3个第一反相器VD1_1、VD1_2、VD1_3。也可以使M＝5，这样可以设置5个第一反相器VD1_1、VD1_2、VD1_3、VD1_4、VD1_5。当然，M的取值可以根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例中，如图2a与图2b所示，第一级移位寄存器S_1的输入端与输入信号端IN电连接。并且，每相邻两个移位寄存器，下一级移位寄存器S_k的输入端与上一级移位寄存器S_k-1的输出端电连接。这样可以使输入信号端IN的信号随着时钟信号端CLK的信号的改变，进行移位输出。示例性地，可以使K＝2，则可以设置2个移位寄存器。也可以使K＝3，则可以设置3个移位寄存器，也可以使K＝4，则可以设置4个移位寄存器。当然，还可以使K＝5、6、7或者更多，这可以根据实际应用环境来设计确定，在此不作限定。

在具体实施时，如图1a所示，可以使判断电路20用于接收信号控制电路10输出的部分数据信号。或者，如图1b所示，也可以使判断电路20用于接收信号控制电路10输出的每一个数据信号。这可以根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例中，可以使判断电路分别与至少部分所述移位寄存器的输出端电连接。示例性地，如图2a所示，判断电路20分别与部分移位寄存器S_1～S_K-2的输出端电连接。示例性地，如图2b所示，判断电路20分别与每一个移位寄存器S_1～S_K的输出端电连接。这样可以将每一个移位寄存器S_k的输出端输出的数据信号输入判断电路20。

在具体实施时，在本发明实施例中，如图2a与图2b所示，模式控制电路30与至少两个移位寄存器的输出端电连接。这样可以将至少两个移位寄存器的输出端输出的数据信号输入模式控制电路30。示例性地，可以使模式控制电路30与两个移位寄存器的输出端电连接。也可以使模式控制电路30与三个移位寄存器的输出端电连接。也可以使模式控制电路30与四个、五个、六个或更多个移位寄存器的输出端电连接。当然，这可以根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例中，如图2a与图2b所示，与模式控制电路30电连接的一个移位寄存器为最后一级移位寄存器S_K，与模式控制电路30电连接的另一个移位寄存器为最后一级移位寄存器S_K级联的上一级移位寄存器S_K-1。当然，与模式控制电路30电连接的另一个移位寄存器也可以为其他移位寄存器，这可以根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例中，如图2a所示，可以使判断电路20电连接的移位寄存器与模式控制电路30电连接的移位寄存器不同。或者，如图2b所示，也可以使判断电路20电连接的移位寄存器与模式控制电路30电连接的移位寄存器相同。这可以根据实际应用环境来设计确定，在此不作限定。

在具体实施时，在本发明实施例中，如图3a与图3b所示，移位寄存器S_k可以包括：第一D触发器D1_k；其中，第一D触发器D1_k的数据输入端SD作为移位寄存器S_k的输入端，第一D触发器D1_k的时钟输入端CP作为移位寄存器S_k的时钟端，第一D触发器D1_k的复位端RD作为移位寄存器S_k的复位端，第一D触发器D1_k的数据输出端QC作为移位寄存器S_k的输出端。在实际应用中，第一D触发器D1_k的结构和工作原理可以与相关技术中的基本相同，在此不作赘述。

在具体实施时，在本发明实施例中，如图3a与图3b所示，判断电路20可以包括：组合逻辑电路FO；其中，组合逻辑电路FO具有逻辑输出端UO和多个逻辑输入端；一个逻辑输入端与信号控制电路10的一个输出信号端对应电连接，逻辑输出端UO与使能输出电路50电连接。具体地，如图3a所示，组合逻辑电路FO具有逻辑输出端UO和多个逻辑输入端X_1～X_K-2，则，逻辑输入端X_1～X_K-2分别一一对应输出信号端OUT_1～OUT_K-2，并且，逻辑输入端X_1～X_K-2与对应的输出信号端OUT_1～OUT_K-2电连接。例如，逻辑输入端X_1与输出信号端OUT_1电连接，逻辑输入端X_2与输出信号端OUT_2电连接，其余依次类推，在此不作赘述。即逻辑输入端X_1与第一D触发器D1_1的数据输出端QC电连接，逻辑输入端X_2与第一D触发器D1_2的数据输出端QC电连接，其余依次类推，在此不作赘述。

或者，如图3b所示，组合逻辑电路FO具有逻辑输出端UO和多个逻辑输入端X_1～X_K，则，逻辑输入端X_1～X_K分别一一对应输出信号端OUT_1～OUT_K，并且，逻辑输入端X_1～X_K与对应的输出信号端OUT_1～OUT_K电连接。例如，逻辑输入端X_1与输出信号端OUT_1电连接，逻辑输入端X_2与输出信号端OUT_2电连接，其余依次类推，在此不作赘述。即一个逻辑输入端X_k与一个第一D触发器D1_k一一对应，则每一个逻辑输入端X_k与对应的第一D触发器D1_k的数据输出端QC电连接。在实际应用中，组合逻辑电路的结构各工作原理可以与相关技术中的基本相同，在此不作赘述。

在具体实施时，在本发明实施例中，如图3a与图3b所示，使能输出电路50可以包括：第二D触发器D2；其中，第二D触发器D2的数据输入端SD与判断电路20电连接，第二D触发器D2的时钟输入端CP与延时电路40电连接，第二D触发器D2的复位端RD与复位信号端RESET电连接，第二D触发器D2的数据输出端QC与使能控制端EN电连接。具体地，第二D触发器D2的数据输入端SD与组合逻辑电路FO的逻辑输出端UO电连接。并且，第二D触发器D2在复位后，其数据输出端QC可以输出低电平(即0)。

在具体实施时，在本发明实施例中，如图3a与图3b所示，模式控制电路30可以包括：至少两个第三D触发器D3_q；其中，每一个第三D触发器D3_q的数据输入端SD与对应的输出信号端电连接，每一个第三D触发器D3_q的数据输出端QC与对应的模式控制端TM_q电连接，各第三D触发器D3_q的时钟输入端CP均与延时电路40电连接，各第三D触发器D3_q的复位端RD与复位信号端RSET电连接。示例性地，第三D触发器D3_1的数据输入端SD与第一D触发器D1_M-1电连接，第三D触发器D3_2的数据输入端SD与第一D触发器D1_M电连接。并且，第三D触发器D3_q在复位后，其数据输出端QC可以输出低电平(即0)。

在具体实施时，在本发明实施例中，如图3a与图3b所示，可以使Q＝2，这样具有两个模式控制端TM_1、TM_2，且具有两个第三D触发器D3_1、D3_2。也可以使Q＝3，这样具有三个模式控制端TM_1、TM_2、TM_3，且具有三个第三D触发器D3_1、D3_2、D3_3。也可以使Q＝43，这样具有四个模式控制端TM_1、TM_2、TM_3、TM_4，且具有四个第三D触发器D3_1、D3_2、D3_3、D3_4。当然，在实际应用中，还可以使Q＝5、6、7或者更多，这可以根据实际应用环境来设计确定，在此不作限定。

为了保持电路的稳定运行，在具体实施时，在本发明实施例中，可以使第一预设时长大于第二预设时长。这样信号控制电路10中各第一D触发器的复位时刻晚于使能输出电路50中的第二D触发器的复位时刻，以及使各第一D触发器的复位时刻晚于模式控制电路中的第三D触发器的复位时刻，从而可以保证在第二D触发器和第三D触发器输出信号之后，对各第一D触发器进行复位，以使各第一D触发器输出低电平(即0)。

在具体实施时，在本发明实施例中，如图3a与图3b所示，延时电路40可以包括：N个第二反相器VD2_n(1≤n≤N，n为整数，图3a与图3b以N＝2为例)；其中，N为大于1的偶数，且N<M；N个第二反相器中的第一个第二反相器VD2_1的输入端与复位信号端RESET电连接，最后一个第二反相器VD2_N的输出端与使能输出电路50和模式控制电路40电连接，其余第二反相器中的前一个第二反相器VD2_n-1的输出端与后一个第二反相器VD2_n的输入端电连接。具体地，最后一个第二反相器VD2_N的输出端与第二D触发器D2的时钟输入端CP电连接，并且最后一个第二反相器VD2_N的输出端与各第三D触发器D3_q的时钟输入端CP电连接。示例性地，可以使N＝2，这样可以设置2个第二反相器VD2_1、VD2_2。也可以使N＝3，这样可以设置3个第二反相器VD2_1、VD2_2、VD2_3。也可以使N＝4，这样可以设置4个第二反相器VD2_1、VD2_2、VD2_3、VD2_4。

基于同一发明构思，本发明实施例还提供了一种集成电路，包括集成电路本体和上述模式选择电路；其中，集成电路本体的第一输入输出设备接口作为模式选择电路的输入信号端，集成电路本体的第二输入输出设备接口作为时钟信号端，集成电路本体的复位控制端作为复位信号端，集成电路本体中的测试电路的使能端作为使能控制端，集成电路本体中的测试电路的一个模式端作为一个模式控制端。该集成电路解决问题的原理与前述模式选择电路相似，因此该集成电路的实施可以参见前述模式选择电路的实施，重复之处在此不再赘述。

需要说明的是，集成电路本体的结构和功能可以与相关技术中的结构和功能基本相同，具体在此不作赘述。

在具体实施时，第一输入输出设备接口可以为通用型输入输出(General-PurposeInput/Output，GPIO)接口。例如，第一输入输出设备接口为集成电路本体中的管脚GPIO0。这样可以通过将集成电路本体中的管脚GPIO0复用为模式选择电路的输入信号端，即可实现测试信号的输入，以控制集成电路本体进行不同模式的测试，从而可以不用再额外的设置其他专用于测试的管脚，进而可以通过简单快捷低成本的方式实现IC量产。

在具体实施时，第二输入输出设备接口也可以为通用型输入输出(General-Purpose Input/Output，GPIO)接口。例如，第二输入输出设备接口为集成电路本体中的管脚GPIO1。这样可以通过将集成电路本体中的管脚GPIO1复用为模式选择电路的时钟信号端，即可实现时钟信号的输入，以控制集成电路本体进行不同模式的测试，从而可以不用再额外的设置其他专用于测试的管脚，进而可以通过简单快捷低成本的方式实现IC量产。

在具体实施时，集成电路本体的复位控制端作为复位信号端，这样可以通过将集成电路本体中的管脚RESET复用为模式选择电路的复位信号端，即可实现复位信号的输入，以控制集成电路本体进行不同模式的测试，从而可以不用再额外的设置其他专用于测试的管脚，进而可以通过简单快捷低成本的方式实现IC量产。

下面以图4所示的结构为例，结合图5所示的信号时序图对本发明实施例提供的模式选择电路的工作过程进行描述。其中，以K＝5，预设模式数据具有d5d4d3d2d1为例。

具体地，在IC上电后，控制管脚RESET的电平为高电平(即1)，通过第一反相器VD1_1～VD1_3的作用，可以使第一D触发器D1_1～D1_5均被复位，从而使得第一D触发器D1_1～D1_5的数据输出端QC的电平均为低电平(即0)。之后，控制管脚RESET的电平为低电平(即0)，可以使第二D触发器D2、第三D触发器D3_1、D3_2均被复位，以使第二D触发器D2的数据输出端QC的电平为低电平(即0)，以及使第三D触发器D3_1、D3_2的数据输出端QC的电平均为低电平(即0)。通过第一反相器VD1_1～VD1_3的作用，使第一D触发器D1_1～D1_5解除复位。通过管脚GPIO0输入携带有数据信号的输入信号in，通过管脚GPIO1输入时钟信号clk，以将特定串行数据d1～d9串入第一D触发器D1_1～D1_5。例如，在T1时刻，第一D触发器D1_1的数据输出端QC的数据为d5，第一D触发器D1_2的数据输出端QC的数据为d4，第一D触发器D1_3的数据输出端QC的数据为d3，第一D触发器D1_4的数据输出端QC的数据为d2，第一D触发器D1_5的数据输出端QC的数据为d1。组合逻辑电路FO接收d5、d4、d3、d2、d1，则组合逻辑电路FO按照其逻辑输入端的顺序将接收的数据排列为d5d4d3d2d1。之后，通过判断接收到的d5d4d3d2d1与预设模式数据d5d4d3d2d1相同，则向第二D触发器D2输出高电平(即1)的使能控制信号。在T2时刻，第一D触发器D1_1～D1_5的数据输出端QC的数据分别为0。组合逻辑电路FO接收0、0、0、0、0，则组合逻辑电路FO按照其逻辑输入端的顺序将接收的数据排列为00000。之后，通过判断接收到的00000与预设模式数据d5d4d3d2d1不相同，则向第二D触发器D2输出低电平(即0)的使能控制信号。

之后，控制管脚RESET的电平为高电平(即1)，由于第二D触发器D2、第三D触发器D3_1、D3_2的复位端直接电连接管脚RESET，从而可以使第二D触发器D2、第三D触发器D3_1、D3_2优先解除复位状态。通过第一反相器VD1_1～VD1_3的作用与第二反相器VD2_1～VD2_2的作用，可以使第一D触发器D1_1～D1_5的复位端接收到低电平(即0)的时刻相比第二D触发器D2、第三D触发器D3_1、D3_2的时钟输入端CP接收到上升沿(即由0切换为1)的时刻晚，因此，在第二D触发器D2、第三D触发器D3_1、D3_2的时钟输入端CP接收到上升沿(即由0切换为1)时，可以将其数据输入端SD的信号锁存下来。也就是说，第二D触发器D2可以将高电平(即1)的使能控制信号锁存下来，第三D触发器D3_1可以将第一D触发器D1_4输出的数据d2锁存下来，第三D触发器D3_2可以将第一D触发器D1_5输出的数据d1锁存下来。之后，第一D触发器D1_1～D1_5被复位。之后，在管脚RESET再次为高电平(即1)时，可以使第二D触发器D2锁存的高电平(即1)的使能控制信号提供给测试电路的使能端，以控制测试电路工作。并且使第三D触发器D3_1锁存的数据d2提供给测试电路的一个模式端，以及使第三D触发器D3_2锁存的数据d1提供给测试电路的另一个模式端，以控制测试电路采用相应的测试模式对集成电路本体进行测试工作。

需要说明的是，在T1时刻开始可以停止对管脚GPIO0输入对应的输入信号。并且，图5所示的电路时序图中的各信号的波形，只是示意性的表示了上述移位寄存器的工作原理，不是直接作为图4所示的电路的工作波形。在实际应用中，可以根据实际应用环境来设计上述电路的具体结构与其对应的电路时序图中的各信号的波形，在此不作限定。

基于同一发明构思，本发明实施例还提供了一种电子设备，包括本发明实施例提供的上述集成电路。该电子设备解决问题的原理与前述集成电路相似，因此该电子设备的实施可以参见前述集成电路的实施，重复之处在此不再赘述。

在具体实施时，在本发明实施例中，电子设备可以为显示装置。例如，显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。对于该显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。

本发明实施例提供的模式选择电路、集成电路及电子设备，通过信号控制电路、判断电路、模式控制电路、延时电路以及使能输出电路这五个电路的相互配合，可以向使能控制端输出对应的信号，以控制是否进行测试。以及向模式控制端输出对应的信号，以控制进行对应模式的测试。这样在将模式选择电路应用于集成电路中时，可以复用集成电路的管脚，从而可以仅仅采用一种电路即可以实现多种测试模式的控制。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种模式选择电路，其特征在于，包括：信号控制电路，判断电路、模式控制电路、延时电路以及使能输出电路；

所述信号控制电路用于根据输入信号端的输入信号和时钟信号端的时钟信号，使多个输出信号端中的各所述输出信号端输出对应的数据信号；以及根据复位信号端的复位信号并在经过第一预设时长后进行复位；

所述判断电路用于接收所述信号控制电路输出的至少部分数据信号，并在接收的各所述数据信号对应的数据与预先存储的预设模式数据相同时，输出具有第一电平的使能控制信号；否则，输出具有第二电平的使能控制信号；

所述延时电路用于接收所述复位信号端的复位信号，并在经过第二预设时长后输出给所述使能输出电路和所述模式控制电路；

所述使能输出电路用于接收来自所述判断电路的所述使能控制信号和所述延时电路输出的信号，并根据接收的所述延时电路输出的信号将所述使能控制信号输出给使能控制端；以及根据所述复位信号端的复位信号进行复位；

所述模式控制电路用于接收所述延时电路输出的信号以及接收至少两个所述输出信号端输出的数据信号，并根据接收的所述延时电路输出的信号将接收的各所述数据信号输出给对应的模式控制端；以及根据所述复位信号端的复位信号进行复位。

2.如权利要求1所述的模式选择电路，其特征在于，所述信号控制电路包括：M个依次排列的第一反相器和级联的多个移位寄存器；其中，M为大于1的奇数；各所述移位寄存器的时钟端与所述时钟信号端电连接；

所述M个第一反相器中的第一个第一反相器的输入端与所述复位信号端电连接，最后一个第一反相器的输出端与各所述移位寄存器的复位端电连接，其余第一反相器中的前一个第一反相器的输出端与后一个第一反相器的输入端电连接；

第一级移位寄存器的输入端与所述输入信号端电连接；每相邻两个移位寄存器，下一级移位寄存器的输入端与上一级移位寄存器的输出端电连接；

所述判断电路分别与至少部分所述移位寄存器的输出端电连接；

所述模式控制电路与至少两个移位寄存器的输出端电连接。

3.如权利要求2所述的模式选择电路，其特征在于，与所述模式控制电路电连接的一个移位寄存器为所述最后一级移位寄存器；

与所述模式控制电路电连接的另一个移位寄存器为所述最后一级移位寄存器级联的上一级移位寄存器；

所述判断电路电连接的移位寄存器与所述模式控制电路电连接的移位寄存器不同。

4.如权利要求2所述的模式选择电路，其特征在于，所述移位寄存器包括：第一D触发器；其中，所述第一D触发器的数据输入端作为所述移位寄存器的输入端，所述第一D触发器的时钟输入端作为所述移位寄存器的时钟端，所述第一D触发器的复位端作为所述移位寄存器的复位端，所述第一D触发器的数据输出端作为所述移位寄存器的输出端。

5.如权利要求1-4任一项所述的模式选择电路，其特征在于，所述判断电路包括：组合逻辑电路；其中，所述组合逻辑电路具有逻辑输出端和多个逻辑输入端；

一个所述逻辑输入端与所述信号控制电路的一个所述输出信号端对应电连接，所述逻辑输出端与所述使能输出电路电连接。

6.如权利要求1-4任一项所述的模式选择电路，其特征在于，所述使能输出电路包括：第二D触发器；所述第二D触发器的数据输入端与所述判断电路电连接，所述第二D触发器的时钟输入端与所述延时电路电连接，所述第二D触发器的复位端与所述复位信号端电连接，所述第二D触发器的数据输出端与所述使能控制端电连接；和/或，

所述模式控制电路包括：至少两个第三D触发器；其中，每一个所述第三D触发器的数据输入端与对应的所述输出信号端电连接，每一个所述第三D触发器的数据输出端与对应的所述模式控制端电连接；

各所述第三D触发器的时钟输入端均与所述延时电路电连接，各所述第三D触发器的复位端与所述复位信号端电连接。

7.如权利要求1-4任一项所述的模式选择电路，其特征在于，所述第一预设时长大于所述第二预设时长。

8.如权利要求7所述的模式选择电路，其特征在于，所述延时电路包括：N个第二反相器；其中，N为大于1的偶数，且N<M；

所述N个第二反相器中的第一个第二反相器的输入端与所述复位信号端电连接，最后一个第二反相器的输出端与所述使能输出电路和所述模式控制电路电连接，其余第二反相器中的前一个第二反相器的输出端与后一个第二反相器的输入端电连接。

9.一种集成电路，其特征在于，包括：集成电路本体以及如权利要求1-8任一项所述的模式选择电路；

所述集成电路本体的第一输入输出设备接口作为所述模式选择电路的输入信号端，所述集成电路本体的第二输入输出设备接口作为所述时钟信号端，所述集成电路本体的复位控制端作为所述复位信号端，所述集成电路本体中的测试电路的使能端作为所述使能控制端，所述集成电路本体中的测试电路的一个模式端作为一个所述模式控制端。

10.一种电子设备，其特征在于，包括如权利要求9所述的集成电路。

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