JP4806631B2 - タイミング発生器および半導体試験装置 - Google Patents

Description

本発明は、半導体試験装置等に用いられるタイミング発生器に関する。

高速通信や高速シリアルインタフェース等の各種のデバイスの試験項目にジッタ耐力試験がある。この試験では、デバイスに入力するクロック信号やデータに対してジッタを付加したときにこのデバイスが正常動作するか否かが確認される。

ところで、半導体試験装置はデバイスに対して各種の試験を行うものであり、この半導体試験装置を用いてジッタ耐力試験を行う場合には、タイミング発生器で生成するタイミングエッジにジッタを付加する必要がある。クロック信号等にジッタを付加するジッタ発生装置としては、クロック信号等を遅延させる可変遅延回路を備えた構成が知られている（例えば、特許文献１参照。）。このジッタ発生装置では、正弦波のオフセット電圧とランプ発生器の出力電圧とを比較することにより、クロック信号の変化のタイミングに正弦波の揺らぎを与えている。
特開平６−１０４７０８号公報（第３−４頁、図１−３）

ところで、上述した特許文献１に開示されたジッタ発生装置では、正弦波のオフセット電圧を発生させる発振器やランプ発生器、電圧比較器等のアナログ回路によって構成されるため、回路規模が大きくなるとともに消費電力が多いという問題があった。また、一般に、タイミング発生器はタイミングエッジを生成するロジカルなＬＳＩであり、アナログ回路によって構成されたジッタ発生装置を同じＬＳＩ内に混在させることは好ましくないという問題もあった。例えば、ＬＳＩ内でデジタル回路とアナログ回路が混在した場合に製造プロセスが複雑になるため製造コストの上昇を招いたり、アナログ回路がデジタル回路に対してノイズ源となってしまうという不都合がある。

本発明は、このような点に鑑みて創作されたものであり、その目的は、出力信号にジッタを付加することが可能であり、しかも、ジッタを付加するアナログ回路が不要であって回路規模を縮小することができ、消費電力を低減することができるタイミング発生器を提供することにある。

上述した課題を解決するために、本発明のタイミング発生器は、基本周期内の指定されたタイミングにおいてタイミングエッジを発生させるものであり、所定周期のリファレンスクロック信号に同期した計数動作を行うカウンタと、基本周期の先頭からタイミングエッジを発生させるまでの時間をリファレンスクロック信号の周期で割ったときの商と余りのそれぞれに対応するデータを出力するタイミングデータ出力手段と、カウンタによる計数値に基づいて、タイミングデータ出力手段から出力されるデータで示される商に相当する時間が経過したことを判定し、判定タイミングに合わせて判定信号を出力する経過時間判定手段と、タイミングエッジの出力タイミングをずらす時間をジッタ振幅値として出力するジッタ発生手段と、タイミングデータ出力手段から出力されるデータで示される余りに相当する第１の時間と、ジッタ発生手段から出力されるジッタ振幅値で示される第２の時間とを加算する加算手段と、経過時間判定手段から出力される判定信号が入力され、加算手段による加算結果で示される時間だけ遅延させて出力する可変遅延手段とを備えている。タイミングエッジを発生するために可変遅延手段を用いる場合に、ジッタ振幅値に相当する時間だけこの可変遅延手段における遅延時間を変更することにより、タイミングエッジに対してジッタを付加することが可能になる。これにより、可変遅延手段の遅延時間を設定する構成にジッタ振幅値を加算するデジタル回路を付加するだけで出力信号としてのタイミングエッジに対してジッタを付加することができ、回路規模の縮小や消費電力の低減が可能になる。

また、上述した経過時間判定手段は、カウンタによる計数値とタイミングデータ出力手段から出力されるデータで示される商とを比較し、これらが一致したときに判定信号を出力する。あるいは、上述したカウンタは、基本周期の開始時に、タイミングデータ出力手段から出力されるデータで示される商を初期値として取り込んだ後、リファレンスクロック信号に同期して計数値を減じる計数動作を行っており、経過時間判定手段は、カウンタによる計数値が０になったことを検出したときに判定信号を出力することが望ましい。これにより、リファレンスクロック信号の周期の整数倍に相当する時間の経過を容易に判定することが可能になる。

また、上述したジッタ発生手段は、タイミングエッジの出力に同期して正弦波状に値が変化するジッタ振幅値を出力することが望ましい。これにより、出力信号に正弦波ジッタを容易に付加することができ、しかも、タイミングエッジの出力に同期した非常に周波数の高い正弦波ジッタを付加することができる。

また、上述したジッタ発生手段は、タイミングエッジの出力に同期して値がランダムに変化するジッタ振幅値を出力することが望ましい。これにより、出力信号にランダムジッタを容易に付加することができ、しかも、タイミングエッジの出力に同期した非常に周波数の高いランダムジッタを付加することができる。

また、上述したジッタ発生手段は、値の更新間隔がランダムに変化するジッタ振幅値を出力することが望ましい。ジッタ成分を付加する間隔を不均等にすることで、ランダム性を高めたランダムジッタを付加することができる。

また、上述した加算手段は、リファレンスクロック信号の１周期以上の時間に相当する加算結果が得られたときに、キャリーとこの加算結果からリファレンスクロック信号の１周期未満の加算結果とを出力し、キャリーが出力されたときにリファレンスクロック信号の周期の整数倍に相当する時間、経過時間判定手段から出力される判定信号が可変遅延手段に入力されるタイミングを遅らせる入力タイミング遅延手段をさらに備えることが望ましい。これにより、リファレンスクロック信号の周期の整数倍に相当する時間だけ確実にタイミングエッジの発生タイミングを遅らせることができる。

また、上述した加算手段は、基本周期の開始タイミングとリファレンスクロック信号の入力タイミングとが一致していないときに、このずれに相当する時間を第１の時間と第２の時間にさらに加算することが望ましい。これにより、リファレンスクロック信号と非同期に基本周期の開始タイミングを設定することができ、任意の値を有する複数の基本周期を連続的に設定することが可能になる。

また、本発明の半導体試験装置は、上述したタイミング発生器と、被試験デバイスの各ピンに入力するパターンデータを発生するパターン発生器と、パターン発生器から出力される各種のパターンデータとこのパターンデータを入力する被試験デバイスの各ピンとを対応させるデータセレクタと、データセレクタから出力されるパターンデータと、タイミング発生器によって発生したタイミングエッジとに基づいて、被試験デバイスに対する波形制御を行うフォーマットコントロール部と、被試験デバイスの各ピンから出力されるデータと、各ピン毎の期待値データとを比較するデジタルコンペア部とを備えている。これにより、アナログ回路を追加することなく半導体試験装置から被試験デバイスに対して入力する信号にジッタを付加することが可能になり、半導体試験装置を用いてジッタ耐力試験を行う場合の回路規模の縮小や消費電力の低減が可能になる。

一実施形態のタイミング発生器が備わった半導体試験装置の全体構成を示す図である。 タイミング発生器の詳細構成を示す図である。 ジッタ発生回路の動作原理の説明図である。 ジッタ発生回路の具体的な構成例を示す図である。 ジッタ発生回路の他の具体的な構成例を示す図である。 ジッタ発生回路の他の具体例を示す図である。 ジッタ発生回路の他の具体例を示す図である。 本実施形態のタイミング発生器の動作タイミング図である。 タイミング発生器の変形例を示す図である。

符号の説明

１０ カウンタ
１２ タイミングメモリ
１４ 一致判定回路
１６ マルチプレクサ
１８、２０、２２ Ｄ型フリップフロップ
２４ ＲＡＴＥメモリ
２６、２８、３０ 加算器
３２ ジッタ発生回路
３４ インバータ回路
３６、３８ アンド回路
４０ ＦＩＦＯメモリ
４２ 可変遅延回路
１００ ＤＵＴ
１１０ テスタプロセッサ
１２０ タイミング発生器
１３０ パターン発生器
１４０ データセレクタ
１５０ フォーマットコントロール部
１６０ ピンカード
１７０ デジタルコンペア部

以下、本発明を適用した一実施形態のタイミング発生器について、図面を参照しながら詳細に説明する。

図１は、一実施形態のタイミング発生器が備わった半導体試験装置の全体構成を示す図である。図１に示す半導体試験装置は、ＤＵＴ（被測定デバイス）１００に対してジッタ耐力試験を含む各種の試験を行うためのものであり、ＤＵＴ１００に対して試験に必要な各種の信号を入出力するために、テスタプロセッサ１１０、タイミング発生器１２０、パターン発生器１３０、データセレクタ１４０、フォーマットコントロール部１５０、ピンカード１６０、デジタルコンペア部１７０を含んで構成されている。

上述したテスタプロセッサ１１０は、オペレーティングシステム（ＯＳ）によって所定のテストプログラムを実行してＤＵＴ１００に対する各種の試験を行うために半導体試験装置の全体を制御する。タイミング発生器１２０は、試験に必要な基本周期を設定するとともに、この設定した基本周期内に含まれる各種のタイミングエッジを生成する。パターン発生器１３０は、ＤＵＴ１００のクロックピンを含む各ピンに入力するパターンデータを発生する。データセレクタ１４０は、パターン発生器１３０から出力される各種のパターンデータと、これを入力するＤＵＴ１００の各ピンとを対応させる。フォーマットコントロール部１５０は、パターン発生器１３０によって発生されデータセレクタ１４０によって選択されたパターンデータと、タイミング発生器１２０によって生成されたタイミングエッジとに基づいて、ＤＵＴ１００に対する波形制御を行う。

また、ピンカード１６０は、フォーマットコントロール部１５０およびデジタルコンペア部１７０とＤＵＴ１００との間の物理的なインタフェースをとるためのものである。ピンカード１６０は、ＤＵＴ１００の対応するピンに所定のパターン波形を印加するドライバと、ピンに現れる電圧波形と所定のローレベル電圧およびハイレベル電圧との比較を同時に行うデュアルコンパレータと、任意に負荷電流の値が設定可能なプログラマブル負荷と、ピンに接続された所定の抵抗値（例えば５０Ω）を有する終端抵抗とを含んで構成されている。なお、ＤＵＴ１００のピンの中には、アドレス端子に対応するピンのように所定のデータを入力するだけのピンもあり、このようなピンについては上述したデュアルコンパレータやプログラマブル負荷、終端抵抗は不要であって、ドライバのみが接続されている。デジタルコンペア部１７０は、ＤＵＴ１００の各ピンの出力に対して、データセレクタ１４０で選択された各ピン毎の期待値データを比較する。この比較を行うタイミングは、タイミング発生器１２０で生成されるストローブ信号のタイミングエッジＳＴＲＢで指定される。

図２は、タイミング発生器１２０の詳細構成を示す図である。図２に示すように、タイミング発生器１２０は、カウンタ１０、タイミングメモリ１２、一致判定回路１４、マルチプレクサ１６、Ｄ−ＦＦ（Ｄ型フリップフロップ）１８、２０、２２、ＲＡＴＥメモリ２４、加算器２６、２８、３０、ジッタ発生回路３２、インバータ回路３４、アンド回路３６、３８、ＦＩＦＯメモリ４０、可変遅延回路４２を含んで構成されている。

カウンタ１０は、ＲＡＴＥ信号によってリセットされ、ＲＥＦＣＬＫ（リファレンスクロック）信号に同期した計数動作を行う。ＲＡＴＥ信号とは、試験に必要な基本周期を設定するためのものであり、基本周期の開始タイミングに対応するＲＥＦＣＬＫ信号の１周期分だけハイレベルに設定される。ＲＥＦＣＬＫ信号は、例えば４ｎｓの周期を有している。

タイミングメモリ１２は、基本周期の開始タイミングを基準としてタイミングエッジの発生タイミングを示す時間データを格納するためのものであり、ＲＥＦＣＬＫ信号の周期の整数倍の時間データ（基本周期をリファレンスクロック信号の周期で割ったときの商を示す値）が上位ｎビット（ＭＳＢ）に、この周期以下の時間データ（基本周期をリファレンスクロック信号の周期で割ったときの余りを示す値）が下位ｍビット（ＬＳＢ）にそれぞれ格納される。ＲＡＴＥ信号に同期してアドレス信号（ＴＳ信号）が入力され、このＲＡＴＥ信号に対応して設定される基本周期内におけるタイミングエッジの発生タイミングを示す（ｎ＋ｍ）ビットの時間データがタイミングメモリ１２から読み出される。

一致判定回路１４は、カウンタ１０のカウント値（ｎビット）とタイミングメモリ１２の上位ｎビットの時間データとが入力されており、これらの全ビットの一致判定を行う。これらの全ビットが一致した場合には一致判定回路１４の出力がハイレベルになる。ＲＡＴＥメモリ２４は、１つ前の基本周期をＲＥＦＣＬＫ信号の周期で割った余りとしてのｍビットデータを格納するためのものである。

加算器３０は、ＲＡＴＥメモリ２４から読み出されたｍビットデータと、Ｄ型フリップフロップ２２に格納されたｍビットのデータを加算する。この結果は、ＲＥＦＣＬＫ信号に同期してＤ型フリップフロップ２２に格納される。したがって、各基本周期をＲＥＦＣＬＫ信号の周期で割った余りのデータが加算器３０とＤ型フリップフロップ２２とを用いて累積される。

加算器２６は、タイミングメモリ１２の下位のｍビットデータと上述した加算器３０から出力されるｍビットデータとを加算する。ｍビットの加算結果は、後段の加算器２８に入力される。また、この加算処理において最上位ビットからの桁上がりが生じた場合には、ｃａｒｒｙ（キャリー）がマルチプレクサ１６に送られる。加算器２８は、前段の加算器２６から出力されたｍビットデータと、ジッタ発生回路３２から出力されるｍビットのジッタ成分データとを加算する。ｍビットの加算結果は、ＦＩＦＯメモリ４０に入力される。また、この加算処理において最上位ビットからの桁上がりが生じた場合には、ｃａｒｒｙがマルチプレクサ１６に送られる。

マルチプレクサ１６は、一致判定回路１４から出力される信号（１ビットデータ）と、２つのＤ型フリップフロップ１８、２０のそれぞれから出力される信号とが入力されており、加算器２６、２８から送られてくるｃａｒｒｙに応じた選択動作を行う。一方のＤ型フリップフロップ１８は、一致判定回路１４から出力された信号をＲＥＦＣＬＫ信号に同期して取り込んで保持する。他方のＤ型フリップフロップ２０は、一方のＤ型フリップフロップ１８から出力される信号をＲＥＦＣＬＫ信号に同期して取り込んで保持する。このようにして、一致判定回路１４から出力された信号と、この信号をＲＥＦＣＬＫ信号の１周期分遅らせた信号と、２周期分遅らせた信号とがマルチプレクサ１６に入力される。マルチプレクサ１６は、２つの加算器２６、２８のそれぞれから出力されるｃａｒｒｙの有無に応じて、具体的には、ｃａｒｒｙが全く入力されない場合には一致判定回路１４の出力信号を選択的に出力し、いずれか一方のｃａｒｒｙのみが入力された場合にはＤ型フリップフロップ１８の出力信号（一致判定回路１４の出力信号をＲＥＦＣＬＫ信号の１周期分だけ遅らせた信号）を選択的に出力し、両方のｃａｒｒｙが入力された場合にはＤ型フリップフロップ２０の出力信号（一致判定回路１４の出力信号をＲＥＦＣＬＫ信号の２周期分だけ遅らせた信号）を選択的に出力する。アンド回路３６は、マルチプレクサ１６の出力信号と、ＲＥＦＣＬＫ信号をインバータ回路３４によって反転させた信号とが入力されており、これら２つの信号の論理積信号を出力する。

ジッタ発生回路３２は、ジッタ成分データを発生する。ＦＩＦＯメモリ４０は、加算器２８から出力されるｍビットデータをアンド回路３８の出力信号（一致判定回路１４の出力信号とＲＥＦＣＬＫ信号の論理積信号）に同期して取り込んで、アンド回路３６の出力信号に同期してこの取り込んだデータを入力順に出力する。可変遅延回路４２は、ＲＥＦＣＬＫ信号の１周期分に相当する最大可変遅延量を有しており、アンド回路３６の出力信号を、ＦＩＦＯメモリ４０から出力されるｍビットデータに対応する時間だけ遅延して出力する。

図３は、ジッタ発生回路３２の動作原理の説明図であり、タイミング発生器１２０によって生成されるタイミングエッジに対して例えば正弦波ジッタを付加する場合が示されている。図３において、横軸が経過時間を、縦軸が付加される正弦波ジッタの値を表すジッタ振幅値をそれぞれ示している。ジッタ発生回路３２は、図３に示すように、時間経過とともに値が周期的に変化するｊビットのジッタ振幅値データを生成して出力する。

図４は、ジッタ発生回路３２の具体的な構成例を示す図である。図４に示すジッタ発生回路は、カウンタ５０とジッタメモリ５２を備えている。カウンタ５０は、ＲＥＦＣＬＫに同期して計数動作を行う。ジッタメモリ５２は、カウンタ５０の計数値によって指定されるアドレスにｊビットのジッタ振幅値データを格納しており、ＲＥＦＣＬＫ信号に同期してカウンタ５０の計数動作を進行するとこのジッタ振幅値データが順番に読み出される。ジッタメモリ５２を用いる場合には、格納するジッタ振幅値データの内容を変更するだけで、図３に示すような正弦波ジッタだけでなく様々な種類のジッタを容易に生成することができる。しかも、リファレンスクロック信号に同期させることでタイミングエッジの出力に同期した非常に周波数の高いジッタを付加することができる。

図５は、ジッタ発生回路３２の他の具体的な構成例を示す図である。図５に示すジッタ発生回路は、排他的論理和回路６０、複数のＤ型フリップフロップ６２、カウンタ５０、ジッタメモリ５２を備えている。カウンタ５０とジッタメモリ５２は、図４に示したものと同じであり、カウンタ５０の前段に排他的論理和回路６０とＮ個の縦続接続されたＤ型フリップフロップ６２とからなるランダムビット列発生回路が設けられている。排他的論理和回路６０にはＮ個のＤ型フリップフロップ６２の中の２つの出力値が入力されており、これら２つの出力値の排他的論理和信号を所定の（例えば初段の）Ｄ型フリップフロップ６２に入力する。このようにして生成されるランダムビット列がカウンタ５０にクロック信号として入力される。したがって、図４に示す構成ではカウンタ５０の計数動作がＲＥＦＣＬＫ信号に同期して規則的に行われていたのに対し、図５に示す構成ではカウンタ５０の計数動作がランダムビット列の内容にしたがって不規則に行われる点が異なっている。ジッタ成分を付加する間隔を不均等にすることで、時間的なランダム性を有するジッタを付加することができる。

図６は、ジッタ発生回路３２の他の具体例を示す図である。図６に示すジッタ発生回路は、排他的論理和回路６０と複数のＤ型フリップフロップ６２とによって構成されるランダムビット列発生回路を備えている。このランダムビット列発生回路自体は、図５に示す構成に含まれるものと同じであり、複数のＤ型フリップフロップ６２の中からｊ個の出力が並列に取り出されてｊビットのジッタ振幅値データとして用いられる。これにより、容易にランダムジッタを生成することができる。しかも、タイミングエッジの出力に同期した非常に周波数の高いランダムジッタを付加することができる。

図７は、ジッタ発生回路３２の他の具体例を示す図である。図７に示すジッタ発生回路は、排他的論理和回路６０、複数のＤ型フリップフロップ６２、ロジック回路７０を備えている。排他的論理和回路６０と複数のＤ型フリップフロップ６２とによって構成されるランダムビット列発生回路自体は図５に示す構成に含まれるものと同じであり、その後段にロジック回路７０が接続されている。ロジック回路７０は、複数のＤ型フリップフロップ６２の全部あるいは一部の出力が並列に入力されており、これら複数ビットのデータに対して所定の処理を行う。所定の処理の内容としては、例えばデータの上限値や下限値を設定してこれらの範囲から外れるデータをマスクする処理や、所定の計算式に基づく演算を行ってデータの値を変換する処理などが含まれる。ロジック回路７０から出力されるｊビットデータがジッタ振幅値データとして用いられる。

上述したタイミングメモリ１２がタイミングデータ出力手段に、一致判定回路１４が経過時間判定手段に、ジッタ発生回路３２がジッタ発生手段に、加算器２６、２８、３０が加算手段に、可変遅延回路４２が可変遅延手段に、マルチプレクサ１６、Ｄ型フリップフロップ１８、２０が入力タイミング遅延手段にそれぞれ対応する。

本実施形態のタイミング発生器１２０はこのような構成を有しており、次にその動作を説明する。図８は、本実施形態のタイミング発生器１２０の動作タイミング図である。例えば、ＲＥＦＣＬＫ信号の周期が４ｎｓ、ＲＡＴＥ信号によって設定される基本周期が順番に４．８ｎｓ、７．５ｎｓ、１８．０ｎｓ、それぞれの基本周期内でのタイミングエッジの発生タイミングが３．３ｎｓ、４．０ｎｓ、１１．０ｎｓに設定されているものとする（図８（Ａ））。

（１）基本周期４．８ｎｓ、タイミングエッジ３．３ｎｓに対応する動作
基本周期４．８ｎｓに対応するＲＡＴＥ信号が入力されると、カウンタ１０は、ＲＥＦＣＬＫ信号に同期した計数動作を開始し、最初の計数値「０」を出力する（図８（Ｃ）、（Ｄ））。また、この動作と並行して、タイミングメモリ１２からは、タイミングエッジの発生タイミング３．３ｎｓに対応する上位ｎビット（ＭＳＢ）と下位ｍビット（ＬＳＢ）のデータを読み出す動作が行われる。タイミングエッジの発生タイミング３．３ｎｓは、ＲＥＦＣＬＫ信号の周期である４．０ｎｓよりも小さいため、この場合には「０」を内容とする上位ｎビットのデータと、３．３ｎｓに相当する値を内容とする下位ｍビットのデータとが読み出される（図８（Ｅ）、（Ｇ））。読み出された上位のｎビットデータ「０」は一致判定回路１４に入力され、下位のｍビットデータは加算器２６に入力される。なお、タイミングメモリ１２やＲＡＴＥメモリ２４からデータを読み出す前に、例えばテスタプロセッサ１１０の制御によってこれらのデータを書き込む処理が行われている。

一致判定回路１４は、タイミングメモリ１２から読み出されたｎビットデータ「０」と、カウンタ１０の最初の計数値「０」とを比較する。この場合には２つの値が一致するので、一致判定回路１４からはハイレベルの信号が出力される（図８（Ｆ））。

また、ＲＡＴＥメモリ２４からは、１つ前の基本周期をＲＥＦＣＬＫ信号の周期で割った余りとしてのｍビットデータが読み出されるが、この時点ではそれ以前の余り分がないため０ｎｓを示すｍビットデータが読み出される（図８（Ｈ））。また、Ｄ型フリップフロップ２２からは一つ前の基本周期に対応してＲＡＴＥメモリ２４から読み出されて保持されたｍビットデータ（今回は、前回に保持されたデータがないため、初期値「０」（＝０ｎｓ）を内容としたｍビットデータ）が読み出される（図８（Ｉ））。さらに、ジッタ発生回路３２からは、ジッタ振幅値ｐ１に対応するｊビットデータが読み出される（図８（Ｊ））。

この結果、３つの加算器２６、２８、３０を用いた全加算結果として、（３．３＋ｐ１）ｎｓに相当するｍビットデータが得られる（図８（Ｋ））。なお、ｐ１が０．７ｎｓ未満の場合には、この加算結果は４．０ｎｓ以下となってｃａｒｒｙが発生しないため、マルチプレクサ１６では一致判定回路１４の出力信号が選択され、マルチプレクサ１６の出力信号がＲＥＦＣＬＫ信号の１周期分ハイレベルに変化する（図８（Ｌ））。したがって、アンド回路３６からはＲＥＦＣＬＫ信号のハイレベル区間に対応する間ハイレベルを維持する信号が出力され、高分解能の可変遅延回路４２に入力される（図８（Ｍ））。可変遅延回路４２は、アンド回路３６から入力される信号を、ＦＩＦＯメモリ４０から出力されるｍビットデータに相当する時間だけ遅延させて出力する。この場合には、加算器２８から出力されるｍビットデータで示される全加算結果が（３．３＋ｐ１）ｎｓであり、加算器２８から出力されたこの全加算結果を示すｍビットデータがＦＩＦＯメモリ４０を介して可変遅延回路４２に入力されるため、可変遅延回路４２からは、アンド回路３６から入力された信号を（３．３＋ｐ１）ｎｓ遅延させた信号が出力される（図８（Ｎ））。

また、（３．３＋ｐ１）ｎｓが４．０ｎｓ以上である場合には、加算器２８における加算動作において発生したｃａｒｒｙがマルチプレクサ１６に入力されるとともに、加算器２８からは（３．３＋ｐ１−４．０）ｎｓを示すｍビットデータが出力される。この場合には、マルチプレクサ１６ではＤ型フリップフロップ１８の出力信号が選択されるため、一致判定回路１４の出力信号をＲＥＦＣＬＫ信号の１周期分遅らせた信号がマルチプレクサ１６から出力される。したがって、アンド回路３６からはＲＥＦＣＬＫ信号の次の周期のハイレベル区間に対応する間ハイレベルを維持する信号が出力され、可変遅延回路４２に入力される。そして、可変遅延回路４２からは、アンド回路３６から入力された信号を（３．３＋ｐ１−４．０）ｎｓ遅延させた信号が出力される。

（２）基本周期７．５ｎｓ、タイミングエッジ４．０ｎｓに対応する動作
上述した基本周期４．８ｎｓに対応する動作に続けて基本周期７．５ｎｓに対応するＲＡＴＥ信号が入力されると、カウンタ１０は、ＲＥＦＣＬＫ信号に同期した計数動作を初期値「０」から再度開始する。なお。一つ前の基本周期４．８ｎｓはＲＥＦＣＬＫ信号の２周期分（８ｎｓ）よりも短いため、次の基本周期７．５ｎｓに対応するＲＡＴＥ信号は、一つ前の基本周期４．８ｎｓに対応する２周期目のＲＥＦＣＬＫ信号に対応する期間がハイレベルとなり、それ以後はローレベルとなる（図８（Ｂ）、（Ｃ））。

また、カウンタ１０による計数動作と並行して、タイミングメモリ１２からは、タイミングエッジの発生タイミング４．０ｎｓに対応する上位ｎビット（ＭＳＢ）と下位ｍビット（ＬＳＢ）のデータを読み出す動作が行われる。タイミングエッジの発生タイミング４．０ｎｓは、ＲＥＦＣＬＫ信号の周期である４．０ｎｓと同じであるため、この場合には「１」を内容とする上位ｎビットのデータと、０．０ｎｓに相当する値を内容とする下位ｍビットのデータとが読み出される（図８（Ｅ）、（Ｇ））。読み出された上位のｎビットデータ「１」は一致判定回路１４に入力され、下位のｍビットデータは加算器２６に入力される。

一致判定回路１４は、タイミングメモリ１２から読み出されたｎビットデータ「１」と、カウンタ１０の最初の計数値「０」とを比較する。この場合には２つの値が一致しないため、一致判定回路１４からはローレベルの信号が出力される。次に、カウンタ１０の計数が進んで計数値が「１」になると、タイミングメモリ１２から読み出されたｎビットデータとカウンタ１０の計数値「１」とが一致するため、一致判定回路１４からはハイレベルの信号が出力される（図８（Ｆ））。

また、ＲＡＴＥメモリ２４からは、１つ前の基本周期４．８ｎｓをＲＥＦＣＬＫ信号の周期４．０ｎｓで割った余り０．８ｎｓを示すｍビットデータが読み出される（図８（Ｈ））。また、Ｄ型フリップフロップ２２からは一つ前の基本周期４．８ｎｓに対応してＲＡＴＥメモリ２４から読み出されて保持された０．０ｎｓを示すｍビットデータが読み出される（図８（Ｉ））。さらに、ジッタ発生回路３２からは、ジッタ振幅値ｐ２に対応するｊビットデータが読み出される（図８（Ｊ））。

この結果、３つの加算器２６、２８、３０を用いた全加算結果として、（０．８＋ｐ２）ｎｓに相当するｍビットデータが得られる（図８（Ｋ））。なお、ｐ２が３．２ｎｓ未満の場合には、この加算結果は４．０ｎｓ以下となってｃａｒｒｙが発生しないため、マルチプレクサ１６では一致判定回路１４の出力信号が選択され、マルチプレクサ１６の出力信号がＲＥＦＣＬＫ信号の１周期分ハイレベルに変化する（図８（Ｌ））。したがって、アンド回路３６からはＲＥＦＣＬＫ信号のハイレベル区間に対応する間ハイレベルを維持する信号が出力され、高分解能の可変遅延回路４２に入力される（図８（Ｍ））。可変遅延回路４２は、アンド回路３６から入力される信号を、ＦＩＦＯメモリ４０から出力されるｍビットデータに相当する時間だけ遅延させて出力する。この場合には、加算器２８から出力されるｍビットデータで示される全加算結果が（０．８＋ｐ２）ｎｓであり、加算器２８から出力されたこの全加算結果を示すｍビットデータがＦＩＦＯメモリ４０を介して可変遅延回路４２に入力されるため、可変遅延回路４２からは、アンド回路３６から入力された信号を（０．８＋ｐ２）ｎｓ遅延させた信号が出力される（図８（Ｎ））。

また、（０．８＋ｐ２）ｎｓが４．０ｎｓ以上である場合には、加算器２８における加算動作において発生したｃａｒｒｙがマルチプレクサ１６に入力されるとともに、加算器２８からは（０．８＋ｐ２−４．０）ｎｓを示すｍビットデータが出力される。この場合には、マルチプレクサ１６ではＤ型フリップフロップ１８の出力信号が選択されるため、一致判定回路１４の出力信号をＲＥＦＣＬＫ信号の１周期分遅らせた信号がマルチプレクサ１６から出力される。したがって、アンド回路３６からはＲＥＦＣＬＫ信号の次の周期のハイレベル区間に対応する間ハイレベルを維持する信号が出力され、可変遅延回路４２に入力される。そして、可変遅延回路４２からは、アンド回路３６から入力された信号を（０．８＋ｐ２−４．０）ｎｓ遅延させた信号が出力される。

（３）基本周期１８．０ｎｓ、タイミングエッジ１１．０ｎｓに対応する動作
上述した基本周期７．５ｎｓに対応する動作に続けて基本周期１８．０ｎｓに対応するＲＡＴＥ信号が入力されると、カウンタ１０は、ＲＥＦＣＬＫ信号に同期した計数動作を初期値「０」から再度開始する。なお。それ以前の基本周期４．８ｎｓ、７．５ｎｓの合計値１２．３ｎｓは、ＲＥＦＣＬＫ信号の３周期分（１２ｎｓ）よりも長く４周期分（１６ｎｓ）よりも短いため、次の基本周期１８．０ｎｓに対応するＲＡＴＥ信号は、一つ前の基本周期７．５ｎｓと今回の基本周期１８．０ｎｓの境界部分に対応するＲＥＦＣＬＫ信号の１周期分がハイレベルとなり、それ以後はローレベルとなる（図８（Ｂ）、（Ｃ））。

また、カウンタ１０による計数動作と並行して、タイミングメモリ１２からは、タイミングエッジの発生タイミング１１．０ｎｓに対応する上位ｎビット（ＭＳＢ）と下位ｍビット（ＬＳＢ）のデータを読み出す動作が行われる。タイミングエッジの発生タイミング１１．０ｎｓは、ＲＥＦＣＬＫ信号の周期である４ｎｓの２倍と３．０ｎｓを加算したものであるため、この場合には「２」を内容とする上位ｎビットのデータと、３．０ｎｓに相当する値を内容とする下位ｍビットのデータとが読み出される（図８（Ｅ）、（Ｇ））。読み出された上位のｎビットデータ「２」は一致判定回路１４に入力され、下位のｍビットデータは加算器２６に入力される。

一致判定回路１４は、タイミングメモリ１２から読み出されたｎビットデータ「２」と、カウンタ１０の最初の計数値「０」とを比較する。この場合には２つの値が一致しないため、一致判定回路１４からはローレベルの信号が出力される。カウンタ１０の計数が進んで計数値が「２」になると、タイミングメモリ１２から読み出されたｎビットデータとカウンタ１０の計数値「２」とが一致するため、一致判定回路１４からはハイレベルの信号が出力される（図８（Ｆ））。

また、ＲＡＴＥメモリ２４からは、１つ前の基本周期７．５ｎｓをＲＥＦＣＬＫ信号の周期４．０ｎｓで割った余り３．５ｎｓを示すｍビットデータが読み出される（図８（Ｈ））。また、Ｄ型フリップフロップ２２からは一つ前の基本周期７．５ｎｓに対応してＲＡＴＥメモリ２４から読み出されて保持された０．８ｎｓを示すｍビットデータが読み出される（図８（Ｉ））。さらに、ジッタ発生回路３２からは、ジッタ振幅値ｐ３に対応するｊビットデータが読み出される（図８（Ｊ））。

加算器２６では、タイミングメモリ１２から読み出された３．０ｎｓを示すｍビットデータと、加算器３０による加算結果４．３ｎｓ（＝３．５＋０．８）とが入力され、これらを加算した結果、ｃａｒｒｙと３．３ｎｓを示すｍビットデータとが出力される。この結果、３つの加算器２６、２８、３０を用いた全加算結果として、ｃａｒｒｙと（３．３＋ｐ３）ｎｓに相当するｍビットデータが得られる（図８（Ｋ））。なお、ｐ３が０．７ｎｓ未満の場合には、この加算結果は４．０ｎｓ以下となって後段の加算器２８からはｃａｒｒｙが発生せず、前段の加算器２６のみからｃａｒｒｙが出力される。この場合には、マルチプレクサ１６ではＤ型フリップフロップ１８の出力信号が選択されるため、一致判定回路１４の出力信号をＲＥＦＣＬＫ信号の１周期分遅らせた信号がマルチプレクサ１６から出力される。したがって、アンド回路３６からはＲＥＦＣＬＫ信号の次の周期のハイレベル区間に対応する間ハイレベルを維持する信号が出力され、可変遅延回路４２に入力される。そして、可変遅延回路４２からは、アンド回路３６から入力された信号を（３．３＋ｐ３）ｎｓ遅延させた信号が出力される。

また、（３．３＋ｐ３）ｎｓが４．０ｎｓ以上である場合には、加算器２８における加算動作において発生したｃａｒｒｙがマルチプレクサ１６に入力されるとともに、加算器２８からは（３．３＋ｐ３−４．０）ｎｓを示すｍビットデータが出力される。この場合には、２つのｃａｒｒｙが入力されたマルチプレクサ１６ではＤ型フリップフロップ２０の出力信号が選択されるため、一致判定回路１４の出力信号をＲＥＦＣＬＫ信号の２周期分遅らせた信号がマルチプレクサ１６から出力される。したがって、アンド回路３６からはＲＥＦＣＬＫ信号の２周期先のハイレベル区間に対応する間ハイレベルを維持する信号が出力され、可変遅延回路４２に入力される。そして、可変遅延回路４２からは、アンド回路３６から入力された信号を（３．３＋ｐ３−４．０）ｎｓ遅延させた信号が出力される。

なお、ジッタ発生回路３２から出力されるジッタ振幅値ｐ１、ｐ２、ｐ３は、図４や図６に示す構成ではＲＥＦＣＬＫ信号の各周期毎に値が変更されるが、図５や図７に示す構成ではＲＥＦＣＬＫ信号の各周期毎に値が変更されるとは限らないため連続して同じ値が維持される場合もある。

このように、本実施形態のタイミング発生器１２０では、タイミングエッジを発生するために可変遅延回路４２を用いる場合に、ジッタ振幅値に相当する時間だけこの可変遅延回路４２における遅延時間を変更することにより、タイミングエッジに対してジッタを容易に付加することが可能になる。特に、可変遅延回路４２の遅延時間を設定する構成にジッタ振幅値を加算するデジタル回路（ジッタ発生回路３２や加算器２８）を付加するだけで出力信号としてのタイミングエッジに対してジッタを付加することができ、アナログ回路の追加や混在が不要になることから回路規模の縮小や消費電力の低減が可能になる。

また、上述したジッタ発生手段は、タイミングエッジの出力に同期して正弦波状に値が変化するジッタ振幅値を出力することが望ましい。これにより、出力信号に正弦波ジッタを容易に付加することができ、しかも、タイミングエッジの出力に同期した非常に周波数の高い正弦波ジッタを付加することができる。

また、上述したジッタ発生手段は、タイミングエッジの出力に同期して値がランダムに変化するジッタ振幅値を出力することが望ましい。これにより、出力信号にランダムジッタを容易に付加することができ、しかも、タイミングエッジの出力に同期した非常に周波数の高いランダムジッタを付加することができる。

また、上述したジッタ発生手段は、値の更新間隔がランダムに変化するジッタ振幅値を出力することが望ましい。ジッタ成分を付加する間隔を不均等にすることで、ランダム性を高めたランダムジッタを付加することができる。

また、本実施形態のタイミング発生器１２０では、基本周期の開始タイミングからの遅延時間がリファレンスクロック信号の１周期以上の時間に相当する場合に、加算器２６、２８からｃａｒｒｙが出力され、マルチプレクサ１６によってＤ型フリップフロップ１８、２０のいずれかの出力が選択されるようになっており、リファレンスクロック信号の周期の整数倍に相当する時間だけ確実にタイミングエッジの発生タイミングを遅らせることができる。

また、基本周期の開始タイミングとリファレンスクロック信号の入力タイミングとが一致していないとき（図８に示した基本周期７．５ｎｓ、１８．０ｎｓの場合）に、このずれに相当する時間を加算器３０を用いて加算してタイミングエッジ発生のための遅延時間を設定しており、これにより、リファレンスクロック信号と非同期に基本周期の開始タイミングを設定することができ、任意の値を有する複数の基本周期を連続的に設定することが可能になる。

また、本実施形態の半導体試験装置は、上述したタイミング発生器を備えることにより、アナログ回路を追加することなく被試験デバイスに対して入力する信号にジッタを付加することが可能になる。これにより、半導体試験装置を用いてジッタ耐力試験を行う場合の回路規模の縮小や消費電力の低減が可能になる。

なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。例えば、上述した実施形態では、カウンタ１０は、ＲＡＴＥ信号が入力されたときに計数動作を開始し、計数値がタイミングメモリ１２のＭＳＢから出力されるｎビットデータで示される値と一致したときに一致判定回路１４からハイレベルの信号が出力されるようにしたが、同等の動作を他の構成を用いて行うようにしてもよい。

図９は、タイミング発生器の変形例を示す図である。図９に示す構成は、図２に示した構成に対し、カウンタ１０をリファレンスクロック信号に同期した計数値を減じるカウンタ１０Ａに置き換えるとともに、一致判定回路１４をカウンタ１０Ａの計数値が「０」になったことを判定して判定信号を出力するゼロ判定回路（経過時間判定手段に対応する）１４Ａに置き換えた点が異なっている。カウンタ１０Ａは、ＲＡＴＥ信号が入力されたときに、タイミングメモリ１２のＭＳＢから出力されるｎビットデータを取り込んで計数動作を開始する。ゼロ判定回路１４Ａは、カウンタ１０Ａの計数値が「０」になったときにハイレベルの信号を出力する。このような構成を用いた場合であっても、一致判定回路１４の出力信号と同じ内容を有する信号をゼロ判定回路１４Ａから出力することができる。

本発明によれば、タイミングエッジを発生するために可変遅延手段を用いる場合に、ジッタ振幅値に相当する時間だけこの可変遅延手段における遅延時間を変更することにより、タイミングエッジに対してジッタを付加することが可能になる。これにより、可変遅延手段の遅延時間を設定する構成にジッタ振幅値を加算するデジタル回路を付加するだけで出力信号としてのタイミングエッジに対してジッタを付加することができ、回路規模の縮小や消費電力の低減が可能になる。

Claims (9)

1. 基本周期内の指定されたタイミングにおいてタイミングエッジを発生させるタイミング発生器において、
   所定周期のリファレンスクロック信号に同期した計数動作を行うカウンタと、
   前記基本周期の先頭から前記タイミングエッジを発生させるまでの時間を前記リファレンスクロック信号の周期で割ったときの商と余りのそれぞれに対応するデータを出力するタイミングデータ出力手段と、
   前記カウンタによる計数値に基づいて、前記タイミングデータ出力手段から出力されるデータで示される前記商に相当する時間が経過したことを判定し、判定タイミングに合わせて判定信号を出力する経過時間判定手段と、
   前記タイミングエッジの出力タイミングをずらす時間をジッタ振幅値として出力するジッタ発生手段と、
   前記タイミングデータ出力手段から出力されるデータで示される前記余りに相当する第１の時間と、前記ジッタ発生手段から出力される前記ジッタ振幅値で示される第２の時間とを加算する加算手段と、
   前記経過時間判定手段から出力される判定信号が入力され、前記加算手段による加算結果で示される時間だけ遅延させて出力する可変遅延手段と、
   を備えるタイミング発生器。
2. 請求項１において、
   前記経過時間判定手段は、前記カウンタによる計数値と前記タイミングデータ出力手段から出力されるデータで示される前記商とを比較し、これらが一致したときに前記判定信号を出力するタイミング発生器。
3. 請求項１において、
   前記カウンタは、前記基本周期の開始時に、前記タイミングデータ出力手段から出力されるデータで示される前記商を初期値として取り込んだ後、前記リファレンスクロック信号に同期して計数値を減じる計数動作を行っており、
   前記経過時間判定手段は、前記カウンタによる計数値が０になったことを検出したときに前記判定信号を出力するタイミング発生器。
4. 請求項１において、
   前記ジッタ発生手段は、前記タイミングエッジの出力に同期して正弦波状に値が変化する前記ジッタ振幅値を出力するタイミング発生器。
5. 請求項１において、
   前記ジッタ発生手段は、前記タイミングエッジの出力に同期して値がランダムに変化する前記ジッタ振幅値を出力するタイミング発生器。
6. 請求項１において、
   前記ジッタ発生手段は、値の更新間隔がランダムに変化する前記ジッタ振幅値を出力するタイミング発生器。
7. 請求項１において、
   前記加算手段は、前記リファレンスクロック信号の１周期以上の時間に相当する加算結果が得られたときに、キャリーとこの加算結果から前記リファレンスクロック信号の１周期未満の加算結果とを出力し、
   前記キャリーが出力されたときに前記リファレンスクロック信号の周期の整数倍に相当する時間、前記経過時間判定手段から出力される前記判定信号が前記可変遅延手段に入力されるタイミングを遅らせる入力タイミング遅延手段をさらに備えるタイミング発生器。
8. 請求項１において、
   前記加算手段は、前記基本周期の開始タイミングと前記リファレンスクロック信号の入力タイミングとが一致していないときに、このずれに相当する時間を前記第１の時間と前記第２の時間にさらに加算するタイミング発生器。
9. 請求項１に記載されたタイミング発生器と、
   被試験デバイスの各ピンに入力するパターンデータを発生するパターン発生器と、
   前記パターン発生器から出力される各種のパターンデータとこのパターンデータを入力する前記被試験デバイスの各ピンとを対応させるデータセレクタと、
   前記データセレクタから出力されるパターンデータと、前記タイミング発生器によって発生した前記タイミングエッジとに基づいて、前記被試験デバイスに対する波形制御を行うフォーマットコントロール部と、
   前記被試験デバイスの各ピンから出力されるデータと、各ピン毎の期待値データとを比較するデジタルコンペア部と、
   を備える半導体試験装置。

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