KR101756944B1 - 클록 신호 생성 회로 및 이를 포함하는 전력 공급 장치 - Google Patents

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Abstract

본 발명은 클록 신호 생성 회로 및 이를 포함하는 전력 공급 장치에 관한 것이다.
본 발명은 입력 클록 신호의 한 주기를 기준 클록 신호를 이용하여 카운트하고 카운트 신호를 생성하는 카운트, 및 상기 카운트 신호 및 상기 기준 클록 신호를 입력받고, 상기 카운트 신호를 분주하여 몫과 나머지를 생성하고, 상기 몫을 출력 클록 신호의 기본 주기로 설정하고, 상기 나머지를 상기 입력 클록 신호의 한 주기 동안 발생하는 복수 주기의 출력 클록 신호에 분산 배치하는 클록 발생기를 포함한다.

Description

클록 신호 생성 회로 및 이를 포함하는 전력 공급 장치{CLOCK SIGNAL GENERATION CIRCUIT AND POWER SUPPLY DEVICE COMPRISING THE SAME}
본 발명은 클록 신호 생성 회로 및 이를 포함하는 전력 공급 장치에 관한 것이다.
입력 신호의 주파수를 소정의 출력 주파수로 변경하여 출력하는 주파수 합성기(frequency synthesizer)는 위상 고정 루프(phase locked loop)를 이용한다.
도 1은 종래 위상 고정 루프를 이용하는 주파수 합성기를 나타낸 도면이다.
도 1에 도시된 바와 같이, 주파수 합성기(1)는 위상 검출부(phase detector)(2), 펄스-전압 변환기(3), 전압 제어 오실레이터(voltage controlled oscillator)(4), 및 분주기(divider)(5)를 포함한다.
전압 제어 오실레이터(4)는 입력된 전압에 따르는 주파수를 가지는 출력 신호를 생성한다. 분주기(5)는 출력 주파수를 입력 신호의 주파수로 변경하기 위해 출력 신호를 분주하여 위상 검출부(2)로 피드백 한다.
위상 검출부(2)는 피드백된 신호와 입력 신호를 비교하여 두 신호의 위상 차에 따라 펄스 신호를 생성한다.
펄스-전압 변환기(3)는 펄스 신호에 따라 전압 제어 오실레이터에 입력되는 전압을 조절하여, 출력 신호의 주파수가 출력 주파수와 같게 한다.
펄스-전압 변환기(3)는 전하 펌프(charge pump)와 루프 필터(loop filter)를 포함하고, 루프 필터는 전하 펌프로부터 전달되는 전하 또는 전하 펌프로 전달되는 전하에 따라 충방전되는 커패시터를 포함한다.
이 때, 입력 신호의 주파수가 낮을수록 루프 필터의 커패시터 사이즈가 증가하는 문제점이 있다. 즉, 종래 주파수 합성부는 느린 주파수 대역의 입력 신호의 주파수를 출력 주파수로 변경하기 위해 큰 사이즈의 커패시터가 필요한 문제점을 가지고 있다. 커패시터 사이즈가 크면 반도체 기술로 집적이 불가능하다.
이를 해결하기 위해서 디지털 위상 고정 루프(digital phase locked loop) 방식을 사용할 수 있다. 그런데 이 방식에서는 위상 고정을 위해 입력 신호의 수 주기가 필요한데, 입력 신호의 주파수가 낮을 경우 수 주기는 매우 긴 시간이 된다.
커패시터의 사이즈 증가 없이 저주파 대역의 입력 신호의 주파수를 출력 주파수로 변경할 수 있는 회로를 제공하고자 한다.
본 발명의 일 실시 예에 따른 클록 신호 생성회로는, 입력 클록 신호의 한 주기를 기준 클록 신호를 이용하여 카운트하고 카운트 신호를 생성하는 카운터, 및 상기 카운트 신호 및 상기 기준 클록 신호를 입력받고, 상기 카운트 신호를 분주하여 몫과 나머지를 생성하고, 상기 몫을 출력 클록 신호의 기본 주기로 설정하고, 상기 나머지를 상기 입력 클록 신호의 한 주기 동안 발생하는 복수 주기의 출력 클록 신호에 분산 배치하는 클록 발생기를 포함한다.
상기 클록 발생기는, 상기 몫만큼의 상기 기준 클록 신호의 복수 주기를 상기 출력 클록 신호의 기본 주기로 설정하고, 상기 입력 클록 신호의 한 주기 동안 발생하는 상기 출력 클록 신호의 복수의 주기 중 상기 나머지만큼의 주기를 상기 기본 주기에 상기 기준 클록 신호의 한 주기를 더한 변조 주기로 설정한다.
상기 클록 발생기는, 상기 카운트 신호를 상기 출력 클록 신호의 출력 주파수에 대응하는 상수로 분주하여 상기 몫과 상기 나머지를 생성하는 분주기, 상기 입력 클록 신호의 한 주기가 시작되는 시점에 동기되어 입력되는 상기 몫에 따르는 상기 기준 주기를 이용하여 펄스 신호를 생성하는 펄스 발생기, 상기 나머지 및 상기 펄스 신호를 입력받고, 상기 펄스 신호의 매 주기마다 변조 연산을 수행한 결과에 따라 상기 나머지가 상기 출력 클록 신호에 분산 배치되는 동작을 제어하는 변조기, 상기 펄스 신호의 주기를 상기 기준 클록 신호 한 주기만큼 지연시켜 출력하는 지연기, 및 상기 변조기의 제어에 따라 상기 펄스 생성기의 펄스 신호 및 상기 지연기의 펄스 신호 중 하나를 선택하여 상기 출력 클록 신호로 출력하는 선택기를 포함한다.
상기 펄스 발생기는, 상기 출력 클록 신호의 매 주기 발생 시점으로부터 기준 주기가 경과한 시점에 상기 펄스 신호를 생성한다. 상기 변조기는, 상기 펄스 신호의 매 주기마다 상기 변조 연산을 수행하면서, 상기 변조 연산 결과에 따라 상기 입력 클록 신호의 한 주기 동안 발생하는 상기 출력 클록 신호의 복수 주기 중 상기 나머지를 분산 배치할 주기를 선택하는 변조 제어 신호를 생성하고, 상기 선택기는 상기 변조 제어 신호에 따라 상기 펄스 생성기의 펄스 신호 및 상기 지연기의 펄스 신호 중 하나를 선택한다.
상기 변조기는 상기 변조 연산에 따라, 상기 나머지를 상기 상수로 나누어 변조 상수를 산출하고, 상기 펄스 신호의 매 주기마다 상기 변조 상수를 더하여 변조 상수의 합을 산출하며, 상기 변조 상수의 합이 소정 값 이상일 때의 상기 출력 클록 신호의 주기를 상기 변조 주기로 선택하는 변조 제어 신호를 생성한다.
상기 카운터는, 상기 입력 클록 신호의 주기 시작 시점에 동기되는 동기 신호를 생성하고, 상기 클록 발생기는, 상기 동기 신호에 따라 상기 입력 클록 신호의 한 주기 단위로, 상기 몫을 기본 주기로 설정하고, 상기 나머지를 상기 복수 주기의 출력 클록 신호에 분산 배치한다.
상기 클록 발생기는, 상기 동기 신호를 이용하여 상기 입력 클록 신호의 매 주기를 구분하고, 상기 입력 클록 신호의 새로운 주기 시점에 직적 주기에 대응하는 카운트 신호를 분주하여 상기 입력 클록 신호의 직전 주기에 대응하는 몫 및 나머지를 생성하고, 상기 몫 만큼의 상기 기준 클록 신호의 복수 주기를 상기 출력 클록 신호의 기본 주기로 설정하고, 상기 입력 클록 신호의 한 주기 동안 발생하는 상기 출력 클록 신호의 복수의 주기 중 상기 나머지만큼의 주기를 상기 기본 주기에 상기 기준 클록 신호의 한 주기를 더한 변조 주기로 설정한다.
상기 클록 발생기는, 상기 카운트 신호를 상기 출력 클록 신호의 출력 주파수에 대응하는 상수로 분주하여 상기 몫과 상기 나머지를 생성하는 분주기, 상기 동기 신호가 발생하는 시점에 동기되어 입력되는 상기 몫에 따르는 상기 기준 주기를 이용하여 펄스 신호를 생성하는 펄스 발생기, 상기 동기 신호가 발생하는 시점에 동기되어 상기 나머지를 입력받고, 상기 펄스 신호의 매 주기 마다 변조 연산을 수행하여, 상기 변조 연산 결과에 따라 상기 나머지가 상기 출력 클록 신호에 분산 배치되는 동작을 제어하는 변조기, 상기 펄스 신호의 주기를 상기 기준 클록 신호 한 주기만큼 지연시켜 출력하는 지연기, 및 상기 변조기의 제어에 따라 상기 펄스 생성기의 펄스 신호 및 상기 지연기의 펄스 신호 중 하나를 선택하여 상기 출력 클록 신호로 출력하는 선택기를 포함한다.
상기 펄스 발생기는, 상기 출력 클록 신호의 매 주기 발생 시점으로부터 기준 주기가 경과한 시점에 상기 펄스 신호를 생성한다. 상기 변조기는, 상기 동기 신호가 발생한 시점부터 상기 펄스 신호의 매 주기 마다 상기 변조 연산을 수행하고, 상기 변조 연산 결과에 따라 상기 나머지가 분산 배치될 상기 출력 클록 신호의 주기를 선택하는 변조 제어 신호를 생성하고, 상기 선택기는 상기 변조 제어 신호에 따라 상기 펄스 생성기의 펄스 신호 및 상기 지연기의 펄스 신호 중 하나를 선택한다.
상기 클록 신호 생성 회로는, 상기 카운트 신호를 상기 입력 클록 신호의 한 주기 단위로 저장하고, 상기입력 클록 신호에 동기되어 상기 카운트 신호를 상기 클록 발생기로 출력하는 래치를 더 포함한다.
본 발명의 다른 실시 예에 따른 전력 공급 장치는, 전파 정류 전압에 따르는 입력 클록 신호를 이용하여 기준 신호를 생성하고, 상기 기준 신호에 따라 전력 스위치의 스위칭 동작을 제어한다. 상기 전력 공급 장치는, 상기 전파 정류 전압에 대응하는 감지 전압을 생성하는 전압 감지부, 상기 감지 전압과 소정의 영교차기준전압을 비교한 결과에 따라 상기 입력 클록 신호를 생성하는 영교차검출부, 및 상기 입력 클록 신호의 한 주기를 기준 클록 신호를 이용하여 카운트한 결과에 따르는 카운트 신호를 분주하여 몫과 나머지를 생성하고, 상기 몫을 출력 클록 신호의 기본 주기로 설정하고, 상기 나머지를 상기 입력 클록 신호의 한 주기 동안 발생하는 복수 주기의 출력 클록 신호에 분산 배치하는 클록 신호 생성 회로를 포함한다.
상기 전력 공급 장치는, 상기 출력 클록 신호를 이용하여 상기 기준 신호의 패턴에 적합한 디지털 기준 신호를 생성하는 패턴 발생기, 및 상기 디지털 기준 신호에 따라 상기 기준 신호를 생성하는 디지털-아날로그 변환기를 더 포함한다.
상기 패턴 발생기는, 상기 기준 신호의 패턴을 저장하고 있는 룩-업 테이블을 포하하고, 상기 룩-업 테이블을 이용하여, 상기 출력 클록 신호의 한 주기 단위로 상기기준 신호의 패턴에 따르는 전압을 나타내는 디지털 값으로 구성된 상기 디지털 기준 신호를 생성한다.
상기 전력 공급 장치는, 상기 전력 스위치에 흐르는 전류에 대응하는 스위칭감지전압 및 상기 기준 신호를 비교한 결과에 따라 상기 스위칭 동작을 제어하는 PWM 제어부를 더 포함하는 전력 공급 장치.
상기 전압 감지부는, 상기 전력 스위치의 입력단 전압을 이용하여 전파 정류 전압에 대응하는 감지 전압을 생성한다.
본 발명의 실시 예에 따르면, 저항 및 큰 사이즈의 커패시터를 사용하지 않고 정류 입력 전압에 따르는 클록 신호를 생성하는 클록 신호 생성 회로 및 이를 이용하여 기준 신호를 생성하는 전력 공급 장치가 제공된다.
도 1은 위상 고정 루프를 이용하는 주파수 합성기를 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 클록 신호 생성 회로를 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 클록 발생기의 구성을 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 입력 클록 신호, 동기 신호, 기준 클록 신호, 및 출력 클록 신호를 나타낸 파형도이다.
도 5는 본 발명의 실시 예에 따른 기준 클록 신호, 펄스 신호, 변조제어신호, 및 출력 클록 신호를 나타낸 파형도이다.
도 6은 본 발명의 실시 예에 따른 클록 신호 생성 회로를 이용하는 전력 공급 장치를 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 전파 정류 전압, 감지전압, 및 입력 클록 신호를 나타낸 파형도이다.
도 8은 본 발명의 실시 예에 따른 전파 정류 전압, 감지 전압, 및 입력 클록 신호를 나타낸 파형도이다.
도 9는 본 발명의 실시 예에 따른 기준 신호의 패턴들을 나타낸 파형도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 2는 본 발명의 실시 예에 따른 클록 신호 생성 회로를 나타낸 도면이다.
클록 신호 생성회로(100)는 입력 클록 신호(CLK_IN)를 입력받고, 입력 클록 신호(CLK_IN)의 주기를 감지하여 이를 소정 비율(1/L)로 분주하여, 입력 클록 신호(CLK_IN)에 동기되고 주파수가 L배되는 출력 클록 신호(CLK_GEN)를 생성한다.
이 때, 클록 신호 생성 회로(100)는 입력 클록 신호(CLK_IN)와 함께 기준 클록 신호(GCLK)를 입력받고, 입력 클록 신호(CLK_IN)의 주기를 카운트하고, 출력 클록 신호(CLK_GEN)를 생성하는데 사용한다. 기준 클록 신호(GCLK)는 입력 클록 신호(CLK_IN) 보다 높은 주파수를 가지고, 그 주파수가 높을수록 입력 클록 신호(CLK_IN)의 주기를 정확하게 측정할 수 있다.
본 발명의 실시 예에서, 입력 클록 신호(CLK_IN)의 주파수를 입력 주파수, 출력 클록 신호(CLK_GEN)의 주파수를 출력 주파수라 한다.
도 2에 도시된 바와 같이, 클록 신호 생성회로(100)는 카운터(10), 래치(20), 및 클록 발생기(30)를 포함한다.
카운터(10)는 입력 클록 신호(CLK_IN)의 한 주기를 기준 클록 신호(GCLK)를 이용하여 카운트한다. 구체적으로 카운터(10)는 입력 클록 신호(CLK_IN)의 하강 에지(또는 상승 에지) T1부터 다음 하강 에지(또는 다음 상승 에지) T2의 기간을 기준 클록 신호(GCLK)를 이용하여 카운트 한다.
기준 클록 신호(GCLK)를 이용하여 카운트 하는 것은, 기간 T1-T2 동안 카운터(10)가 기준 클록 신호(GCLK)의 주기를 카운트하는 것을 의미한다. 카운터(10)는 카운트 결과를 n-bit 신호로 나타내어 카운트 신호(CNT)를 생성한다.
예를 들어, 입력 클록 신호(CLK_IN)가 100hz인 경우, 한 주기는 0.01초이다. 기준 클록 신호(GCLK)가 100khz이면, 입력 클록 신호(CLK_IN)의 한 주기 동안 기준 클록 신호(GCLK) 1000개가 발생한다. 카운트 신호(CNT)는 1000을 나타내는 n-bit 신호(예를 들면, 1111111000)가 된다.
카운터(10)는 입력 클록 신호(CLK_IN)의 주기 시작 시점에 동기되는 동기 신호(SYNC)를 생성한다. 즉, 카운터(10)가 입력 클록 신호(CLK_IN)의 하강 에지 및 이에 연속하는 하강 에지 사이의 기간(T1-T2)을 기준 클록 신호(GCLK)를 이용하여 카운트 하는 경우, 하강 에지의 발생 시점인 T1에 동기되어 발생하는 펄스인 동기 신호(SYNC)를 생성한다. 동기 신호(SYNC)의 발생 시점에 대해서는 후술한다.
래치(20)는 카운트 신호(CNT)를 입력 클록 신호(CLK_IN)의 한 주기 단위로 저장하고, 입력 클록 신호(CLK_IN)에 동기되어 카운트 신호(CNT)를 클록 발생기(30)로 전달한다. 구체적으로, 래치(20)와 클록 발생기(30)는 동기 신호(SYNC)에 동기되어 동작한다.
즉, 동기 신호(SYNC)가 새로운 입력 클록 신호(CLK_IN)의 하강 에지에 동기되어 발생하면, 래치(20)는 저장된 카운트 신호(CNT)를 클록 발생기(30)로 전달하고, 클록 발생기(30)는 카운트 신호(CNT)를 받아 출력 클록 신호(CLK_GEN)를 생성한다. 따라서 래치(20) 및 클록 발생기(30)는 입력 클록 신호(CLK_IN)에 동기되어 동작하고, 입력 클록 신호(CLK_IN)를 카운트한 결과에 따른 카운트 신호(CNT)가 다음 주기의 입력 클록 신호(CLK_IN) 발생 시점에 클록 발생기(30)로 전달된다.
클록 발생기(30)는 카운트 신호(CNT) 및 기준 클록 신호(GCLK)를 입력받고, 카운트 신호(CNT)를 분주하여 몫과 나머지를 생성하고, 몫을 출력 클록 신호(CLK_GEN)의 기본 주기로 설정하고, 입력 클록 신호(CLK_IN)의 한 주기 동안 발생하는 출력 클록 신호(CLK_GEN)의 복수 주기에 나머지를 분산 배치한다.
기본 주기는, 몫만큼의 기준 클록 신호(GCLK)의 복수 주기를 출력 클록 신호(CLK_GEN)의 한 주기로 설정한 경우, 출력 클록 신호(CLK_GEN)의 한 주기를 의미한다. 클록 발생기(30)는 입력 클록 신호(CLK_IN)의 한 주기 동안 발생하는 출력 클록 신호(CLK_GEN)의 복수 주기 중 나머지만큼의 복수의 주기를 기본 주기에 기준 클록 신호(GCLK)의 한 주기를 더한 변조 주기로 설정한다. 클록 발생기(30)는 몫에 대응하는 횟수만큼 기준 클록 신호(GCLK)의 주기를 카운트하여 출력 클록 신호의 기본 주기를 설정할 수 있다.
그러면, 입력 클록 신호(CLK_IN)의 한 주기 중 발생하는 출력 클록 신호의 복수의 주기 중 특정 주기에 나머지가 편중되어 발생하는 오차를 방지할 수 있다.
이 때, 몫과 나머지는 입력 클록 신호(CLK_IN)의 한 주기 단위로 갱신되고, 몫과 나머지는 기준 클록 신호(GCLK)의 한 주기를 단위로 표현된다. 클록 발생기(30)는 동기 신호(SYNC)에 따라 입력 클록 신호(CLK_IN)의 매 주기를 구분한다. 즉, 동기 신호(SYNC)가 발생하는 시점에 새로운 주기 시작을 감지하고, 직전 주기의 카운트 신호(CNT)를 분주하여 몫과 나머지를 생성한다.
클록 발생기(30)의 구체적인 내용은 도 3을 참조하여 설명한다.
도 3은 본 발명의 실시 예에 따른 클록 발생기의 구성을 나타낸 도면이다.
도 3에 도시된 바와 같이, 클록 발생기(30)는 분주기(310), 펄스 발생기(320), 변조기(330), 지연기(340), 및 선택기(350)를 포함한다.
분주기(310), 펄스 발생기(320), 및 변조기(330)는 동기 신호(SYNC)에 입력클록 신호(CLK_IN)의 주기 단위로 카운트 신호(CNT), 몫(CNT_Q) 및 나머지(CNT_R)임을 인식한다. 예를 들어, 동기 신호(SYNC)가 하이 레벨의 펄스인 경우, 분주기(310), 펄스 발생기(320), 및 변조기(330) 각각은 펄스 발생 시점에 입력되는 카운트 신호(CNT), 몫(CNT_Q), 및 나머지(CNT_R)에 따라 동작을 시작한다.
분주기(310)는 카운트 신호(CNT)를 출력 클록 신호(CLK_GEN)의 출력 주파수에 대응하는 상수(L)로 분주하여(divide) 몫(CNT_Q)과 나머지(CNT_R)를 생성한다.
예를 들어, 상수(L)이 64인 경우, 입력 클록 신호(CLK_IN)의 한 주기 동안 출력 클록 신호(CLK_GEN)의 64주기가 발생하는 출력 주파수가 설정된다. 그러면, 분주기(310)는 동기 신호(SYNC)의 발생 시점에 입력되는 카운트 신호(CNT)를 64로 나눈다. 카운트 신호(CNT)가 1000인 경우, 몫(CNT_Q)은 15이고, 나머지(CNT_R)는 40이 된다.
펄스 발생기(320)는 입력 클록 신호(CLK_IN)의 한 주기가 시작되는 시점에 동기되어 입력되는 몫(CNT_Q)에 따르는 기준 주기를 이용하여 펄스 신호(PULSE_OUT)를 생성한다. 펄스 발생기(320)는 출력 클록 신호(CLK_GEN)의 매 주기 발생 시점으로부터 기준 주기가 경과한 시점에 펄스 신호(PULSE_OUT)를 생성한다.
기준 주기는 몫(CNT_Q) 만큼의 기준 클록 신호(GCLK)가 발생하는 기간이다. 기준 주기는 입력 클록 신호(CLK_IN)의 한 주기가 시작되는 시점에 몫(CNT_Q)에 따라 결정된다. 예를 들면, 몫(CNT_Q)이 15인 경우, 기준 클록 신호(GCLK)의 15주기가 기준 주기로 설정된다.
새로운 주기의 입력 클록 신호(CLK_IN)가 발생하는 시점(예를 들면, 하강 에지)에 동기되어 동기 신호(SYNC)가 발생한다. 펄스 발생기(320)는 동기 신호(SYNC)의 발생 시점에 입력되는 몫(CNT_Q)에 대응하는 기준 주기를 이용하여 펄스 신호(PULSE_OUT)를 생성한다. 동기 신호(SYNC)의 발생 시점에 입력되는 몫(CNT_Q)은 직전 주기의 입력 클록 신호(CLK_IN)에 대응하는 카운트 신호(CNT)의 몫(CNT_Q)이다.
펄스 발생기(320)는 출력 클록 신호(CLK_GEN)의 매 주기 발생 시점부터 기준 주기가 경과한 시점에 새로운 주기의 펄스 신호(PULSE_OUT)를 반복적으로 생성한다. 즉, 새로운 주기의 입력 클록 신호(CLK_IN)가 종료되기 전까지 직전 주기의 입력 클록 신호(CLK_IN)에 대응하는 기준 주기에 따라 출력 클록 신호(CLK_GEN)의 매 주기 발생 시점에 동기되어 펄스 신호(PULSE_OUT)가 반복적으로 생성된다.
변조기(330)는 동기 신호(SYNC)의 발생 시점에 동기되어 입력되는 나머지(CNT_R) 및 펄스 신호(PULSE_OUT)를 입력받고, 펄스 신호(PULSE_OUT)의 매 주기마다 변조 연산을 수행한 결과에 따라 나머지(CNT_R)가 출력 클록 신호(CLK_GEN)에 분산 배치되는 동작을 제어한다.
나머지(CNT_R)가 출력 클록 신호(CLK_GEN)에 분산 배치되면, 입력 클록 신호(CLK_IN)의 한 주기 동안 발생하는 출력 클록 신호(CLK_GEN)의 복수 주기 중 기준 주기보다 기준 클록 신호(GCLK)의 한 주기만큼 긴 변조 주기를 가지는 출력 클록 신호(CLK_GEN)가 발생한다. 즉, 입력 클록 신호(CLK_IN)의 한 주기 동안 발생하는 출력 클록 신호(CLK_GEN)의 복수 주기 중 변조 주기를 가지는 주기 개수는 나머지(CNT_R)와 동일하다.
예를 들어, 입력 클록 신호(CLK_IN)의 한 주기 동안 64주기의 출력 클록 신호(CLK_GEN)가 발생하고, 몫(CNT_Q)이 15이고 나머지(CNT_R)가 40인 경우, 출력 클록 신호(CLK_GEN)의 64 주기 중 40 주기는 기준 클록 신호(GCLK)의 16주기에 해당하는 기간이다.
이 때, 변조 연산이란, 변조기(330)가 나머지(CNT_R)를 분산 배치할 출력 클록 신호(CLK_GEN)의 주기를 불규칙적으로 선택하기 위해 수행되는 연산이다. 예를 들어, 델타-시그마 변조(delta-sigma modulation)방식에 따라 변조 연산이 수행될 수 있다.
변조기(330)는 나머지(CNT_R) 및 펄스 신호(PULSE_OUT)를 입력 받고, 펄스 신호(PULSE_OUT)의 매 주기마다 변조연산을 수행하고, 변조 연산 결과에 따라 나머지(CNT_R)가 분산 배치될 출력 클록 신호(CLK_GEN)의 주기를 선택하는 변조제어신호(MOD_CON)를 생성한다. 그러면, 입력 클록 신호(CLK_IN)의 한 주기 동안 발생하는 출력 클록 신호(CLK_GEN)의 복수 주기에 나머지(CNT_R)가 변조 연산 결과에 따라 분산 배치된다.
구체적으로, 변조기(330)는 동기 신호(SYNC)의 발생 시점에 입력 클록 신호(CLK_IN)의 직전 주기 카운트 신호(CNT)의 나머지(CNT_R)를 입력받는다. 변조기(330)는 동기 신호(SYNC)가 발생한 시점부터 펄스 신호(PULSE_OUT)의 매 주기마다 변조 연산을 수행한다. 변조기(330)는 변조 연산 결과에 따라 해당 주기를 변조 주기로 선택하면, 변조 주기를 선택하는 인에이블 레벨의 변조제어신호(MOD_CON)를 생성한다. 변조기(330)는 변조 연산 결과에 따라 해당 주기가 기본 주기로 선택된면, 기본 주기를 선택하는 디스에이블 레벨의 변조제어신호(MOD_CON)를 생성한다.
이하, 변조 연산에 대한 일 예를 설명한다.
변조기(330)는 나머지(CNT_R)를 입력 클록 신호(CLK_IN)의 한 주기 동안 발생하는 출력 클록 신호(CLK_GEN) 개수로 나눈다. 나눈 값을 이하, 변조 상수라 한다. 입력 클록 신호(CLK_IN)의 한 주기 동안 발생하는 출력 클록 신호(CLK_GEN)의 주기 개수는 상수(L)에 해당한다. 변조기(330)는 변조 상수를 펄스 신호(PULSE_OUT)의 매 주기 마다 더한다.
변조기(330)는 변조 상수의 합이 1이상이 되는 경우, 출력 클록 신호(CLK_GEN)의 주기를 변조 주기로 선택하는 인에이블 레벨의 변조제어신호(MOD_CON)를 생성한다. 이 때, 변조기(330)는 변조 상수의 합에서 1을 빼주고, 펄스 신호(PULSE_OUT)의 다음 주기에 뺀 결과에 변조 상수를 다시 더한다. 이와 같은 동작을 반복하여 나머지(CNT_R)를 분산 배치한다.
구체적으로, 나머지(CNT_R) 40을 64로 나눈면, 나눈 값 즉, 변조 상수는 0.625이다. 0.625를 두 번 더하면 1.25가 된다. 즉, 출력 클록 신호(CLK_GEN)의 두 번째 주기는 변조 주기로 선택되고, 인에이블 레벨의 변조제어신호(MOD_CON)를 생성한다. 펄스 신호(PULSE_OUT)의 세 번째 주기에서, 1.25에서 1을 뺀 값 0.25에 다시 0.625가 더해져 0.875가 된다. 따라서 변조기(330)는 출력 클록 신호(CLK_GEN)의 세번째 주기를 기준 주기로 선택하고, 디스에이블 레벨의 변조제어신호(MOD_CON)를 생성한다.
펄스 신호(PULSE_OUT)의 네 번째 주기에서, 0.875에 0.625를 더하면, 1.5가 된다. 그러면 변조기(330)는 출력 클록 신호(CLK_GEN)의 네 번째 주기를 변조 주기로 선택하는 인에이블 레벨의 변조제어신호(MOD_CON)를 생성한다. 이와 같은 방식으로, 나머지(CNT_R) 40이 64 주기의 출력 클록 신호(CLK_GEN)에 랜덤하게 분산 배치된다.
위와 같은 방식은, 본 발명의 이해를 돕기위한 일 예일 뿐, 본 발명이 이에 한정되는 것은 아니다.
지연기(340)는 펄스 신호(PULSE_OUT)의 주기를 기준 클록 신호(GCLK) 한 주기만큼 지연된 시점에 펄스 신호(PULSE_OUT)를 선택기(350)로 전달한다.
선택기(350)는 변조제어신호(MOD_CON)에 따라 펄스 신호(PULSE_OUT)의 출력 시점을 결정한다. 선택기(350)는 변조제어신호(MOD_CON)에 따라 펄스 발생기(320)의 출력 또는 지연기(340)의 출력을 선택하여 출력 클록 신호(CLK_GEN)로 출력한다. 구체적으로, 선택기(350)는 변조제어신호(MOD_CON)가 인에이블 레벨이면 지연기(340)로부터 출력되는 펄스 신호(PULSE_OUT)를 출력하고, 변조제어신호(MOD_CON)가 디스에이블 레벨이면, 펄스 발생기(320)으로부터 출력되는 펄스 신호(PULSE_OUT)를 출력한다.
이하, 도 4 및 도 5를 참조하여, 본 발명의 실시 예에 따른 클록 신호 생성 회로의 동작을 상세히 설명한다.
도 4는 본 발명의 실시 예에 따른 입력 클록 신호, 동기 신호, 기준 클록 신호, 및 출력 클록 신호를 나타낸 파형도이다.
도 5는 본 발명의 실시 예에 따른 기준 클록 신호, 펄스 신호, 변조제어신호, 및 출력 클록 신호를 나타낸 파형도이다.
시점 T3에 입력 클록 신호(CLK_IN[n])의 하강 에지가 발생한다. 그러면 카운터(10)는 시점 T4에 동기 신호(SYNC)를 생성한다. 기간 T3-T4는 직전 입력 클록 신호(CLK_IN[n-1])의 로우 레벨 기간(CLK_LOW[n-1])을 반으로 나눈 기간으로 설정된다. 그러나 본 발명이 이에 한정되는 것은 아니고, 클록 신호 생성 회로가 적용되는 장치에 따라 적절하게 조절될 수 있다.
카운터(10)는 시점 T3부터 기준 클록 신호(GCLK)를 이용하여 입력 클록 신호(CLK_IN[n])를 카운트하기 시작한다. 또한, 카운터(10)는 시점 T3까지 직전 입력 클록 신호(CLK_IN[n-1])를 카운트한 결과에 따라 카운트 신호(CNT[n-1])를 생성한다.
분주기(310)는 동기 신호(SYNC)가 발생하는 시점 T4에 입력되는 카운트 신호(CNT[n-1])를 분주하여 몫(CNT[n-1]_Q)과 나머지(CNT[n-1]_R)를 생성한다.
펄스 발생기(320)는 시점 T4에 입력되는 몫(CNT[n-1]_Q)을 기본 주기로 가지는 펄스 신호(PULSE_OUT)를 생성한다. 변조기(330)는 나머지(CNT[n-1]_R)를 분산 배치한다. 펄스 신호(PULSE_OUT)의 발생 패턴 및 나머지 분산 배치 패턴은 도 5를 참조한다.
도 5에 도시된 바와 같이, 펄스 발생기(320)는 시점 T3 이후의 시점 T5에 기본 주기를 가지는 펄스 신호(PULSE_OUT)를 생성한다. 본 발명의 실시 예에 따른 펄스 신호(PULSE_OUT)의 펄스 폭은 기준 클록 신호(GCLK)의 한 주기에 해당한다.
변조기(330)의 변조 연산 수행 결과에 따라 첫 번째 출력 클록 신호(CLK_GEN)는 기본 주기를 가진다. 따라서 변조제어신호(MOD_CON)는 디스에이블 레벨인 하이 레벨이다. 선택기(350)는 시점 T5에 하이 레벨의 변조제어신호(MOD_CON)에 따라 펄스 발생기(320)로부터 출력되는 펄스 신호(PULSE_OUT)를 출력 클록 신호(CLK_GEN)로 출력한다. 펄스 발생기(320)는 첫 번째 출력 클록 신호(CLK_GEN)가 발생한 시점 T5부터 기본 주기가 경과한 시점 T6에 두 번째 펄스 신호(PULSE_OUT)를 생성한다. 선택기(350)는 시점 T6에 하이 레벨의 변조제어신호(MOD_CON)에 따라 펄스 발생기(320)로부터 출력되는 펄스 신호(PULSE_OUT)를 출력 클록 신호(CLK_GEN)로 출력한다.
변조기(330)의 변조 연산 수행한 결과에 따라 두 번째 출력 클록 신호(CLK_GEN)는 변조 주기를 가진다. 변조기(330)의 변조 연산 결과에 따라 시점 T7에 변조기(330)는 인에이블 레벨인 로우 레벨의 변조제어신호(MOD_CON)를 생성한다.
펄스 발생기(320)는 두 번째 클록 신호(CLK_GEN)가 발생한 시점 T6부터 기본 주기가 경과한 시점 T8에 세 번째 펄스 신호(PULSE_OUT)를 생성한다.
선택기(350)는 변조 제어 신호에 따라 지연기(340)으로부터 출력되는 펄스 신호(PULSE_OUT)를 출력 클록 신호(CLK_GEN)로 시점 T9에 출력한다. 즉, 펄스 신호(PULSE_OUT)의 발생 시점인 T8보다 기준 클록 신호(GCLK)의 한 주기 지연된 시점 T9에 출력 클록 신호(CLK_GEN)로 출력된다.
변조기(330)의 변조 연산 수행한 결과에 따라 세 번째 출력 클록 신호(CLK_GEN)는 기본 주기를 가진다. 변조기(330)의 변조 연산 결과에 따라 시점 T10에 변조기(330)는 디스에이블 레벨인 하이 레벨의 변조제어신호(MOD_CON)를 생성한다.
펄스 발생기(320)는 세 번째 클록 신호(CLK_GEN)가 발생한 시점 T9부터 기본 주기가 경과한 시점 T11에 네 번째 펄스 신호(PULSE_OUT)를 생성한다.
시점 T11에 선택기(350)는 하이 레벨의 변조제어신호(MOD_CON)에 따라 펄스 발생기(320)으로부터 출력되는 펄스 신호(PULSE_OUT)를 출력 클록 신호(CLK_GEN)로 출력한다. 이와 같이 동작은 다음 입력 클록 신호(CLK_IN[n+1])가 발생하는 시점 T12(도 4)까지 반복된다. 시점 T12에 입력 클록 신호(CLK_IN[n+1])의 하강 에지가 발생하고, 시점 T12부터 입력 클록 신호(CLK_IN[n])의 로우 레벨 펄스 폭(CLK_LOW[n])의 반에 해당하는 기간이 경과한 시점 T13에 동기 신호(SYNC)가 발생한다.
시점 T14에 입력 클록 신호(CLK_IN[n+1])의 주기가 종료된다. 시점 T13부터 기간 T4-T12 동안 발생한 동작이 다시 반복된다.
이와 같은 방식으로, 낮은 주파수의 입력 신호에 적합한 큰 커패시터 없이, 낮은 주파수의 입력 클록 신호를 이용하여 높은 주파수의 출력 클록 신호를 생성할 수 있다.
이하, 본 발명의 실시 예에 따른 클록 신호 생성 회로를 이용한 전력 공급 장치를 설명한다.
도 6은 본 발명의 실시 예에 따른 클록 신호 생성 회로를 이용하는 전력 공급 장치를 나타낸 도면이다.
도 6에 도시된 바와 같이, 전력 공급 장치(6)는 전력 스위치(M)의 스위칭 도작을 제어하는 스위치 제어 회로(60)를 포함하고 있다. 클록 신호 생성 회로(30)는 스위치 제어 회로(60)에 포함되어 있다. 클록 신호 생성 회로(30)로부터 출력되는 출력 클록 신호(CLK_GEN)에 따라 스위치 제어 회로(60)는 기준 신호(VREF)를 생성한다.
본 발명의 실시 예에 따른 전력 공급 장치(6)는 벅 컨버터(buck converter)로 구현되어있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 실시 예에 따른 전력 공급 장치(6)는 복수의 LED 소자가 직렬 연결되어 있는 LED 열(string)(50)에 전력을 공급하는 것으로 설정한다.
도 6에 도시된 바와 같이, 전력 스위치(M)는 스위치 제어 회로(60)로부터 전달되는 게이트 신호(VG)에 따라 스위칭 동작한다. 전력 스위치(M)는 NMOSFET(n-channel metal oxide semiconductor filed effect transistor)로 구현된다. 본 발명이 이에 한정되는 것은 아니고, 필요에 따라 다른 타입의 트랜지스터 소자가 적용될 수 있다.
전력 공급 장치(6)는 전력 스위치(M), 브릿지 다이오드(bridge diode)(40), 다이오드(FRD), 인덕터(L), 스위치 제어 회로(60)를 포함한다. 스위치 제어 회로(60) 및 전력 스위치(M) 각각은 하나의 칩으로 형성되어 있고, 두 구성이 한 패키지로 형성될 수 있다.
브릿지 다이오드(40)는 4 개의 다이오드(D1, D2, D3, D4)로 구성되며, 입력 교류 전원(AC)을 전파 정류하여, 전파 정류 전압(Vrec)을 생성한다.
브릿지 다이오드(40)의 출력 단은 인덕터(L)의 일단에 연결되어 있다. 인덕터(L)의 일단에는 전파 정류 전압(Vrec)이 공급되고, 인덕터(L)의 타단은 LED 열(50)의 일단에 연결되어 있다.
다이오드(FRD)는 전력 스위치(M)의 드레인 전극과 인덕터(L)의 일단에 연결되어 있다. 전력 스위치(M)의 드레인 전극은 LED 열(50)의 타단에 연결되어 있고, 소스 전극은 감지 저항(RS)의 일단에 연결되어 있고, 게이트 전극은 스위치 제어 회로(60)로부터 전달되는 게이트 신호(VG)가 입력된다. 전력 스위치(M)는 게이트 신호(VG)에 의해 스위칭 된다.
전력 스위치(M)가 턴 온 되면, 인덕터 전류(IL)가 LED 열(50) 및 전력 스위치(M)를 통해 흐른다. 전력 스위치(M) 턴 오프되면, 다이오드(FRD)를 통해 인덕터(L)와 LED 열(50)에 인덕터 전류가 흐른다. 전력 스위치(M)에 흐르는 전류(이하, 드레인 전류(Ids)라 함.)가 저항(RS)에 흘러 감지 전압(VS)이 발생한다.
스위치 제어 회로(60)는 전력 스위치(M)의 입력단 즉, 실시 예에서는 전력 스위치(M)의 드레인 전극의 전압(이하, 드레인 전압(Vd)이라 함.)을 이용하여 전파 정류 전압(Vrec)을 감지하여, 전파 정류 전압(Vrec)의 영 교차 시점을 검출한다. 스위치 제어 회로(60)는 검출된 영 교차 시점을 이용하여 전파 정류 전압(Vrec)과 동일한 위상 및 크기를 가지는 기준 신호(VREF)를 생성하고, 기준 신호(VREF) 및 스위칭감지전압(VS)을 이용해 전력 스위치(M)의 스위칭 동작을 제어한다.
드레인 전압(Vd)의 피크 흐름(envelop)은 전파 정류 전압(Vrec)과 동일한 위상 및 주파수를 가진다. 구체적으로, 게이트 신호(VG)에 의해 전력 스위치(M)가 오프 되면, 드레인 전압(Vd)은 전파 정류 전압(Vrec)의 파형을 따르고, 게이트 신호(VG)에 의해 전력 스위치(M)가 온 되면, 드레인 전압(Vd)은 드레인 전류(Ids)와 감지 저항(RS)에 의해 결정된다.
드레인 전압(Vd)을 이용하지 않고, 직접 전파 정류 전압(Vrec)을 감지할 수도 있다.
스위치 제어 회로(60)는 전압 감지부(400), 영교차검출부(500), 클록 신호 생성 회로(30), 패턴 발생기(600), 디지털-아날로그 변환기(digital-analog converter, 이하 'DAC'라 함.)(700), PWM 제어부(200), 및 게이트 구동부(800)를 포함한다.
이하, 도 7을 참조하여 전압 감지부(400) 및 영교차검출부(500)의 구성을 설명한다.
도 7은 본 발명의 실시 예에 따른 전파 정류 전압, 감지전압, 및 입력 클록 신호를 나타낸 파형도이다.
전압 감지부(400)는 드레인 전압(Vd)에 따라 발생하는 전류를 전압으로 변환하고, 변환된 전압을 소정 레벨로 클램핑시켜 감지 전압(VSEN)을 생성한다.
도 7에 도시된 바와같이, 드레인전압(Vd)은 전력 스위치(M)의 턴 오프 기간 동안 전파 정류 전압(Vrec)을 따르는 파형으로 생성된다.
전압 감지부(400)는 드레인 전압(Vd)에 따라 전류를 발생시키는 JFET(420), JFET(420)의 동작을 제어하는 제어부(410), 및 두 개의 분배 저항(R1, R2)를 포함한다.
JFET(420)의 드레인 전극은 드레인 전압(Vd)에 연결되어 있고, JFET(420)의 소스 전극은 분배 저항(R1)의 일단에 연결되어 있다. 분배 저항(R1)의 타단은 분배 저항(R2)에 연결되어 있다. 제어부(410)는 JFET(420)을 통해 감지되는 드레인 전압(Vd)이 과전압인 경우에 JFET(420)을 턴 오프 시킨다.
JFET(420)은 포화 영역에서 일정한 전류를 생성하므로, 드레인 전압(Vd)에 따르는 전류는 일정한 레벨을 넘지 않는다. JFET(420)에 의해 발생한 전류가 저항(R2)에 흐르고, 분배 저항(R2)의 양단에 감지 전압(VSEN)이 발생한다.
도 6에 도시된 전압 감지부(400)의 구성은 일 예에 지나지 않으며, 다양한 방식으로 구현될 수 있다.
영교차검출부(500)는 감지전압(VSEN)과 영교차기준전압(ZCD_R)을 비교한 결과에 따라 입력 클록 신호(CLK_IN)를 생성한다. 구체적으로, 영교차검출부(500)는 감지전압(VSEN)이 영교차기준전압(ZCD_R)보다 작은 구간 LT1, LT2, LT3에서 로우 레벨 펄스를 가지는 입력 클록 신호(CLK_IN)를 생성한다.
전압 감지부(400)가 드레인 전압(Vd) 대신 전파 정류 전압(Vrec)을 직접 감지하여 감지 전압(VSEN)을 생성할 수 있다. 이 때, JFET(420)의 드레인 전극은 전파 정류 전압(Vrec)에 연결된다.
도 8은 본 발명의 실시 예에 따른 전파 정류 전압, 감지 전압, 및 입력 클록 신호를 나타낸 파형도이다.
도 8에 도시된 바와 같이, 전파 정류 전압(Vrec)은 스위칭 동작에 따라 변동하지 않으므로, 감지 전압(VSEN) 역시 스위칭 동작에 영향 없이 소정 레벨로 클램핑 되는 파형이다.
영교차검출부(500)는 감지전압(VSEN)이 영교차기준전압(ZCD_R)보다 작은 구간 LP4, LP5, LP6에서 로우 레벨 펄스를 가지는 입력 클록 신호(CLK_IN)를 생성한다.
클록 신호 생성 회로(30)는 입력 클록 신호(CLK_IN) 및 기준 클록 신호(GCLK)를 이용하여 출력 클록 신호(CLK_GEN)를 생성한다. 클록 신호 생성 회로(30)의 구성 및 동작은 앞서서 도 2 내지 도 5를 참조하여 설명되어 있다.
패턴 발생기(600)는 출력 클록 신호(CLK_GEN)를 이용하여 디지털 기준 신호(DREF)를 생성한다. 패턴 발생기(600)는 기준 신호(VREF)의 패턴에 적합한 디지털 기준 신호(DREF)를 출력 클록 신호(CLK_GEN)에 동기되어 생성한다. 패턴 발생기(600)는 기준 신호(VREF)의 패턴을 저장하고 있는 룩-업 테이블(LOOK-UP TABLE)(610)을 포함한다.
기준 신호(VREF)의 패턴의 예를 들면, 싸인파(sine wave), 코싸인파(cosine wave), 톱니파(swatooth wave), 램프파(ramp wave), 지수파(exponential wave), 및 로그파(log wave)등이 있다.
패턴 발생기(600)는 룩-업 테이블을 이용하여, 출력 클록 신호(CLK_GEN)의 한 주기 단위로 기준 신호(VREF)의 패턴에 따르는 전압을 나타내는 디지털 값으로 구성된 디지털 기준 신호(DREF)를 생성한다. 이 때, 디지털 기준 신호(DREF)는 n 비트 단위의 디지털 신호이다.
DAC(700)는 디지털 기준 신호(DREF)에 따라 기준 신호(VERF)를 생성한다.
도 9는 본 발명의 실시 예에 따른 기준 신호의 패턴들을 나타낸 파형도이다.
입력 클록 신호(CLK_IN)의 한 주기(PT1) 동안 발생하는 출력 클록 신호(CLK_GEN)에 따라 기준 신호(VREF)의 한 주기가 생성된다.
도 9에 도시된 바와 같이, 기준 신호(VREF)가 싸인파인 경우, 기간 PT2 동안 출력 클록 신호(CLK_GEN)의 한 주기 단위로 기준 신호(VREF)의 파형이 증가하고, 기간 PT3 동안 출력 클록 신호(CLK_GEN)의 한 주기 단위로 기준 신호(VREF)의 파형이 감소한다.
기준 신호(VREF)가 코싸인파인 경우, 기간 PT2 동안 출력 클록 신호(CLK_GEN)의 한 주기 단위로 기준 신호(VREF)의 파형이 감소하고, 기간 PT3 동안 출력 클록 신호(CLK_GEN)의 한 주기 단위로 기준 신호(VREF)의 파형이 증가한다.
기준 신호(VREF)가 톱니파인 경우, 기간 PT2 동안 출력 클록 신호(CLK_GEN)의 한 주기 단위로 기준 신호(VREF)의 파형이 선형적으로 감소하고, 기간 PT3 동안 출력 클록 신호(CLK_GEN)의 한 주기 단위로 기준 신호(VREF)의 파형이 선형적으로 증가한다.
기준 신호(VREF)가 램프파인 경우, 기간 PT1 동안 출력 클록 신호(CLK_GEN)의 한 주기 단위로 기준 신호(VREF)의 파형이 선형적으로 증가한다.
기준 신호(VREF)가 지수파인 경우, 기간 PT2 동안 출력 클록 신호(CLK_GEN)의 한 주기 단위로 기준 신호(VREF)의 파형이 지수적으로 증가한다.
기준 신호(VREF)가 로그파인 경우, 기간 PT2 동안 출력 클록 신호(CLK_GEN)의 한 주기 단위로 기준 신호(VREF)의 파형이 로그적으로 증가한다.
PWM 제어부(200)는 PWM 비교기(220), 오실레이터(210), 및 SR 래치(230)를 포함한다.
PWM 비교기(220)는 스위칭감지전압(VS)이 입력되는 비반전 단자(+) 및 기준 신호(VREF)가 입력되는 반전 단자(-)를 포함한다. PWM 비교기(220)는 비반전 단자(+)에 입력되는 신호가 반전 단자(-)에 입력되는 신호 이상이면 하이 레벨의 비교 신호(CS)를 출력하고, 그렇지 않으면 로우 레벨의 비교 신호(CS)를 출력한다. 오실레이터(210)는 전력 스위치(M)의 스위칭 주파수를 결정하는 스위칭 클록 신호(CLK)를 생성한다.
SR 래치(230)는 스위칭 클록 신호(CLK) 및 비교 신호(CS)에 따라 게이트 제어 신호(VC)를 생성한다. SR 래치(230)는 스위칭 클록 신호(CLK)가 입력되는 셋단(S), 비교 신호(CS)가 입력되는 리셋 단(R) 및 출력단(Q)을 포함한다. SR 래치(230)는 셋단(S)에 입력되는 신호의 상승 에지에 동기되어 하이 레벨의 신호를 출력하고, 리셋단(R)에 입력되는 신호의 상승 에지에 동기되어 로우 레벨의 신호를 출력한다. 따라서 SR 래치(230)는 스위칭 클록 신호(CLK)의 상승 에지에 동기되어 하이 레벨의 게이트 제어 신호(VC)를 생성하고, 비교 신호(CS)의 상승 에지에 동기되어 로우 레벨의 게이트 제어 신호(VC)를 생성한다.
게이트 구동부(800)는 게이트 제어 신호(VC)에 따라 전력 스위치의 스위칭 동작을 제어하는 게이트 신호(VG)를 생성한다. 게이트 신호(VG)가 하이 레벨이면 전력 스위치(M)는 턴 온되고, 게이트 신호(VG)가 로우 레벨이면 전력 스위치(M)는 턴 오프된다. 게이트 구동부(800)는 하이 레벨의 게이트 제어 신호(VC)에 따라 하이 레벨의 게이트 신호(VG)를 생성하고, 로우 레벨의 게이트 제어 신호(VC)에 따라 로우 레벨의 게이트 신호(VG)를 생성한다.
이와 같이, 입력 클록 신호의 한 주기 동안 클록 신호 생성 회로에 의해 생성되는 출력 클록 신호에 따라 기준 신호를 생성할 수 있다. 그러면 큰 사이즈의 커패시터 없이 기준 신호를 생성할 수 있다.
전력 공급 장치의 역률 보상을 위해, 전력 공급 장치의 정류 입력에 따른 기준 신호가 필요하다. 구체적으로, 전력 공급 장치의 스위칭 동작이 기준 신호에 따라 제어되면, 정류 입력 즉, 전파 정류 입력에 가까운 위상 및 주파수를 가지는 입력 전류가 발생한다. 그러면 역률 보상이 수행된다.
이 때 기준 신호를 생성하기 위해서 정류 입력을 감지하는 수단이 필요하다. 종래 정류 입력을 감지하기 위해, 적어도 두 개의 저항으로 이루어진 저항 분배 회로가 이용된다. 그러나 저항 분해 회로를 사용하면, 저항에서 소비 전력이 발생하는 문제점이 있다.
또한, 교류 입력이 변동하는 경우, 정류 입력이 교류 입력 변동에 따라 변동하여 기준 신호의 모양이 바뀌는 문제점이 있다. 이를 보정하기 위해 정류 입력 전압의 피크를 검출하는 회로가 추가로 필요하다. 그러면 전력 공급 장치의 스위칭 동작을 제어하는 회로의 사이즈가 증가한다.
그러나 본 발명의 실시 예에 따른 클록 신호 생성 회로를 사용하면, 정류 입력을 감지하기 위한 저항 소자 및 정류 입력 전압의 피크를 검출하는 회로가 필요없다. 따라서 전력 공급 장치의 동작을 제어하는 스위치 제어 회로의 사이즈가 감소하고 불필요한 소비 전력을 방지할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
주파수 합성기(1), 위상 검출부(2), 펄스-전압 변환기(3), 분주기(5)
전압 제어 오실레이터(4), 클록 신호 생성회로(100), 카운터(10), 래치(20)
클록 발생기(30), 입력 클록 신호(CLK_IN), 기준 클록 신호(GCLK)
출력 클록 신호(CLK_GEN), 동기 신호(SYNC), 카운트 신호(CNT)
클록 발생기(30), 분주기(310), 펄스 발생기(320), 변조기(330)
지연기(340), 선택기(350), 몫(CNT_Q), 나머지(CNT_R),
펄스 신호(PULSE_OUT), 전력 공급 장치(6), 전력 스위치(M)
브릿지 다이오드(40), 다이오드(FRD)
인덕터(L), 스위치 제어 회로(60), 다이오드(D1, D2, D3, D4)
전파 정류 전압(Vrec), LED 열(50), 드레인 전압(Vd), 드레인 전류(Ids)
전압 감지부(400), 영교차검출부(500), 클록 신호 생성 회로(30)
패턴 발생기(600), 디지털-아날로그 변환기(700), PWM 제어부(200)
게이트 구동부(800), JFET(420), 제어부(410), 분배 저항(R1, R2)
감지전압(VSEN), 영교차기준전압(ZCD_R), 룩-업 테이블(610)
기준 신호(VREF), PWM 비교기(220), 오실레이터(210), SR 래치(230)
스위칭 클록 신호(CLK), 게이트 제어 신호(VC) 게이트 신호(VG)

Claims (20)

  1. 입력 클록 신호의 한 주기를 기준 클록 신호를 이용하여 카운트하고 카운트 신호를 생성하는 카운터, 및
    상기 카운트 신호 및 상기 기준 클록 신호를 입력받고, 상기 카운트 신호를 분주하여 몫과 나머지를 생성하고, 상기 몫을 출력 클록 신호의 기본 주기로 설정하고, 상기 나머지를 불규칙적으로 상기 입력 클록 신호의 한 주기 동안 발생하는 복수 주기의 출력 클록 신호에 분산 배치하는 클록 발생기를 포함하는 클록 신호 생성 회로.
  2. 제1항에 있어서,
    상기 클록 발생기는,
    상기 몫만큼의 상기 기준 클록 신호의 복수 주기를 상기 출력 클록 신호의 기본 주기로 설정하고, 상기 입력 클록 신호의 한 주기 동안 발생하는 상기 출력 클록 신호의 복수의 주기 중 상기 나머지만큼의 주기를 상기 기본 주기에 상기 기준 클록 신호의 한 주기를 더한 변조 주기로 설정하는 클록 신호 생성 회로.
  3. 제2항에 있어서,
    상기 클록 발생기는,
    상기 카운트 신호를 상기 출력 클록 신호의 출력 주파수에 대응하는 상수로 분주하여 상기 몫과 상기 나머지를 생성하는 분주기,
    상기 입력 클록 신호의 한 주기가 시작되는 시점에 동기되어 입력되는 상기 몫에 따르는 상기 기본 주기를 이용하여 펄스 신호를 생성하는 펄스 발생기,
    상기 나머지 및 상기 펄스 신호를 입력받고, 상기 펄스 신호의 매 주기마다 변조 연산을 수행한 결과에 따라 상기 나머지가 상기 출력 클록 신호에 분산 배치되는 동작을 제어하는 변조기,
    상기 펄스 신호의 주기를 상기 기준 클록 신호 한 주기만큼 지연시켜 출력하는 지연기, 및
    상기 변조기의 제어에 따라 상기 펄스 발생기의 펄스 신호 및 상기 지연기의 펄스 신호 중 하나를 선택하여 상기 출력 클록 신호로 출력하는 선택기를 포함하고,
    상기 펄스 발생기는,
    상기 출력 클록 신호의 매 주기 발생 시점으로부터 기본 주기가 경과한 시점에 상기 펄스 신호를 생성하는 클록 신호 생성 회로.
  4. 제3항에 있어서,
    상기 변조기는,
    상기 펄스 신호의 매 주기마다 상기 변조 연산을 수행하면서, 상기 변조 연산 결과에 따라 상기 입력 클록 신호의 한 주기 동안 발생하는 상기 출력 클록 신호의 복수 주기 중 상기 나머지를 분산 배치할 주기를 선택하는 변조 제어 신호를 생성하고,
    상기 선택기는 상기 변조 제어 신호에 따라 상기 펄스 발생기의 펄스 신호 및 상기 지연기의 펄스 신호 중 하나를 선택하는 클록 신호 생성 회로.
  5. 제4항에 있어서,
    상기 변조기는 상기 변조 연산에 따라,
    상기 나머지를 상기 상수로 나누어 변조 상수를 산출하고, 상기 펄스 신호의 매 주기마다 상기 변조 상수를 더하여 변조 상수의 합을 산출하며, 상기 변조 상수의 합이 소정 값 이상일 때의 상기 출력 클록 신호의 주기를 상기 변조 주기로 선택하는 변조 제어 신호를 생성하는 클록 신호 생성 회로.
  6. 제1항에 있어서,
    상기 카운터는,
    상기 입력 클록 신호의 주기 시작 시점에 동기되는 동기 신호를 생성하고,
    상기 클록 발생기는,
    상기 동기 신호에 따라 상기 입력 클록 신호의 한 주기 단위로, 상기 몫을 기본 주기로 설정하고, 상기 나머지를 상기 복수 주기의 출력 클록 신호에 분산 배치하는 클록 신호 생성 회로.
  7. 제6항에 있어서,
    상기 클록 발생기는,
    상기 동기 신호를 이용하여 상기 입력 클록 신호의 매 주기를 구분하고,
    상기 입력 클록 신호의 새로운 주기 시점에 직전 주기에 대응하는 카운트 신호를 분주하여 상기 입력 클록 신호의 직전 주기에 대응하는 몫 및 나머지를 생성하고, 상기 몫 만큼의 상기 기준 클록 신호의 복수 주기를 상기 출력 클록 신호의 기본 주기로 설정하고, 상기 입력 클록 신호의 한 주기 동안 발생하는 상기 출력 클록 신호의 복수의 주기 중 상기 나머지만큼의 주기를 상기 기본 주기에 상기 기준 클록 신호의 한 주기를 더한 변조 주기로 설정하는 클록 신호 생성 회로.
  8. 제7항에 있어서,
    상기 클록 발생기는,
    상기 카운트 신호를 상기 출력 클록 신호의 출력 주파수에 대응하는 상수로 분주하여 상기 몫과 상기 나머지를 생성하는 분주기,
    상기 동기 신호가 발생하는 시점에 동기되어 입력되는 상기 몫에 따르는 상기 기본 주기를 이용하여 펄스 신호를 생성하는 펄스 발생기,
    상기 동기 신호가 발생하는 시점에 동기되어 상기 나머지를 입력받고, 상기 펄스 신호의 매 주기 마다 변조 연산을 수행하여, 상기 변조 연산 결과에 따라 상기 나머지가 상기 출력 클록 신호에 분산 배치되는 동작을 제어하는 변조기,
    상기 펄스 신호의 주기를 상기 기준 클록 신호 한 주기만큼 지연시켜 출력하는 지연기, 및
    상기 변조기의 제어에 따라 상기 펄스 발생기의 펄스 신호 및 상기 지연기의 펄스 신호 중 하나를 선택하여 상기 출력 클록 신호로 출력하는 선택기를 포함하고,
    상기 펄스 발생기는,
    상기 출력 클록 신호의 매 주기 발생 시점으로부터 기본 주기가 경과한 시점에 상기 펄스 신호를 생성하는 클록 신호 생성 회로.
  9. 제8항에 있어서,
    상기 변조기는,
    상기 동기 신호가 발생한 시점부터 상기 펄스 신호의 매 주기 마다 상기 변조 연산을 수행하고, 상기 변조 연산 결과에 따라 상기 나머지가 분산 배치될 상기 출력 클록 신호의 주기를 선택하는 변조 제어 신호를 생성하고,
    상기 선택기는 상기 변조 제어 신호에 따라 상기 펄스 발생기의 펄스 신호 및 상기 지연기의 펄스 신호 중 하나를 선택하는 클록 신호 생성 회로.
  10. 제9항에 있어서,
    상기 변조기는 상기 변조 연산에 따라,
    상기 나머지를 상기 상수로 나누어 변조 상수를 산출하고, 상기 펄스 신호의 매 주기마다 상기 변조 상수를 더하여 변조 상수의 합을 산출하며, 상기 변조 상수의 합이 소정 값 이상일 때의 상기 출력 클록 신호의 주기를 상기 변조 주기로 선택하는 변조 제어 신호를 생성하는 클록 신호 생성 회로.
  11. 제1항에 있어서,
    상기 카운트 신호를 상기 입력 클록 신호의 한 주기 단위로 저장하고, 상기입력 클록 신호에 동기되어 상기 카운트 신호를 상기 클록 발생기로 출력하는 래치를 더 포함하는 클록 신호 생성 회로.
  12. 전파 정류 전압에 따르는 입력 클록 신호를 이용하여 기준 신호를 생성하고, 상기 기준 신호에 따라 전력 스위치의 스위칭 동작을 제어하는 전력 공급 장치에 있어서,
    상기 전파 정류 전압에 대응하는 감지 전압을 생성하는 전압 감지부,
    상기 감지 전압과 소정의 영교차기준전압을 비교한 결과에 따라 상기 입력 클록 신호를 생성하는 영교차검출부, 및
    상기 입력 클록 신호의 한 주기를 기준 클록 신호를 이용하여 카운트한 결과에 따르는 카운트 신호를 분주하여 몫과 나머지를 생성하고, 상기 몫을 출력 클록 신호의 기본 주기로 설정하고, 상기 나머지를 불규칙적으로 상기 입력 클록 신호의 한 주기 동안 발생하는 복수 주기의 출력 클록 신호에 분산 배치하는 클록 신호 생성 회로를 포함하는 전력 공급 장치.
  13. 제12항에 있어서,
    상기 클록 신호 생성 회로는,
    상기 몫만큼의 상기 기준 클록 신호의 복수 주기를 상기 출력 클록 신호의 기본 주기로 설정하고, 상기 입력 클록 신호의 한 주기 동안 발생하는 상기 출력 클록 신호의 복수의 주기 중 상기 나머지만큼의 주기를 상기 기본 주기에 상기 기준 클록 신호의 한 주기를 더한 변조 주기로 설정하는 전력 공급 장치.
  14. 제13항에 있어서,
    상기 클록 신호 생성 회로는,
    상기 카운트 신호를 상기 출력 클록 신호의 출력 주파수에 대응하는 상수로 분주하여 상기 몫과 상기 나머지를 생성하는 분주기,
    상기 입력 클록 신호의 한 주기가 시작되는 시점에 동기되어 입력되는 상기몫에 따르는 상기 기본 주기를 이용하여 펄스 신호를 생성하는 펄스 발생기,
    상기 나머지 및 상기 펄스 신호를 입력받고, 상기 펄스 신호의 매 주기마다 변조 연산을 수행한 결과에 따라 상기 나머지가 상기 출력 클록 신호에 분산 배치되는 동작을 제어하는 변조기,
    상기 펄스 신호의 주기를 상기 기준 클록 신호 한 주기만큼 지연시켜 출력하는 지연기, 및
    상기 변조기의 제어에 따라 상기 펄스 발생기의 신호 및 상기 지연기의 펄스 신호 중 하나를 선택하여 상기 출력 클록 신호로 출력하는 선택기를 포함하고,
    상기 펄스 발생기는,
    상기 출력 클록 신호의 매 주기 발생시점으로부터 기본 주기가 경과한 시점에 상기 펄스 신호를 생성하는 전력 공급 장치.
  15. 제14항에 있어서,
    상기 변조기는,
    상기 펄스 신호의 매 주기마다 상기 변조 연산을 수행하면서, 상기 변조 연산 결과에 따라 상기 입력 클록 신호의 한 주기 동안 발생하는 상기 출력 클록 신호의 복수 주기 중 상기 나머지를 분산 배치할 주기를 선택하는 변조 제어 신호를 생성하고,
    상기 선택기는 상기 변조 제어 신호에 따라 상기 펄스 발생기의 펄스 신호 및 상기 지연기의 펄스 신호 중 하나를 선택하는 전력 공급 장치.
  16. 제15항에 있어서,
    상기 변조기는 상기 변조 연산에 따라,
    상기 나머지를 상기 상수로 나누어 변조 상수를 산출하고, 상기 펄스 신호의 매 주기마다 상기 변조 상수를 더하여 변조 상수의 합을 산출하며, 상기 변조 상수의 합이 소정 값 이상일 때의 상기 출력 클록 신호의 주기를 상기 변조 주기로 선택하는 변조 제어 신호를 생성하는 전력 공급 장치.
  17. 제12항 내지 제16항 중 어느 한 항에 있어서,
    상기 출력 클록 신호를 이용하여 상기 기준 신호의 패턴에 적합한 디지털 기준 신호를 생성하는 패턴 발생기, 및
    상기 디지털 기준 신호에 따라 상기 기준 신호를 생성하는 디지털-아날로그 변환기를 더 포함하는 전력 공급 장치.
  18. 제17항에 있어서,
    상기 패턴 발생기는,
    상기 기준 신호의 패턴을 저장하고 있는 룩-업 테이블을 포하하고,
    상기 룩-업 테이블을 이용하여, 상기 출력 클록 신호의 한 주기 단위로 상기기준 신호의 패턴에 따르는 전압을 나타내는 디지털 값으로 구성된 상기 디지털 기준 신호를 생성하는 전력 공급 장치.
  19. 제17항에 있어서,
    상기 전력 스위치에 흐르는 전류에 대응하는 스위칭감지전압 및 상기 기준 신호를 비교한 결과에 따라 상기 스위칭 동작을 제어하는 PWM 제어부를 더 포함하는 전력 공급 장치.
  20. 제12항에 있어서,
    상기 전압 감지부는,
    상기 전력 스위치의 입력단 전압을 이용하여 전파 정류 전압에 대응하는 감지 전압을 생성하는 전력 공급 장치.
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