JPH10322174A - 周波数逓倍回路 - Google Patents

周波数逓倍回路

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JPH10322174A
JPH10322174A JP9131102A JP13110297A JPH10322174A JP H10322174 A JPH10322174 A JP H10322174A JP 9131102 A JP9131102 A JP 9131102A JP 13110297 A JP13110297 A JP 13110297A JP H10322174 A JPH10322174 A JP H10322174A
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JP
Japan
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clock signal
circuit
signal
counter
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JP9131102A
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Nobuaki Niimori
信明 新森
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Oki Electric Industry Co Ltd
Oki Micro Design Miyazaki Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Oki Micro Design Miyazaki Co Ltd
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    • G06—COMPUTING; CALCULATING OR COUNTING
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    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
    • G06F7/68—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using pulse rate multipliers or dividers pulse rate multipliers or dividers per se

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Abstract

(57)【要約】 【課題】 回路規模が小さく、デジタル回路のみで構成
することができ、且つ、使用できる外部クロック信号の
周波数範囲が広い周波数逓倍回路を提供する。 【解決手段】 外部クロック信号ＣＬＫ１の４倍の周波
数を有する出力クロック信号ＣＬＫ２を生成する周波数
逓倍回路１００において、外部クロック信号ＣＬＫ１の
立ち下がりエッジを検出してエッジ検出信号を出力する
する立ち下がりエッジ検出回路１１０と、周波数ｆ0 の
基準クロック信号ＣＬＫ０を生成して出力する発振回路
１２０と、立ち下がりエッジ検出回路１１０が出力する
エッジ検出信号と発振回路１２０が出力する基準クロッ
ク信号ＣＬＫ０とを取り込み、この基準クロック信号Ｃ
ＬＫ０のクロック数を計数して、このクロック数が所定
数に達する前は基準クロック信号ＣＬＫ０をそのまま出
力し、クロック数が所定数に達した後は基準クロック信
号ＣＬＫ０を出力せず、且つ、エッジ検出信号を入力し
たときに基準クロック数の計数をリセットするクロック
生成回路１３０とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、外部クロック信
号の所定数倍の周波数を有する出力クロック信号を生成
するための周波数逓倍回路に関するものである。
【０００２】
【従来の技術】近年の半導体技術の発達等に伴い、マイ
クロプロセッサやマイクロコントローラ等の集積回路の
動作周波数も上昇する傾向にある。したがって、これら
の集積回路に動作周波数を供給する発振器としても、高
い周波数のクロック信号を生成するものが要求されてい
る。しかしながら、発振器で生成するクロック信号の周
波数を増加させようとすると、これに伴って、発振器の
消費電力が増加してしまうという欠点や、発振器内で生
成される放射ノイズが増加してしまうという欠点が生じ
る。
【０００３】これらの欠点を解決する方法として、周波
数逓倍回路を用いる方法が、従来より知られている。こ
の方法では、マイクロプロセッサやマイクロコントロー
ラ等を搭載した電子回路や電子機器において、周波数が
比較的低い発振器で生成したクロック信号をシステムク
ロックとして使用し、このシステムクロックを周波数逓
倍回路で逓倍して得たクロック信号をマイクロプロセッ
サやマイクロコントローラ等の動作クロックとして使用
する。
【０００４】
【発明が解決しようとする課題】図１１は、従来の周波
数逓倍回路の一構成例を示すブロック図である。
【０００５】同図において、電圧制御発振回路１１０１
は、ループフィルタ１１０６から入力された信号電圧に
応じた周波数のクロック信号を出力する。そして、この
クロック信号は、クロックドライバ１１０２を介して、
出力クロック信号ＣＬＫ２として外部に出力されるとと
もに、Ｎビットのアップカウンタ１１０３に入力され
る。これにより、アップカウンタ１１０３は電圧制御発
振回路１１０１から出力された信号のクロック数を計数
する。そして、この計数値が所定数に達したとき、アッ
プカウンタ１１０３の最上位ビットの信号ＳN-1 の信号
レベルは、ローレベルからハイレベルに変化する。
【０００６】位相検出回路１１０４は、このアップカウ
ンタ１１０３から最上位ビットの信号ＳN-1 を入力する
とともに、外部から外部クロック信号ＣＬＫ１を入力し
て、両信号ＳN-1 ，ＣＬＫ１の位相を比較する。そし
て、両信号ＳN-1 ，ＣＬＫ１の位相差の検出結果を示す
信号Ｓp を出力する。
【０００７】チャージポンプ回路１１０５は、この信号
Ｓp を入力して、上述の電圧制御発振回路１１０１を制
御するための電圧信号Ｖc に変換する。そして、この電
圧信号Ｖc は、ループフィルタ１１０６で波形の整形を
施された後、電圧制御発振回路１１０１に入力される。
【０００８】このような構成の周波数逓倍回路によれ
ば、アップカウンタ１１０３の出力信号ＳN-1 の位相が
外部クロック信号ＣＬＫ１の位相よりも早い場合には電
圧制御発振回路１１０１で生成されるクロック信号の周
波数が減少し、アップカウンタ１１０３の出力信号Ｓ
N-1 の位相が外部クロック信号ＣＬＫ１の位相よりも遅
い場合には電圧制御発振回路１１０１で生成されるクロ
ック信号の周波数が増加する。そして、これにより、電
圧制御発振回路１１０１が生成するクロック信号を周波
数を、外部クロック信号ＣＬＫ１の周波数のＮ倍に、正
確に一致させることができる。
【０００９】しかしながら、図１１に示したような従来
の周波数逓倍回路には、素子数が多いので回路規模の増
大や高価格化を招くという欠点がある。
【００１０】また、電圧制御発振回路１１０１、チャー
ジポンプ回路１１０５およびループフィルタ１１０６を
アナログ回路で構成する必要があるので、使用電源を他
の回路（すなわちデジタル回路）と一致させることが困
難であるが、このことも回路規模の増大や高価格化を招
く原因となっている。すなわち、これらのアナログ回路
１１０１，１１０５，１１０６を動作させるための電源
を、デジタル回路を動作させるための電源とは別個に設
けなければならないために、合計２個の電源を必要とす
る場合がある。
【００１１】さらに、図１１に示した周波数逓倍回路に
は、電圧制御発振回路１１０１との整合を図ることがで
きる外部クロック信号の周波数範囲が限定されているた
めに、使用できる外部クロック信号の周波数範囲が非常
に狭いという欠点もあった。
【００１２】このような理由から、従来より、回路規模
が小さく、デジタル回路のみで構成することができ、且
つ、使用できる外部クロック信号の周波数範囲が広い周
波数逓倍回路が嘱望されていた。
【００１３】
【課題を解決するための手段】この発明は、外部から入
力された外部クロック信号の所定数倍の周波数を有する
出力クロック信号を生成する周波数逓倍回路に関するも
のである。
【００１４】そして、外部クロック信号の信号エッジを
検出してエッジ検出信号を出力するするエッジ検出回路
と、所定の周波数の基準クロック信号を生成して出力す
る発振回路と、エッジ検出回路が出力するエッジ検出信
号と発振回路が出力する基準クロック信号とを取り込
み、このクロック信号のクロック数を計数して、このク
ロック数が所定数に達する前は基準クロック信号をその
まま出力し、クロック数が所定数に達した後は基準クロ
ック信号を出力せず、且つ、エッジ検出信号を入力した
ときにクロック数の計数をリセットするクロック生成回
路とを備えたことを特徴とする。
【００１５】このような構成によれば、論理回路を用い
て構成することができる回路のみを使用しているので、
回路規模が小さいデジタル回路のみで周波数逓倍回路を
構成することができる。また、電圧制御発振回路を用い
る必要がないので、使用できる外部クロック信号の周波
数範囲を制限することがない。
【００１６】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎず、また、以下に説
明する数値的条件は単なる例示にすぎないことを理解さ
れたい。
【００１７】第１の実施の形態 以下、この発明の第１の実施の形態について、図１およ
び図２を用いて説明する。
【００１８】図１は、この実施の形態に係る周波数逓倍
回路の構成を示す回路図である。
【００１９】同図に示したように、この周波数逓倍回路
１００において、立ち下がりエッジ検出回路１１０は、
遅延型フリップフロップ１１１，１１２と、論理ゲート
１１３とを有している。ここで、遅延型フリップフロッ
プ１１１は、Ｄ入力端子からは外部クロック信号ＣＬＫ
１（周波数をｆ1 とする）を入力し、また、反転クロッ
ク入力端子／ＣＫがＣＲ発振回路１２０（後述）のクロ
ック信号出力端子ＯＵＴに接続されている。遅延型フリ
ップフロップ１１２は、Ｄ入力端子が遅延型フリップフ
ロップ１１１のＱ出力端子に接続され、クロック入力端
子ＣＫがＣＲ発振回路１２０のクロック信号出力端子Ｏ
ＵＴに接続されている。論理ゲート１１３は、アクティ
ブローの入力端子が遅延型フリップフロップ１１１のＱ
出力端子に、アクティブハイの入力端子が遅延型フリッ
プフロップ１１２のＱ出力端子に、それぞれ接続されて
いる。ここで、この論理ゲート１１３は、遅延型フリッ
プフロップ１１１のＱ出力がローレベルで且つ遅延型フ
リップフロップ１１２のＱ出力がハイレベルの場合のみ
ハイレベルを出力し、他の場合はローレベルを出力する
ように構成されている。そして、この論理ゲート１１３
の出力が、この発明の「エッジ検出信号」となる。
【００２０】また、ＣＲ発振回路１２０は、例えば非安
定マルチバイブレータで構成される。非安定マルチバイ
ブレータは、例えばＴＴＬ（Tranister Tranister Logi
c ）を用いる場合であればコンデンサＣ、抵抗Ｒおよび
ＮＯＴゲートから構成することができるが、具体的な構
成は公知であるので説明を省略する。このＣＲ発振回路
１２０が出力する周期ｆ0 のクロック信号ＣＬＫ０が、
この発明の「基準クロック信号」となる。
【００２１】クロック生成回路１３０は、３ビットのア
ップカウンタ１３１と、論理ゲート１３２，１３３とで
構成されている。ここで、アップカウンタ１３１は、リ
セット入力端子Ｒが、立ち下がりエッジ検出回路１１０
内に設けられた論理ゲート１１３の出力端子に接続され
ており、また、クロック入力端子／ＣＫが論理ゲート１
３２の出力端子に接続されている。そして、この論理ゲ
ート１３２のアクティブローの入力端子はアップカウン
タ１３１の最上位ビットの出力端子Ｑ2 に、アクティブ
ハイの出力端子はＣＲ発振回路１２０の出力端子ＯＵＴ
に、それぞれ接続されている。ここで、論理ゲート１３
２は、アップカウンタ１３１のＱ2 出力がローレベルで
且つＣＲ発振回路１２０が出力する基準クロック信号Ｃ
ＬＫ０がハイレベルの場合のみハイレベルを出力し、他
の場合はローレベルを出力するように構成されている。
一方、論理ゲート１３３のアクティブローの入力端子は
アップカウンタ１３１の最上位ビットの出力端子Ｑ2 に
接続され、アクティブハイの入力端子はＣＲ発振回路１
２０の出力端子ＯＵＴに接続されている。この論理ゲー
ト１３３も、アップカウンタ１３１のＱ2 出力がローレ
ベルで且つＣＲ発振回路１２０が出力する基準クロック
信号ＣＬＫ０がハイレベルの場合のみハイレベルを出力
し、他の場合はローレベルを出力するように構成されて
いる。なお、アップカウンタ１３１のビットの出力端子
Ｑ0 ，Ｑ1 には、何も接続されない。
【００２２】次に、図１に示した周波数逓倍回路の動作
について、図２のタイミングチャートを用いて説明す
る。
【００２３】図２に示したように、ＣＲ発振回路１２０
は、外部クロック信号ＣＬＫ１の周波数ｆ1 と比較して
十分に高い周波数ｆ0 の基準クロック信号ＣＬＫ０を生
成して、常時出力している。
【００２４】立ち下がりエッジ検出回路１１０の遅延型
フリップフロップ１１１は、この基準クロック信号ＣＬ
Ｋ０の立ち下がりタイミングで、外部クロック信号ＣＬ
Ｋ１を取り込む。また、遅延型フリップフロップ１１２
は、基準クロック信号ＣＬＫ０の立ち上がりタイミング
で、遅延型フリップフロップ１１１のＱ出力を取り込
む。したがって、遅延型フリップフロップ１１１が取り
込んだ外部クロック信号ＣＬＫ１の信号レベルは、１／
（２ｆ0 ）経過した後に遅延型フリップフロップ１１２
に取り込まれる。このため、遅延型フリップフロップ１
１１が外部クロック信号ＣＬＫ１の信号レベルを取り込
んだときには、この遅延型フリップフロップ１１１に前
回取り込まれた信号レベルが遅延型フリップフロップ１
１２に保持されていることになる。
【００２５】ここで、遅延型フリップフロップ１１１が
取り込んだ外部クロック信号ＣＬＫ１の信号レベルが２
回連続してハイレベルであったとすると、遅延型フリッ
プフロップ１１１，１１２のＱ出力は、ともにハイレベ
ルとなる。従って、論理ゲート１１３の出力（すなわち
エッジ検出信号）はローレベルとなる。
【００２６】次に、外部クロック信号ＣＬＫ１の信号レ
ベルがハイレベルからローレベルに変化したとすると、
この変化後の最初の基準クロック信号ＣＬＫ０の立ち下
がりタイミングで、遅延型フリップフロップ１１１がロ
ーレベルの外部クロック信号ＣＬＫ１を取り込む。一
方、このときに遅延型フリップフロップ１１２が保持し
ている信号レベルは、ハイレベルである。これにより、
遅延型フリップフロップ１１１のＱ出力はローレベルと
なり且つ遅延型フリップフロップ１１２のＱ出力はハイ
レベルとなるので、論理ゲート１１３が出力するエッジ
検出信号の信号レベルはハイレベルとなる。
【００２７】そして、その１／（２ｆ0 ）経過後に遅延
型フリップフロップ１１２のＱ出力もローレベルとな
り、さらにその１／（２ｆ0 ）経過後に遅延型フリップ
フロップ１１１がローレベルの外部クロック信号ＣＬＫ
１を再び取り込む。このとき、遅延型フリップフロップ
１１１，１１２のＱ出力はともにハイレベルとなるの
で、論理ゲート１１３が出力するエッジ検出信号の信号
レベルはハイレベルからローレベルに変化する。
【００２８】クロック生成回路１３０のアップカウンタ
１３１は、論理ゲート１１３が出力したエッジ検出信号
をリセット端子から入力する。そして、このエッジ検出
信号の立ち上がりタイミングで計数値をリセットする。
これにより、このアップカウンタ１３１のビット出力Ｑ
0 ，Ｑ1 ，Ｑ2 はすべてローレベルとなる（計数値
「０」に相当する）。
【００２９】論理ゲート１３２は、これらのビット出力
のうちＱ2 出力をアクティブローの入力端子から入力
し、また、ＣＲ発振回路１２０が出力する基準クロック
信号ＣＬＫ０をアクティブハイの入力端子から入力す
る。従って、アップカウンタ１３１のＱ2 出力がローレ
ベルのとき、基準クロック信号ＣＬＫ０がハイレベルで
あれば論理ゲート１３２の出力はハイレベルとなり、基
準クロック信号ＣＬＫ０がローレベルであれば論理ゲー
ト１３２の出力はローレベルとなる。すなわち、アップ
カウンタ１３１のビット出力Ｑ2 がローレベルのとき
は、ＣＲ発振回路１２０が出力する基準クロック信号Ｃ
ＬＫ０がそのままアップカウンタ１３１のクロック入力
端子／ＣＫに入力される。
【００３０】また、論理ゲート１３３も、論理ゲート１
３２と同様、アップカウンタ１３１のＱ2 出力をアクテ
ィブローの入力端子から入力し、また、ＣＲ発振回路１
２０が出力する基準クロック信号ＣＬＫ０をアクティブ
ハイの入力端子から入力する。従って、アップカウンタ
１３１のＱ2 出力がローレベルのとき、基準クロック信
号ＣＬＫ０がハイレベルであれば論理ゲート１３３の出
力はハイレベルとなり、基準クロック信号ＣＬＫ０がロ
ーレベルであれば論理ゲート１３３の出力はローレベル
となる。すなわち、アップカウンタ１３１のビット出力
Ｑ2 がローレベルのときは、ＣＲ発振回路１２０が出力
する基準クロック信号ＣＬＫ０がそのまま論理ゲートの
出力端子から出力されて、出力クロック信号ＣＬＫ２と
なる。
【００３１】アップカウンタ１３１は、クロック入力端
子／ＣＫから入力された基準クロック信号ＣＬＫ０の立
ち下がりタイミングで、計数値をアップさせる。そし
て、この計数値が「４」（すなわち二進数で「１０
０」）になると、最上位ビットの出力Ｑ2 がローレベル
からハイレベルに変化する。これにより、論理ゲート１
３２の出力は、ＣＲ発振回路１２０が出力する基準クロ
ック信号ＣＬＫ０の信号レベルに拘わらず、ローレベル
となる。このため、アップカウンタ１３１は、クロック
入力端子／ＣＫからの入力信号がローレベルに固定され
るので、計数を停止する。
【００３２】同様に、アップカウンタ１３１のＱ2 出力
がローレベルからハイレベルに変化すると、論理ゲート
１３３の出力も、ＣＲ発振回路１２０が出力する基準ク
ロック信号ＣＬＫ０の信号レベルに拘わらず、ローレベ
ルに固定される。
【００３３】その後、立ち下がりエッジ検出回路１１０
が再び外部クロック信号ＣＬＫ２の立ち下がりエッジを
検出してアップカウンタ１３１がリセットされると、上
述の場合と同様にしてアップカウンタ１３１が再び計数
を開始し、論理ゲート１３３は出力クロック信号ＣＬＫ
２の出力を再開する。
【００３４】ここで、この論理ゲート１３３は、上述し
たように、アップカウンタ１３１の最上位ビットＱ2 の
出力がローレベルのときにのみ、すなわち計数値が
「０」、「１」、「２」、「３」（二進数で「００
０」、「００１」、「０１０」、「０１１」）のときに
のみ出力クロック信号ＣＬＫ２を出力するので、外部ク
ロック信号ＣＬＫ１の一周期（１／ｆ1 ）に４個のクロ
ック信号を出力する。すなわち、図１に示した周波数逓
倍回路１００によれば、外部クロック信号ＣＬＫ１の４
倍の周波数（４ｆ1 ）の出力クロック信号ＣＬＫ２を生
成することができる。
【００３５】このように、この実施の形態に係る周波数
逓倍回路によれば、１個のＣＲ発振回路１２０と、１個
のアップカウンタ１３１と、２個の遅延型フリップフロ
ップ１１１，１１２と、３個の論理ゲート１１３，１３
２，１３３のみで構成することができるので、従来の周
波数逓倍回路と比較して回路規模を小さくすることがで
きる。
【００３６】また、図１に示したようにデジタル回路の
みで構成することができるので、他の回路と電源等の共
通化を図ることが容易であり、この点でも、回路規模の
縮小を図ることが可能である。
【００３７】さらに、外部クロック信号ＣＬＫ１として
は、ＣＲ発振回路１２０で生成される基準クロック信号
ＣＬＫ０を逓倍数（この実施の形態では４）で除算した
値よりも低い周波数のものでありさえすれば使用するこ
とができるので、使用できる外部クロック信号ＣＬＫ１
の周波数ｆ1 の範囲を広くすることができる。
【００３８】なお、この実施の形態では逓倍数を４とし
たためアップカウンタ１３１として３ビットのものを使
用したが、ビット数が３以外のカウンタを使用できるこ
とはもちろんである。例えば、逓倍数を８にする場合は
４ビットのカウンタを使用すればよく、逓倍数を１６に
する場合は５ビットのカウンタを使用すればよい。
【００３９】また、アップカウンタ１３１の最上位ビッ
トの出力Ｑ2 を用いて論理ゲート１３２，１３３の制御
を行うこととしたが、最上位ビットの出力を使用する必
要はない。例えば、４ビットのアップカウンタの第３桁
のビットを使用することによっても、逓倍数が４の周波
数逓倍回路を得ることができる。
【００４０】さらに、この実施の形態では、遅延型フリ
ップフロップ１１１は基準クロック信号ＣＬＫ０の立ち
下がりタイミングで動作し、且つ、遅延型フリップフロ
ップ１１２は基準クロック信号ＣＬＫ０の立ち上がりタ
イミングで動作することとしたが、両者１１１，１１２
の動作タイミングを逆にしてもよいことはもちろんであ
る。
【００４１】第２の実施の形態 次に、この発明の第２の実施の形態について、図３およ
び図４を用いて説明する。
【００４２】この実施の形態は、エッジ検出回路として
立ち上がりエッジ検出回路を使用した点と、カウンタと
してダウンカウンタを使用した点で、上述の第１の実施
の形態と異なる。
【００４３】図３は、この実施の形態に係る周波数逓倍
回路の構成を示す回路図である。
【００４４】同図に示したように、この周波数逓倍回路
３００において、立ち上がりエッジ検出回路３１０は、
遅延型フリップフロップ３１１，３１２と、論理ゲート
３１３とを有している。ここで、遅延型フリップフロッ
プ３１１は、Ｄ入力端子からは外部クロック信号ＣＬＫ
１（周波数をｆ1 とする）を入力し、また、反転クロッ
ク入力端子／ＣＫがＣＲ発振回路１２０（後述）のクロ
ック信号出力端子ＯＵＴに接続されている。遅延型フリ
ップフロップ３１２は、Ｄ入力端子が遅延型フリップフ
ロップ３１１のＱ出力端子に接続され、クロック入力端
子ＣＫがＣＲ発振回路１２０のクロック信号出力端子Ｏ
ＵＴに接続されている。論理ゲート３１３は、アクティ
ブハイの入力端子が遅延型フリップフロップ３１１のＱ
出力端子に、アクティブローの入力端子が遅延型フリッ
プフロップ３１２のＱ出力端子に、それぞれ接続されて
いる。そして、この論理ゲート３１３は、遅延型フリッ
プフロップ３１１のＱ出力がハイレベルで且つ遅延型フ
リップフロップ３１２のＱ出力がローレベルの場合のみ
ハイレベルを出力し、他の場合はローレベルを出力する
ように構成されている。そして、この論理ゲート３１３
の出力が、この発明の「エッジ検出信号」となる。
【００４５】ＣＲ発振回路１２０としては、上述の第１
の実施の形態で使用したものを使用することができる。
このＣＲ発振回路１２０が出力する周期ｆ0 のクロック
信号ＣＬＫ０が、この発明の「基準クロック信号」とな
る。
【００４６】クロック生成回路３３０は、３ビットのダ
ウンカウンタ３３１と、ＡＮＤゲート３３２，３３３と
で構成されている。ここで、ダウンカウンタ３３１は、
リセット入力端子Ｒが、立ち上がりエッジ検出回路３１
０内に設けられた論理ゲート３１３の出力端子に接続さ
れており、また、クロック入力端子／ＣＫがＡＮＤゲー
ト３３２の出力端子に接続されている。そして、このＡ
ＮＤゲート３３２の一方の入力端子はダウンカウンタ３
３１の最上位ビットの出力端子Ｑ2 に、他方の出力端子
はＣＲ発振回路１２０の出力端子ＯＵＴに、それぞれ接
続されている。一方、ＡＮＤゲート３３３の一方の入力
端子はダウンカウンタ３３１の最上位ビットの出力端子
Ｑ2 に接続され、他方の入力端子はＣＲ発振回路１２０
の出力端子ＯＵＴに接続されている。なお、ダウンカウ
ンタ３３１のビットの出力端子Ｑ0 ，Ｑ1 には、何も接
続されない。
【００４７】次に、図３に示した周波数逓倍回路の動作
について、図４のタイミングチャートを用いて説明す
る。
【００４８】図４に示したように、ＣＲ発振回路１２０
は、外部クロック信号ＣＬＫ１の周波数ｆ1 と比較して
十分に高い周波数ｆ0 の基準クロック信号ＣＬＫ０を生
成して、常時出力している。
【００４９】立ち上がりエッジ検出回路３１０の遅延型
フリップフロップ３１１は、この基準クロック信号ＣＬ
Ｋ０の立ち下がりタイミングで、外部クロック信号ＣＬ
Ｋ１を取り込む。また、遅延型フリップフロップ３１２
は、基準クロック信号ＣＬＫ０の立ち上がりタイミング
で、遅延型フリップフロップ３１１のＱ出力を取り込
む。したがって、遅延型フリップフロップ３１１が外部
クロック信号ＣＬＫ１の新しい信号レベルを取り込んだ
ときには、この遅延型フリップフロップ３１１に前回取
り込まれた信号レベルが遅延型フリップフロップ３１２
に保持されていることになる。
【００５０】このため、外部クロック信号ＣＬＫ１の信
号レベルがローレベルからハイレベルに変化すると、こ
の変化後の最初の基準クロック信号ＣＬＫ０の立ち下が
りタイミングで、遅延型フリップフロップ３１１がロー
レベルの外部クロック信号ＣＬＫ１を取り込む。一方、
このときに遅延型フリップフロップ３１２が保持してい
る信号レベルは、ハイレベルである。これにより、遅延
型フリップフロップ３１１のＱ出力はローレベルとなり
且つ遅延型フリップフロップ３１２のＱ出力はハイレベ
ルとなるので、論理ゲート３１３が出力するエッジ検出
信号の信号レベルはハイレベルとなる。
【００５１】その後、遅延型フリップフロップ３１１
が、ハイレベルの外部クロック信号ＣＬＫ１を再び取り
込むと、遅延型フリップフロップ３１１，３１２のＱ出
力はともにハイレベルとなるので、論理ゲート３１３が
出力するエッジ検出信号の信号レベルはハイレベルから
ローレベルに変化する。
【００５２】クロック生成回路３３０のダウンカウンタ
３３１は、論理ゲート３１３が出力したエッジ検出信号
をリセット端子から入力する。そして、このエッジ検出
信号の立ち上がりタイミングで計数値をリセットする。
これにより、このダウンカウンタ３３１のビット出力Ｑ
0 ，Ｑ1 ，Ｑ2 はすべてハイレベルとなる（計数値
「７」に相当する）。
【００５３】ＡＮＤゲート３３２は、これらのビット出
力のうちＱ2 出力を一方の入力端子から入力し、また、
ＣＲ発振回路１２０が出力する基準クロック信号ＣＬＫ
０を他方の入力端子から入力する。従って、ダウンカウ
ンタ３３１のＱ2 出力がハイレベルのとき、基準クロッ
ク信号ＣＬＫ０がハイレベルであればＡＮＤゲート３３
２の出力はハイレベルとなり、基準クロック信号ＣＬＫ
０がローレベルであればＡＮＤゲート３３２の出力はロ
ーレベルとなる。すなわち、ダウンカウンタ３３１のビ
ット出力Ｑ2 がハイレベルのときは、ＣＲ発振回路１２
０が出力する基準クロック信号ＣＬＫ０がそのままダウ
ンカウンタ３３１のクロック入力端子／ＣＫに入力され
る。
【００５４】また、ＡＮＤゲート３３３も、ＡＮＤゲー
ト３３２と同様、ダウンカウンタ３３１のＱ2 出力を一
方の入力端子から入力し、また、ＣＲ発振回路１２０が
出力する基準クロック信号ＣＬＫ０を他方の入力端子か
ら入力する。従って、ダウンカウンタ３３１のＱ2 出力
がハイレベルのとき、基準クロック信号ＣＬＫ０がハイ
レベルであればＡＮＤゲート３３３の出力はハイレベル
となり、基準クロック信号ＣＬＫ０がローレベルであれ
ばＡＮＤゲート３３３の出力はローレベルとなる。すな
わち、ダウンカウンタ３３１のビット出力Ｑ2 がハイレ
ベルのときは、ＣＲ発振回路１２０が出力する基準クロ
ック信号ＣＬＫ０がそのままＡＮＤゲート３３３の出力
端子から出力されて、出力クロック信号ＣＬＫ２とな
る。
【００５５】ダウンカウンタ３３１は、クロック入力端
子／ＣＫから入力された基準クロック信号ＣＬＫ０の立
ち下がりタイミングで、計数値をダウンさせる。そし
て、この計数値が「３」（すなわち二進数で「０１
１」）になると、最上位ビットの出力Ｑ2 がハイレベル
からローレベルに変化する。これにより、ＡＮＤゲート
３３２の一方の入力端子に供給される信号レベルは、ロ
ーレベルになる。したがって、このＡＮＤゲート３３２
の出力は、ＣＲ発振回路１２０が出力する基準クロック
信号ＣＬＫ０の信号レベルに拘わらず、ローレベルとな
る。このため、ダウンカウンタ３３１は、計数を停止す
る。
【００５６】同様に、ダウンカウンタ３３１のＱ2 出力
がハイレベルからローレベルに変化すると、ＡＮＤゲー
ト３３３の一方の入力端子に供給される信号レベルがハ
イレベルになるので、このＡＮＤゲート３３３の出力も
ローレベルに固定される。
【００５７】その後、立ち上がりエッジ検出回路３１０
が再び外部クロック信号ＣＬＫ２の立ち上がりエッジを
検出してダウンカウンタ３３１がリセットされると、上
述の場合と同様にしてダウンカウンタ３３１が再び計数
を開始し、ＡＮＤゲート３３３は出力クロック信号ＣＬ
Ｋ２の出力を再開する。
【００５８】ここで、このＡＮＤゲート３３３は、上述
したように、ダウンカウンタ３３１の最上位ビットＱ2
の出力がローレベルのときにのみ、すなわち計数値が
「７」、「６」、「５」、「４」（二進数で「１１
１」、「１１０」、「１０１」、「０１１」）のときに
のみ出力クロック信号ＣＬＫ２を出力するので、外部ク
ロック信号ＣＬＫ１の一周期（１／ｆ1 ）に４個のクロ
ック信号を出力する。すなわち、図３に示した周波数逓
倍回路３００によれば、外部クロック信号ＣＬＫ１の４
倍の周波数４ｆ1 の出力クロック信号ＣＬＫ２を生成す
ることができる。
【００５９】このように、この実施の形態に係る周波数
逓倍回路によっても、上述の第１の実施の形態と同様、
回路規模を小さくすることができる。
【００６０】また、デジタル回路のみで構成することが
できる点、使用できる外部クロック信号ＣＬＫ１の周波
数ｆ1 の範囲を広くすることができる点も、上述の第１
の実施の形態の場合と同様である。
【００６１】なお、この実施の形態でも、上述の第１の
実施の形態と同様、ビット数が３以外のカウンタを使用
でき、最上位ビット以外の出力を用いてＡＮＤゲート３
３２，３３３の制御を行うことができる。
【００６２】第３の実施の形態 次に、この発明の第３の実施の形態について、図５およ
び図６を用いて説明する。
【００６３】図５は、この実施の形態に係る周波数逓倍
回路の構成を示す回路図である。
【００６４】同図に示したように、この周波数逓倍回路
５００において、立ち下がり・立ち上がりエッジ検出回
路５１０は、遅延型フリップフロップ５１１，５１２
と、論理ゲート５１３，５１４，５１５とを有してい
る。ここで、遅延型フリップフロップ５１１は、Ｄ入力
端子からは外部クロック信号ＣＬＫ１（周波数をｆ1 と
する）を入力し、反転クロック入力端子／ＣＫがＣＲ発
振回路１２０（後述）のクロック信号出力端子ＯＵＴに
接続されている。遅延型フリップフロップ５１２は、Ｄ
入力端子が遅延型フリップフロップ５１１のＱ出力端子
に接続され、クロック入力端子ＣＫがＣＲ発振回路１２
０のクロック信号出力端子ＯＵＴに接続されている。論
理ゲート５１３は、アクティブローの入力端子が遅延型
フリップフロップ５１１のＱ出力端子に、アクティブハ
イの入力端子が遅延型フリップフロップ５１２のＱ出力
端子に、それぞれ接続されている。また、論理ゲート５
１４は、アクティブハイの入力端子が遅延型フリップフ
ロップ５１１のＱ出力端子に、アクティブローの入力端
子が遅延型フリップフロップ５１２のＱ出力端子に、そ
れぞれ接続されている。さらに、これらの論理ゲート５
１３，５１４の出力端子は、論理ゲート（ＯＲゲート）
５１５の入力端子にそれぞれ接続されている。そして、
この論理ゲート５１５の出力が、この発明の「エッジ検
出信号」となる。
【００６５】ＣＲ発振回路１２０の構成は、上述の第１
の実施の形態で使用したＣＲ発振回路１２０と同様であ
るので、説明を省略する。このＣＲ発振回路１２０が出
力する周期ｆ0 のクロック信号ＣＬＫ０が、この発明の
「基準クロック信号」となる。
【００６６】クロック生成回路５３０は、２ビットのア
ップカウンタ５３１と、論理ゲート５３２，５３３とで
構成されている。ここで、アップカウンタ５３１は、リ
セット入力端子Ｒが立ち下がり・立ち上がりエッジ検出
回路５１０内に設けられた論理ゲート５１５の出力端子
に接続されており、また、クロック入力端子／ＣＫが論
理ゲート５３２の出力端子に接続されている。そして、
この論理ゲート５３２のアクティブローの入力端子はア
ップカウンタ５３１の最上位ビットの出力端子Ｑ1 に、
アクティブハイの出力端子はＣＲ発振回路１２０の出力
端子ＯＵＴに、それぞれ接続されている。ここで、論理
ゲート５３２は、アップカウンタ５３１のＱ1 出力がロ
ーレベルで且つＣＲ発振回路１２０が出力する基準クロ
ック信号ＣＬＫ０がハイレベルの場合のみハイレベルを
出力し、他の場合はローレベルを出力するように構成さ
れている。一方、論理ゲート５３３のアクティブローの
入力端子はアップカウンタ５３１の最上位ビットの出力
端子Ｑ1 に接続され、アクティブハイの入力端子はＣＲ
発振回路１２０の出力端子ＯＵＴに接続されている。こ
の論理ゲート５３３は、アップカウンタ５３１のＱ1 出
力がローレベルで且つＣＲ発振回路１２０が出力する基
準クロック信号ＣＬＫ０がハイレベルの場合のみハイレ
ベルを出力し、他の場合はローレベルを出力するように
構成されている。なお、アップカウンタ５３１のビット
の出力端子Ｑ0 には、何も接続されない。
【００６７】次に、図５に示した周波数逓倍回路の動作
について、図６のタイミングチャートを用いて説明す
る。
【００６８】図６に示したように、ＣＲ発振回路１２０
は、外部クロック信号ＣＬＫ１の周波数ｆ1 と比較して
十分に高い周波数ｆ0 の基準クロック信号ＣＬＫ０を生
成して、常時出力している。
【００６９】立ち下がり・立ち上がりエッジ検出回路５
１０の遅延型フリップフロップ５１１は、この基準クロ
ック信号ＣＬＫ０の立ち下がりタイミングで、外部クロ
ック信号ＣＬＫ１を取り込む。また、遅延型フリップフ
ロップ５１２は、基準クロック信号ＣＬＫ０の立ち上が
りタイミングで、遅延型フリップフロップ５１１のＱ出
力を取り込む。したがって、遅延型フリップフロップ５
１１が取り込んだ外部クロック信号ＣＬＫ１の信号レベ
ルは、１／（２ｆ0 ）経過した後に遅延型フリップフロ
ップ５１２に取り込まれる。
【００７０】ここで、遅延型フリップフロップ５１１が
取り込んだ外部クロック信号ＣＬＫ１の信号レベルが２
回連続してハイレベルであったとすると、遅延型フリッ
プフロップ５１１，５１２のＱ出力は、ともにハイレベ
ルとなる。従って、論理ゲート５１３，５１４の出力は
ともにローレベルとなるので、論理ゲート５１５が出力
するエッジ検出信号の値もローレベルとなる。
【００７１】次に、外部クロック信号ＣＬＫ１の信号レ
ベルがハイレベルからローレベルに変化すると、この変
化後の最初の基準クロック信号ＣＬＫ０の立ち下がりタ
イミングで、遅延型フリップフロップ５１１がローレベ
ルの外部クロック信号ＣＬＫ１を取り込む。一方、この
ときに遅延型フリップフロップ５１２が保持している信
号レベルは、ハイレベルである。これにより、論理ゲー
ト５１３の出力はハイレベルとなり、論理ゲート５１４
の出力はローレベルとなるので、論理ゲート５１５が出
力するエッジ検出信号はハイレベルとなる。
【００７２】続いて、その１／（２ｆ0 ）経過後に遅延
型フリップフロップ５１２のＱ出力もローレベルとな
り、さらに、その１／（２ｆ0 ）経過後に遅延型フリッ
プフロップ５１１がローレベルの外部クロック信号ＣＬ
Ｋ１を再び取り込む。このとき、遅延型フリップフロッ
プ５１１，５１２のＱ出力はともにハイレベルとなるの
で、論理ゲート５１３，５１４の出力はともにローレベ
ルとなり、従って、論理ゲート５１５の出力もローレベ
ルに変化する。
【００７３】その後、外部クロック信号ＣＬＫ１の信号
レベルがローレベルからハイレベルに変化すると、この
変化後の最初の基準クロック信号ＣＬＫ０の立ち下がり
タイミングで、遅延型フリップフロップ５１１がハイレ
ベルの外部クロック信号ＣＬＫ１を取り込む。一方、こ
のときに遅延型フリップフロップ５１２が保持している
信号レベルは、ローレベルである。これにより、論理ゲ
ート５１３の出力はローレベルとなり、論理ゲート５１
４の出力はハイレベルとなるので、論理ゲート５１５の
出力はハイレベルに変化する。
【００７４】そして、その１／（２ｆ0 ）経過後に遅延
型フリップフロップ５１２のＱ出力もハイレベルとな
り、さらに、その１／（２ｆ0 ）経過後に遅延型フリッ
プフロップ５１１がハイレベルの外部クロック信号ＣＬ
Ｋ１を再び取り込む。このとき、遅延型フリップフロッ
プ５１１，５１２のＱ出力はともにハイレベルとなるの
で、論理ゲート５１３，５１４の出力はともにローレベ
ルとなり、従って、論理ゲート５１５の出力はローレベ
ルに変化する。
【００７５】クロック生成回路５３０のアップカウンタ
５３１は、論理ゲート５１５が出力したエッジ検出信号
をリセット端子から入力する。そして、このエッジ検出
信号の立ち上がりタイミングで計数値をリセットする。
これにより、このアップカウンタ５３１のビット出力Ｑ
0 ，Ｑ1 はともにローレベルとなる。
【００７６】論理ゲート５３２は、これらのビット出力
のうちＱ1 出力をアクティブローの入力端子から入力
し、また、ＣＲ発振回路１２０が出力する基準クロック
信号ＣＬＫ０をアクティブハイの入力端子から入力す
る。従って、アップカウンタ５３１のＱ1 出力がローレ
ベルのときは、ＣＲ発振回路１２０が出力する基準クロ
ック信号ＣＬＫ０がそのままアップカウンタ５３１のク
ロック入力端子ＣＫに入力される。
【００７７】また、論理ゲート５３３も、論理ゲート５
３２と同様、アップカウンタ５３１のＱ1 出力をアクテ
ィブローの入力端子から入力し、また、ＣＲ発振回路１
２０が出力する基準クロック信号ＣＬＫ０をアクティブ
ハイの入力端子から入力する。従って、アップカウンタ
５３１のＱ1 出力がローレベルのときは、ＣＲ発振回路
１２０が出力する基準クロック信号ＣＬＫ０がそのまま
論理ゲートの出力端子から出力されて、出力クロック信
号ＣＬＫ２となる。
【００７８】アップカウンタ５３１は、クロック入力端
子／ＣＫから入力された基準クロック信号ＣＬＫ０の立
ち下がりタイミングで、計数値をアップさせる。そし
て、この計数値が「２」（すなわち二進数で「１０」）
になると、出力Ｑ1 がローレベルからハイレベルに変化
する。これにより、論理ゲート５３２の出力は、ＣＲ発
振回路１２０が出力する基準クロック信号ＣＬＫ０の信
号レベルに拘わらず、ローレベルに固定されるので、ア
ップカウンタ５３１は計数を停止する。
【００７９】同様に、アップカウンタ５３１のＱ1 出力
がローレベルからハイレベルに変化すると、論理ゲート
５３３の出力も、ＣＲ発振回路１２０が出力する基準ク
ロック信号ＣＬＫ０の信号レベルに拘わらず、ローレベ
ルに固定され、出力クロック信号ＣＬＫ２を出力しなく
なる。
【００８０】その後、立ち下がり・立ち上がりエッジ検
出回路５１０が再び外部クロック信号ＣＬＫ２の立ち下
がりエッジまたは立ち上がりエッジを検出してアップカ
ウンタ５３１がリセットされると、上述の場合と同様に
してアップカウンタ５３１が再び計数を開始し、論理ゲ
ート５３３は出力クロック信号ＣＬＫ２の出力を再開す
る。
【００８１】ここで、この論理ゲート５３３は、上述し
たように、アップカウンタ５３１の最上位ビットＱ1 の
出力がローレベルのときにのみ、すなわち計数値が
「０」および「１」（二進数で「０００」および「００
１」）のときにのみ出力クロック信号ＣＬＫ２を出力す
るので、外部クロック信号ＣＬＫ１の半周期（１／２ｆ
1）に２個、すなわち一周期（１／ｆ1 ）のクロック信
号を出力する。すなわち、図５に示した周波数逓倍回路
５００によれば、外部クロック信号ＣＬＫ１の４倍の周
波数（４ｆ1 ）の出力クロック信号ＣＬＫ２を生成する
ことができる。
【００８２】このように、この実施の形態に係る周波数
逓倍回路によれば、論理ゲートの増加を伴うものの（立
ち下がり・立ち上がりエッジ検出回路５１０の論理ゲー
ト５１４，５１５が新たに必要となる）、２ビットのア
ップカウンタ５３１を用いて４逓倍の周波数逓倍回路を
実現することができるので、上述の第１の実施の形態や
第２の実施の形態の場合よりもさらに回路規模を低減さ
せることができる。
【００８３】なお、デジタル回路のみで構成することが
できる点、使用できる外部クロック信号ＣＬＫ１の周波
数ｆ1 の範囲を広くすることができる点は、上述の第１
の実施の形態の場合と同様である。
【００８４】また、この実施の形態でも、上述の第１の
実施の形態と同様、カウンタのビット数は限定されるも
のではなく、最上位ビット以外の出力を用いて論理ゲー
ト１３２，１３３の制御を行うこともできる。
【００８５】第４の実施の形態 続いて、この発明の第４の実施の形態について、図７お
よび図８を用いて説明する。この実施の形態に係る周波
数逓倍回路は、クロック生成回路の構成が、上述の第１
の実施の形態に係る周波数逓倍回路１００と異なる。
【００８６】図７は、この実施の形態に係る周波数逓倍
回路７００の構成を示す回路図である。
【００８７】同図において、図１と同じ符号を付した構
成部はそれぞれ図１の場合と同じものを示しているの
で、説明を省略する。
【００８８】クロック生成回路７３０は、３ビットのア
ップカウンタ７３１と、デコーダ７３２と、論理ゲート
７３３，７３４とで構成されている。
【００８９】ここで、アップカウンタ７３１は、リセッ
ト入力端子Ｒが立ち下がりエッジ検出回路７１０内に設
けられた論理ゲート７１３の出力端子に接続されてお
り、３ビットの出力端子Ｑ0 ，Ｑ1 ，Ｑ2 がデコーダ７
３３のデータ入力端子Ｄ0 ，Ｄ1 ，Ｄ2 にそれぞれ接続
されており、さらに、クロック入力端子／ＣＫが論理ゲ
ート７３２の出力端子に接続されている。
【００９０】そして、この論理ゲート７３２のアクティ
ブローの入力端子はデコーダ７３３の出力端子ＯＵＴ
に、アクティブハイの入力端子はＣＲ発振回路１２０の
出力端子ＯＵＴに、それぞれ接続されている。また、論
理ゲート７３４も、アクティブローの入力端子がデコー
ダ７３３の出力ＯＵＴに接続され、アクティブハイの入
力端子がＣＲ発振回路１２０の出力端子ＯＵＴに接続さ
れている。
【００９１】デコーダ７３３は、アップカウンタ７３１
が出力端子Ｑ0 ，Ｑ1 ，Ｑ2 から出力する計数結果が
「４」（すなわち二進数で「１００」）のときは出力端
子ＯＵＴから出力される出力信号Ｓをハイレベルにし、
他の場合は出力信号／Ｓをローレベルにするように構成
されている。
【００９２】次に、図７に示した周波数逓倍回路の動作
について、図８のタイミングチャートを用いて説明す
る。
【００９３】立ち下がりエッジ検出回路７１０は、第１
の実施の形態の場合と同様にして外部クロックＣＬＫ１
の立ち下がりエッジを検出して、パルス状のエッジ検出
信号を論理ゲート７１３から出力する。
【００９４】クロック生成回路７３０のアップカウンタ
７３１は、論理ゲート７１３が出力したエッジ検出信号
をリセット端子から入力する。そして、このエッジ検出
信号の立ち上がりタイミングで計数値をリセットする。
これにより、このアップカウンタ７３１の計数値は
「０」になるので、デコーダ７３３の出力信号Ｓはロー
レベルとなる。
【００９５】論理ゲート７３２は、デコーダ７３３の出
力信号Ｓをアクティブローの入力端子から入力し、ま
た、ＣＲ発振回路１２０が出力する基準クロック信号Ｃ
ＬＫ０をアクティブハイの入力端子から入力する。従っ
て、デコーダ７３３の出力信号Ｓがローレベルのとき
は、基準クロック信号ＣＬＫ０がそのままアップカウン
タ７３１のクロック入力端子／ＣＫに入力される。
【００９６】また、論理ゲート７３４も、論理ゲート７
３２と同様、デコーダ７３３の出力信号Ｓをアクティブ
ローの入力端子から入力し、また、ＣＲ発振回路１２０
が出力する基準クロック信号ＣＬＫ０をアクティブハイ
の入力端子から入力する。従って、デコーダ７３３の出
力信号Ｓがローレベルのときは、ＣＲ発振回路１２０が
出力する基準クロック信号ＣＬＫ０がそのまま論理ゲー
ト７３４の出力端子から出力されて、出力クロック信号
ＣＬＫ２となる。
【００９７】アップカウンタ７３１は、クロック入力端
子ＣＫから入力された基準クロック信号ＣＬＫ０の立ち
下がりタイミングで、計数値をアップさせる。そして、
この計数値が「４」（すなわち二進数で「１００」）に
なると、デコーダ７３３の出力信号Ｓがローレベルから
ハイレベルに変化する。これにより、論理ゲート７３２
の出力は、ＣＲ発振回路１２０が出力する基準クロック
信号ＣＬＫ０の信号レベルに拘わらず、ローレベルとな
る。このため、アップカウンタ７３１は、クロック入力
端子ＣＫからの入力信号がローレベルに固定されるの
で、計数を停止する。
【００９８】同様に、デコーダ７３３の出力信号Ｓがハ
イレベルになると、論理ゲート７３４の出力も、ＣＲ発
振回路１２０が出力する基準クロック信号ＣＬＫ０の信
号レベルに拘わらずローレベルに固定され、出力クロッ
ク信号ＣＬＫ２を出力しなくなる。
【００９９】その後、立ち下がりエッジ検出回路７１０
が再び外部クロック信号ＣＬＫ２の立ち下がりエッジを
検出してアップカウンタ７３１がリセットされると、上
述の場合と同様にしてアップカウンタ７３１が再び計数
を開始し、論理ゲート７３４は出力クロック信号ＣＬＫ
２の出力を再開する。
【０１００】この実施の形態でも、上述の第１の実施の
形態の場合と同様、計数値が「０」、「１」、「２」、
「３」のときにのみ出力クロック信号ＣＬＫ２を出力す
るので、外部クロック信号ＣＬＫ１の一周期（１／
ｆ1 ）に４個のクロック信号を出力する。すなわち、図
７に示した周波数逓倍回路７００によれば、外部クロッ
ク信号ＣＬＫ１の４倍の周波数（４ｆ1 ）の出力クロッ
ク信号ＣＬＫ２を生成することができる。
【０１０１】このように、この実施の形態に係る周波数
逓倍回路によっても、第１の実施の形態の場合と同様、
従来の周波数逓倍回路と比較して回路規模を小さくする
ことができる。
【０１０２】また、デジタル回路のみで構成することが
できる点、使用できる外部クロック信号ＣＬＫ１の周波
数ｆ1 の範囲を広くすることができる点も、上述の第１
の実施の形態の場合と同様である。
【０１０３】なお、この実施の形態でも、上述の第１の
実施の形態と同様、ビット数が３以外のカウンタを使用
でき、最上位ビット以外の出力を用いて論理ゲート７３
２，７３４の制御を行うことができる。
【０１０４】第５の実施の形態 次に、この発明の第５の実施の形態について、図９およ
び図１０を用いて説明する。この実施の形態に係る周波
数逓倍回路は、クロック生成回路の構成が、上述の第１
の実施の形態に係る周波数逓倍回路１００と異なる。
【０１０５】図９は、この実施の形態に係る周波数逓倍
回路９００の構成を示す回路図である。
【０１０６】同図において、図１と同じ符号を付した構
成部はそれぞれ図１の場合と同じものを示しているの
で、説明を省略する。
【０１０７】クロック生成回路９３０は、Ｎビットのア
ップカウンタ９３１と、Ｎビットのレジスタ９３２と、
コンパレータ９３３と論理ゲート９３４，９３５とで構
成されている。
【０１０８】アップカウンタ９３１は、リセット入力端
子Ｒが立ち下がりエッジ検出回路９１０内に設けられた
論理ゲート９１３の出力端子に接続されており、Ｎビッ
トの出力端子Ｑ0 ，Ｑ1 ，・・・，ＱN-1 がそれぞれコ
ンパレータ９３３のデータ入力端子Ｘ0 ，Ｘ1 ，・・
・，ＸN-1 にそれぞれ接続されており、さらに、クロッ
ク入力端子／ＣＫが論理ゲート９３４の出力端子に接続
されている。
【０１０９】また、レジスタ９３２の出力端子Ｑ0 ，Ｑ
1 ，・・・，ＱN-1 は、それぞれコンパレータ９３３の
データ入力端子Ｙ0 ，Ｙ1 ，・・・，ＹN-1 にそれぞれ
接続されている。
【０１１０】そして、この論理ゲート９３４のアクティ
ブローの入力端子はコンパレータ９３３の出力端子ＯＵ
Ｔに、アクティブハイの入力端子はＣＲ発振回路１２０
の出力端子ＯＵＴに、それぞれ接続されている。また、
論理ゲート９３５も、アクティブローの入力端子がコン
パレータ９３３の出力ＯＵＴに接続され、アクティブハ
イの入力端子がＣＲ発振回路１２０の出力端子ＯＵＴに
接続されている。
【０１１１】ここで、レジスタ９３２は、図示しないデ
ータ書込手段によって、Ｎビットのデータを自由に書き
込むことができるように構成されている。
【０１１２】また、コンパレータ９３３は、データ入力
端子Ｘ0 ，Ｘ1 ，・・・，ＸN-1 から入力されたＮビッ
トデータとデータ入力端子Ｙ0 ，Ｙ1 ，・・・，ＹN-1
から入力されたＮビットデータとを比較し、両データが
一致するときは出力信号Ｓをハイレベルにし、両データ
が一致しないときは出力信号Ｓをローレベルにするよう
に構成されている。
【０１１３】次に、図９に示した周波数逓倍回路の動作
について、図１０のタイミングチャートを用いて説明す
る。
【０１１４】まず、レジスタ９３２に、図示しない書込
手段によって比較値（ここでは「Ｎ」とする）が書き込
まれる。このレジスタ９３２は、常時、この比較値
「Ｎ」を出力端子Ｑ0 ，Ｑ1 ，・・・，ＱN-1 から出力
する。これにより、この比較値「Ｎ」が、コンパレータ
９３３のデータ入力端子Ｙ0 ，Ｙ1 ，・・・，ＹN-1 に
対して常時出力される。
【０１１５】続いて、立ち下がりエッジ検出回路９１０
が、第１の実施の形態の場合と同様にして、外部クロッ
クＣＬＫ１の立ち下がりエッジの検出を開始する。そし
て、立ち下がりエッジを検出すると、パルス状のエッジ
検出信号を論理ゲート９１３から出力する。
【０１１６】クロック生成回路９３０のアップカウンタ
９３１は、論理ゲート９１３が出力したエッジ検出信号
をリセット端子から入力する。そして、このエッジ検出
信号の立ち上がりタイミングで計数値をリセットする。
これにより、このアップカウンタ９３１の計数値は
「０」となり、この計数値「０」がＮビットの出力端子
Ｑ0 ，Ｑ1 ，・・・，ＱN-1 からコンパレータ９３３の
データ入力端子Ｘ0 ，Ｘ1，・・・，ＸN-1 に対して出
力される。
【０１１７】コンパレータ９３３は、データ入力端子Ｘ
0 ，Ｘ1 ，・・・，ＸN-1 から入力された計数値「０」
とデータ入力端子Ｙ0 ，Ｙ1 ，・・・，ＹN-1 から入力
された比較値「Ｎ」とを比較する。ここでは両データの
値は一致しないので、コンパレータ９３３の出力信号Ｓ
はローレベルとなる。
【０１１８】論理ゲート９３４は、コンパレータ９３３
の出力信号Ｓをアクティブローの入力端子から入力し、
また、ＣＲ発振回路１２０が出力する基準クロック信号
ＣＬＫ０をアクティブハイの入力端子から入力する。従
って、コンパレータ９３３の出力信号Ｓがローレベルの
ときは、基準クロック信号ＣＬＫ０がそのままアップカ
ウンタ９３１のクロック入力端子／ＣＫに入力される。
【０１１９】また、論理ゲート９３５も、論理ゲート９
３４と同様、コンパレータ９３３の出力信号Ｓをアクテ
ィブローの入力端子から入力し、また、ＣＲ発振回路１
２０が出力する基準クロック信号ＣＬＫ０をアクティブ
ハイの入力端子から入力する。従って、コンパレータ９
３３の出力信号Ｓがローレベルのときは、ＣＲ発振回路
１２０が出力する基準クロック信号ＣＬＫ０がそのまま
論理ゲート９３４の出力端子から出力されて、出力クロ
ック信号ＣＬＫ２となる。
【０１２０】アップカウンタ９３１は、クロック入力端
子ＣＫから入力された基準クロック信号ＣＬＫ０の立ち
下がりタイミングで、計数値をアップさせる。そして、
この計数値が「Ｎ」になると、レジスタ９３２に格納さ
れた比較値と一致することとなるので、コンパレータ９
３３は出力信号Ｓをハイレベルからローレベルに変化さ
せる。これにより、論理ゲート９３４の出力は、ＣＲ発
振回路１２０が出力する基準クロック信号ＣＬＫ０の信
号レベルに拘わらず、ローレベルとなる。このため、ア
ップカウンタ９３１は、クロック入力端子ＣＫからの入
力信号がローレベルに固定されるので、計数を停止す
る。
【０１２１】同様に、コンパレータ９３３の出力信号Ｓ
がローレベルになると、論理ゲート９３５の出力も、Ｃ
Ｒ発振回路１２０が出力する基準クロック信号ＣＬＫ０
の信号レベルに拘わらずローレベルに固定され、出力ク
ロック信号ＣＬＫ２を出力しなくなる。
【０１２２】その後、立ち下がりエッジ検出回路９１０
が再び外部クロック信号ＣＬＫ２の立ち下がりエッジを
検出してアップカウンタ９３１がリセットされると、上
述の場合と同様にしてアップカウンタ９３１が再び計数
を開始し、論理ゲート９３５は出力クロック信号ＣＬＫ
２の出力を再開する。
【０１２３】この実施の形態では、計数値が「０」〜
「Ｎ」のときにのみ出力クロック信号ＣＬＫ２を出力す
るので、外部クロック信号ＣＬＫ１の一周期（１／
ｆ1 ）にＮ個のクロック信号を出力する。すなわち、図
９に示した周波数逓倍回路９００によれば、外部クロッ
ク信号ＣＬＫ１のＮ倍の周波数（Ｎｆ1 ）の出力クロッ
ク信号ＣＬＫ２を生成することができる。
【０１２４】このように、この実施の形態に係る周波数
逓倍回路によれば、レジスタ９３２に格納する比較値に
よって逓倍数を決定することができる。ここで、レジス
タ９３２はＮビットなので、比較値として０〜２N の値
を指定することができる。したがって、この実施の形態
によれば、この範囲内で逓倍数を自由に変更することが
できる。
【０１２５】また、従来の周波数逓倍回路よりも回路規
模を小さくすることができる点、デジタル回路のみで構
成することができる点、使用できる外部クロック信号Ｃ
ＬＫ１の周波数ｆ1 の範囲を広くすることができる点
は、上述の各実施の形態の場合と同様である。
【０１２６】
【発明の効果】以上詳細に説明したように、この発明に
よれば、回路規模が小さく、デジタル回路のみで構成す
ることができ、且つ、使用できる外部クロック信号の周
波数範囲が広い周波数逓倍回路を提供することができ
る。
【図面の簡単な説明】
【図１】第１の実施の形態に係る周波数逓倍回路の構成
を示す回路図である。
【図２】第１の実施の形態に係る周波数逓倍回路の動作
を説明するためのタイミングチャートである。
【図３】第２の実施の形態に係る周波数逓倍回路の構成
を示す回路図である。
【図４】第２の実施の形態に係る周波数逓倍回路の動作
を説明するためのタイミングチャートである。
【図５】第３の実施の形態に係る周波数逓倍回路の構成
を示す回路図である。
【図６】第３の実施の形態に係る周波数逓倍回路の動作
を説明するためのタイミングチャートである。
【図７】第４の実施の形態に係る周波数逓倍回路の構成
を示す回路図である。
【図８】第４の実施の形態に係る周波数逓倍回路の動作
を説明するためのタイミングチャートである。
【図９】第５の実施の形態に係る周波数逓倍回路の構成
を示す回路図である。
【図１０】第５の実施の形態に係る周波数逓倍回路の動
作を説明するためのタイミングチャートである。
【図１１】従来の周波数逓倍回路の一構成例を示すブロ
ック図である。
【符号の説明】
１００，３００，５００，７００，９００ 周波数逓倍
回路 １１０，７１０，９１０ 立ち下がりエッジ検出回路 ３１０ 立ち上がり検出回路 ５１０ 立ち下がり・立ち上がり検出回路 １１１，１１２，３１１，３１２，５１１，５１２ 遅
延型フリップフロップ １１３，１３２，１３３，３１３，５１３，５１４，５
１５，７１３，７３２，７３４，９１３，９３４，９３
５ 論理ゲート ３３２，３３３ ＡＮＤゲート ７３３ デコーダ １２０ ＣＲ発振回路 １３０，３３０，５３０，７３０，９３０ クロック生
成回路 １３１，７３１，３ビットアップカウンタ ３３１ ３ビットダウンカウンタ ５３１ ２ビットアップカウンタ ９３１ Ｎビットアップカウンタ

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 外部から入力された外部クロック信号の
    所定数倍の周波数を有する出力クロック信号を生成する
    周波数逓倍回路において、 前記外部クロック信号の信号エッジを検出してエッジ検
    出信号を出力するエッジ検出回路と、 所定の周波数の基準クロック信号を生成して出力する発
    振回路と、 前記エッジ検出回路が出力する前記エッジ検出信号と前
    記発振回路が出力する前記基準クロック信号とを取り込
    み、この基準クロック信号のクロック数を計数して、こ
    のクロック数が所定数に達する前は前記基準クロック信
    号をそのまま出力し、前記クロック数が所定数に達した
    後は前記基準クロック信号を出力せず、且つ、前記エッ
    ジ検出信号を入力したときに前記基準クロック数の計数
    をリセットするクロック生成回路と、 を備えたことを特徴とする周波数逓倍回路。
  2. 【請求項２】 前記エッジ検出回路が、前記発振回路が
    出力する前記基準クロック信号によって与えられたタイ
    ミングで周期的に前記外部クロック信号の信号レベルを
    検出し、今回検出した信号レベルがローレベルであり且
    つ前回検出した信号レベルがハイレベルである場合に前
    記エッジ検出信号を出力することによって立ち下がりエ
    ッジの検出を行うことを特徴とする請求項１に記載の周
    波数逓倍回路。
  3. 【請求項３】 前記エッジ検出回路が、前記発振回路が
    出力する前記基準クロック信号によって与えられたタイ
    ミングで周期的に前記外部クロック信号の信号レベルを
    検出し、今回検出した信号レベルがハイレベルであり且
    つ前回検出した信号レベルがローレベルである場合に前
    記エッジ検出信号を出力することによって立ち上がりエ
    ッジの検出を行うことを特徴とする請求項１に記載の周
    波数逓倍回路。
  4. 【請求項４】 前記エッジ検出回路が、前記発振回路が
    出力する前記基準クロック信号によって与えられたタイ
    ミングで周期的に前記外部クロック信号の信号レベルを
    検出し、今回検出した信号レベルと前回検出した信号レ
    ベルとが異なる場合に前記エッジ検出信号を出力するこ
    とによって立ち下がりエッジおよび立ち上がりエッジの
    検出を行うことを特徴とする請求項１に記載の周波数逓
    倍回路。
  5. 【請求項５】 前記エッジ検出回路が、前記発振回路が
    出力する前記基準クロック信号によって与えられたタイ
    ミングで周期的に前記外部クロック信号を取り込む第１
    の遅延型フリップフロップと、この第１の遅延型フリッ
    プフロップが前記外部クロック信号を取り込むタイミン
    グから半周期遅れたタイミングで周期的に前記第１の遅
    延型フリップフロップの出力信号を取り込む第２の遅延
    型フリップフロップと、前記第１の遅延型フリップフロ
    ップの出力がローレベルであり且つ前記第２の遅延型フ
    リップフロップの出力がハイレベルであるときに前記エ
    ッジ検出信号をオンする論理回路とを備えたことを特徴
    とする請求項２に記載の周波数逓倍回路。
  6. 【請求項６】 前記エッジ検出回路が、前記発振回路が
    出力する前記基準クロック信号によって与えられたタイ
    ミングで周期的に前記外部クロック信号を取り込む第１
    の遅延型フリップフロップと、この第１の遅延型フリッ
    プフロップが前記外部クロック信号を取り込むタイミン
    グから半周期遅れたタイミングで周期的に前記第１の遅
    延型フリップフロップの出力信号を取り込む第２の遅延
    型フリップフロップと、前記第１の遅延型フリップフロ
    ップの出力がハイレベルであり且つ前記第２の遅延型フ
    リップフロップの出力がローレベルであるときに前記エ
    ッジ検出信号をオンする論理回路とを備えたことを特徴
    とする請求項３に記載の周波数逓倍回路。
  7. 【請求項７】 前記エッジ検出回路が、前記発振回路が
    出力する前記基準クロック信号によって与えられたタイ
    ミングで周期的に前記外部クロック信号を取り込む第１
    の遅延型フリップフロップと、この第１の遅延型フリッ
    プフロップが前記外部クロック信号を取り込むタイミン
    グから半周期遅れたタイミングで周期的に前記第１の遅
    延型フリップフロップの出力信号を取り込む第２の遅延
    型フリップフロップと、前記第１の遅延型フリップフロ
    ップの出力と前記第２の遅延型フリップフロップの出力
    とが異なる信号レベルであるときに前記エッジ検出信号
    をオンする論理回路とを備えたことを特徴とする請求項
    ４に記載の周波数逓倍回路。
  8. 【請求項８】 前記クロック生成回路が、前記エッジ検
    出信号をリセット端子から入力するカウンタと、このカ
    ウンタの計数値が所定値に達していないときにのみ前記
    基準クロック信号をこのカウンタのクロック入力端子に
    供給する第１の論理回路と、前記カウンタの前記計数値
    が前記所定値に達していないときにのみ前記基準クロッ
    ク信号を出力クロック信号として外部に出力する第２の
    論理回路とを備えたことを特徴とする請求項１に記載の
    周波数逓倍回路。
  9. 【請求項９】 前記カウンタの前記計数値が前記所定値
    に達したか否かの検出を、このカウンタの所定位ビット
    の信号レベルで判断することを特徴とする請求項８に記
    載の周波数逓倍回路。
  10. 【請求項１０】 前記カウンタがダウンカウンタであ
    り、且つ、前記所定位ビットの信号レベルがハイレベル
    であることを特徴とする請求項９に記載の周波数逓倍回
    路。
  11. 【請求項１１】 前記カウンタがアップカウンタであ
    り、且つ、前記所定位ビットの信号レベルがローレベル
    であることを特徴とする請求項９に記載の周波数逓倍回
    路。
  12. 【請求項１２】 前記カウンタの前記計数値が前記所定
    値に達したか否かの検出を、このカウンタの各ビットに
    接続されたデコーダで行うことを特徴とする請求項８に
    記載の周波数逓倍回路。
  13. 【請求項１３】 前記カウンタの前記計数値が前記所定
    値に達したか否かの検出を行うために、この所定値を記
    憶するための記憶手段と、この記憶手段から入力された
    前記所定値と前記カウンタから入力された前記計数値と
    を比較して両者が一致するときに出力信号をオンするコ
    ンパレータとを備えたことを特徴とする請求項８に記載
    の周波数逓倍回路。
  14. 【請求項１４】 前記発振回路が非安定マルチバイブレ
    ータであることを特徴とする請求項１〜１３のいずれか
    に記載の周波数逓倍回路。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6269443B1 (en) * 1998-12-29 2001-07-31 Intel Corporation Method and apparatus for automatically selecting CPU clock frequency multiplier
DE10223364A1 (de) * 2002-05-25 2003-12-04 Bosch Gmbh Robert Steuergerät in einem Fahrzeug und Sensor
US6753709B2 (en) * 2002-06-28 2004-06-22 Agere Systems Inc. Digital clock rate multiplier method and apparatus
JP3995552B2 (ja) * 2002-07-23 2007-10-24 松下電器産業株式会社 クロック逓倍回路
JP2004071696A (ja) * 2002-08-02 2004-03-04 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US7236557B1 (en) * 2003-07-11 2007-06-26 Xilinx, Inc. Counter-based clock multiplier circuits and methods
US7106118B2 (en) * 2004-01-16 2006-09-12 Realtek Semiconductor Corp. Clock signal generator with low power comsumption function and method thereof
TWI245178B (en) * 2004-01-16 2005-12-11 Realtek Semiconductor Corp Clock generation method and apparatus
US7786782B2 (en) * 2008-09-29 2010-08-31 Xilinx, Inc. Method and apparatus for counter-based clock signal adaptation
KR101756944B1 (ko) * 2011-07-01 2017-07-12 페어차일드코리아반도체 주식회사 클록 신호 생성 회로 및 이를 포함하는 전력 공급 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4423383A (en) * 1982-03-05 1983-12-27 Ampex Corporation Programmable multiple frequency ratio synchronous clock signal generator circuit and method
DE3832152A1 (de) * 1988-09-22 1990-03-29 Philips Patentverwaltung Digitaler frequenzgenerator
US5598446A (en) * 1995-09-08 1997-01-28 Vlsi Technology, Inc. Clock extraction of a clock signal using rising and falling edges of a received transmission signal
US5841823A (en) * 1995-10-13 1998-11-24 Vlsi Technology, Inc. Method and apparatus for extracting a clock signal from a received signal
US5761255A (en) * 1995-11-30 1998-06-02 The Boeing Company Edge-synchronized clock recovery unit

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