JP2935319B2 - マルチバイブレ−タ - Google Patents
マルチバイブレ−タInfo
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- JP2935319B2 JP2935319B2 JP4287920A JP28792092A JP2935319B2 JP 2935319 B2 JP2935319 B2 JP 2935319B2 JP 4287920 A JP4287920 A JP 4287920A JP 28792092 A JP28792092 A JP 28792092A JP 2935319 B2 JP2935319 B2 JP 2935319B2
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Description
【０００１】
【産業上の利用分野】本発明はマルチバイブレ−タに関
し、より詳細には、時間の制御信号（＝イネ−ブル信
号）を作成するのに用いられるクロック同期式ワンショ
ット・マルチバイブレ−タに関する。
し、より詳細には、時間の制御信号（＝イネ−ブル信
号）を作成するのに用いられるクロック同期式ワンショ
ット・マルチバイブレ−タに関する。
【０００２】
【従来の技術】電子回路における時間の制御信号（イネ
−ブル信号）を作成する方法としては、マイクロコンピ
ュ−タを用いてソフトウェア的に作成する方法と、マル
チバイブレ−タＩＣを用いてハ−ドウェア的に作成する
方法とがある。ソフトウェア的方法の場合、マイクロコ
ンピュ−タの動作クロックを調整することにより時間的
に正確なイネ−ブル信号を作成することができるが、シ
ステムの新規設計時には、マイクロコンピュ−タ自体を
制御するためのソフトウェアとして開発する必要があ
る。この開発には通常多大な労力を要し、そこで、マイ
クロコンピュ−タのソフトウェア開発を行なうことなく
イネ−ブル信号を作成したい場合には、ワンショット・
マルチバイブレ−タＩＣを用いたハ−ドウェア的方法が
用いられている。
−ブル信号）を作成する方法としては、マイクロコンピ
ュ−タを用いてソフトウェア的に作成する方法と、マル
チバイブレ−タＩＣを用いてハ−ドウェア的に作成する
方法とがある。ソフトウェア的方法の場合、マイクロコ
ンピュ−タの動作クロックを調整することにより時間的
に正確なイネ−ブル信号を作成することができるが、シ
ステムの新規設計時には、マイクロコンピュ−タ自体を
制御するためのソフトウェアとして開発する必要があ
る。この開発には通常多大な労力を要し、そこで、マイ
クロコンピュ−タのソフトウェア開発を行なうことなく
イネ−ブル信号を作成したい場合には、ワンショット・
マルチバイブレ−タＩＣを用いたハ−ドウェア的方法が
用いられている。
【０００３】ワンショット・マルチバイブレ−タＩＣ
は、外部からトリガパルスが入力されない限り１つの安
定状態を保持し、トリガパルスが１つ入力されると、外
付けされた抵抗とコンデンサとの時定数によって決まる
一定幅のパルスを出力する機能を有する回路であり、通
常、パルスの整形および遅延等に使用されている。ハ−
ドウェア的方法により作成する場合には、前記マルチバ
イブレ−タＩＣから出力される前記一定幅のパルスがイ
ネ−ブル信号として利用される。外付けされた抵抗の値
をＲX3、コンデンサの値をＣX3とすると、前記一定幅の
パルスが出力される時間ｔW3は、ｔW3＝ｋ3 ・ＲX3・Ｃ
X3となる。ただし、ｋ3は一定係数である。
は、外部からトリガパルスが入力されない限り１つの安
定状態を保持し、トリガパルスが１つ入力されると、外
付けされた抵抗とコンデンサとの時定数によって決まる
一定幅のパルスを出力する機能を有する回路であり、通
常、パルスの整形および遅延等に使用されている。ハ−
ドウェア的方法により作成する場合には、前記マルチバ
イブレ−タＩＣから出力される前記一定幅のパルスがイ
ネ−ブル信号として利用される。外付けされた抵抗の値
をＲX3、コンデンサの値をＣX3とすると、前記一定幅の
パルスが出力される時間ｔW3は、ｔW3＝ｋ3 ・ＲX3・Ｃ
X3となる。ただし、ｋ3は一定係数である。
【０００４】
【発明が解決しようとする課題】しかし、従来のワンシ
ョット・マルチバイブレ−タＩＣを用いてイネ−ブル信
号を作成する場合には、下記の（１）及び（２）に示し
た理由により時間的に正確なイネ−ブル信号を作成する
ことができないという課題がある。 （１） 外付けされた抵抗ＲX3及びコンデンサＣX3に設
定できる値に限度がある。例えば、前記パルスの出力時
間ｔW3をクロックと正確に同期させるためには前記抵抗
ＲX3の値を1.07k Ω等小数点第２以下の精度で設定しな
ければならない場合がある。前記抵抗ＲX3およびコンデ
ンサＣX3の値を前記精度で設定するのは困難である。
ョット・マルチバイブレ−タＩＣを用いてイネ−ブル信
号を作成する場合には、下記の（１）及び（２）に示し
た理由により時間的に正確なイネ−ブル信号を作成する
ことができないという課題がある。 （１） 外付けされた抵抗ＲX3及びコンデンサＣX3に設
定できる値に限度がある。例えば、前記パルスの出力時
間ｔW3をクロックと正確に同期させるためには前記抵抗
ＲX3の値を1.07k Ω等小数点第２以下の精度で設定しな
ければならない場合がある。前記抵抗ＲX3およびコンデ
ンサＣX3の値を前記精度で設定するのは困難である。
【０００５】（２） 外付けされた抵抗ＲX3及びコンデ
ンサＣX3の値が温度により変動し、前記パルスの出力時
間ｔW3を一定に保持することができない。
ンサＣX3の値が温度により変動し、前記パルスの出力時
間ｔW3を一定に保持することができない。
【０００６】本発明は上記課題に鑑みなされたものであ
り、時間的に正確なイネ−ブル信号を作成することがで
きるワンショット・マルチバイブレ−タを提供すること
を目的としている。
り、時間的に正確なイネ−ブル信号を作成することがで
きるワンショット・マルチバイブレ−タを提供すること
を目的としている。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に本発明に係るマルチバイブレータ（１）は、制御入力
信号を供給する制御入力端子（Ｃ ＩＮ ）と、該制御入力
端子（Ｃ ＩＮ ）から供給される前記制御入力信号により
発生する基準クロックを受け、該基準クロックの周期に
対する所定倍の周期を有するパルス信号を出力するカウ
ンタ回路と、充放電回路と、前記カウンタ回路から出力
されるパルス信号の周期に対応して立ち上がり、前記充
放電回路の時定数によって決定される一定時間幅のパル
ス信号を出力する出力制御回路と、制御信号出力端子
（Ｃ ＯＵＴ ）と、前記制御入力端子（Ｃ ＩＮ ）から前記
制御入力信号が供給されると、制御信号をオンにし、前
記出力制御回路からのパルス信号が立ち上がると、前記
制御信号をオフにして、該制御信号を前記制御信号出力
端子（Ｃ ＯＵＴ ）から出力させる制御信号出力手段とを
備えると共に、前記出力制御回路から出力されるパルス
信号の前記一定時間幅が前記カウンタ回路から出力され
るパルス信号の周期よりも大きくなるように、前記時定
数が設定されていることを特徴としている。
に本発明に係るマルチバイブレータ（１）は、制御入力
信号を供給する制御入力端子（Ｃ ＩＮ ）と、該制御入力
端子（Ｃ ＩＮ ）から供給される前記制御入力信号により
発生する基準クロックを受け、該基準クロックの周期に
対する所定倍の周期を有するパルス信号を出力するカウ
ンタ回路と、充放電回路と、前記カウンタ回路から出力
されるパルス信号の周期に対応して立ち上がり、前記充
放電回路の時定数によって決定される一定時間幅のパル
ス信号を出力する出力制御回路と、制御信号出力端子
（Ｃ ＯＵＴ ）と、前記制御入力端子（Ｃ ＩＮ ）から前記
制御入力信号が供給されると、制御信号をオンにし、前
記出力制御回路からのパルス信号が立ち上がると、前記
制御信号をオフにして、該制御信号を前記制御信号出力
端子（Ｃ ＯＵＴ ）から出力させる制御信号出力手段とを
備えると共に、前記出力制御回路から出力されるパルス
信号の前記一定時間幅が前記カウンタ回路から出力され
るパルス信号の周期よりも大きくなるように、前記時定
数が設定されていることを特徴としている。
【０００８】また本発明に係るマルチバイブレータ
（２）は、制御入力信号を供給する制御入力端子（Ｃ
ＩＮ ）と、該制御入力端子（Ｃ ＩＮ ）から供給される前
記制御入力信号により発生する基準クロックを受け、該
基準クロックの周期に対する所定倍の周期を有するパル
ス信号を出力するカウンタ回路と、前記基準クロック及
び前記カウンタ回路から出力されるパルス信号のレベル
が所定論理のときに、所定のパルス信号を出力する論理
乗算回路と、充放電回路と、前記論理乗算回路から出力
されるパルス信号の周期に対応して立ち上がり、前記充
放電回路の時定数によって決定される一定時間幅のパル
ス信号を出力する出力制御回路と、制御信号出力端子
（Ｃ ＯＵＴ ）と、前記制御入力端子（Ｃ ＩＮ ）から前記
制御入力信号が供給されると、制御信号をオンにし、前
記出力制御回路からのパルス信号が立ち上がると、前記
制御信号をオフにして、該制御信号を前記制御信号出力
端子（Ｃ ＯＵＴ ）から出力させる制御信号出力手段とを
備えると共に、前記出力制御回路から出力されるパルス
信号の前記一定時間幅が前記カウンタ回路から出力され
るパルス信号の周期よりも大きくなるように、前記時定
数が設定されていることを特徴としている。また本発明
に係るマルチバイブレークー（３）は、上記マルチバイ
ブレータ（１）又は（２）において、前記カウンタ回路
には、前記基準クロックの周期に対する複数の所定倍の
周期のパルス信号をそれぞれ出力する出力部を備え、所
定のオン時間を有する前記制御信号を作成するように、
これら出力部の中から所定の出力部が選択されているこ
とを特徴としている。 また本発明に係るマルチバイブレ
ータ（４）は、上記マルチバイブレータ（１）〜（３）
のいずれかにおいて、前記制御入力端子（Ｃ ＩＮ ）から
供給される制御入力信号を受けて基準クロックを発生す
る基準発振回路を備えていることを特徴としている。
（２）は、制御入力信号を供給する制御入力端子（Ｃ
ＩＮ ）と、該制御入力端子（Ｃ ＩＮ ）から供給される前
記制御入力信号により発生する基準クロックを受け、該
基準クロックの周期に対する所定倍の周期を有するパル
ス信号を出力するカウンタ回路と、前記基準クロック及
び前記カウンタ回路から出力されるパルス信号のレベル
が所定論理のときに、所定のパルス信号を出力する論理
乗算回路と、充放電回路と、前記論理乗算回路から出力
されるパルス信号の周期に対応して立ち上がり、前記充
放電回路の時定数によって決定される一定時間幅のパル
ス信号を出力する出力制御回路と、制御信号出力端子
（Ｃ ＯＵＴ ）と、前記制御入力端子（Ｃ ＩＮ ）から前記
制御入力信号が供給されると、制御信号をオンにし、前
記出力制御回路からのパルス信号が立ち上がると、前記
制御信号をオフにして、該制御信号を前記制御信号出力
端子（Ｃ ＯＵＴ ）から出力させる制御信号出力手段とを
備えると共に、前記出力制御回路から出力されるパルス
信号の前記一定時間幅が前記カウンタ回路から出力され
るパルス信号の周期よりも大きくなるように、前記時定
数が設定されていることを特徴としている。また本発明
に係るマルチバイブレークー（３）は、上記マルチバイ
ブレータ（１）又は（２）において、前記カウンタ回路
には、前記基準クロックの周期に対する複数の所定倍の
周期のパルス信号をそれぞれ出力する出力部を備え、所
定のオン時間を有する前記制御信号を作成するように、
これら出力部の中から所定の出力部が選択されているこ
とを特徴としている。 また本発明に係るマルチバイブレ
ータ（４）は、上記マルチバイブレータ（１）〜（３）
のいずれかにおいて、前記制御入力端子（Ｃ ＩＮ ）から
供給される制御入力信号を受けて基準クロックを発生す
る基準発振回路を備えていることを特徴としている。
【０００９】
【作用】前記基準発振回路における基準発振信号、すな
わち基準クロックの発振時間（＝１周期）をａ、前記カ
ウンタにより計数される前記基準クロックの発振回数を
ｂをとし、 ＥT ＝ａ×ｂ ‥‥ となるように制
御信号時間（＝イネ−ブル時間）ＥT を設定すれば、時
間的に正確なイネ−ブル信号を作成することが可能にな
る。
わち基準クロックの発振時間（＝１周期）をａ、前記カ
ウンタにより計数される前記基準クロックの発振回数を
ｂをとし、 ＥT ＝ａ×ｂ ‥‥ となるように制
御信号時間（＝イネ−ブル時間）ＥT を設定すれば、時
間的に正確なイネ−ブル信号を作成することが可能にな
る。
【００１０】本発明に係るマルチバイブレ−タにおいて
は、例えば、前記カウンタとして前記基準クロックの立
ち下がりエッジにて動作するカウンタが用いられ、前記
出力制御回路は前記カウンタ出力の立ち上がりエッジに
て動作する。前記カウンタから前記出力制御回路に出力
信号（前記立ち上がりエッジ）が入力されると、前記出
力制御回路からは出力側に接続された抵抗とコンデンサ
との時定数により決定される一定時間幅のパルスが出力
される。また、本発明に係るマルチバイブレ−タにおい
ては、制御入力がオンされると同時に、基準クロックが
発振されると共にイネ−ブル信号がオンされ、該イネ−
ブル信号は、前記一定幅のパルス出力が立ち上がると同
時にオフされる。そしてイネ−ブル信号のオフ状態は、
前記一定幅のパルスが出力されている間（＝ｔW ）、保
持される。
は、例えば、前記カウンタとして前記基準クロックの立
ち下がりエッジにて動作するカウンタが用いられ、前記
出力制御回路は前記カウンタ出力の立ち上がりエッジに
て動作する。前記カウンタから前記出力制御回路に出力
信号（前記立ち上がりエッジ）が入力されると、前記出
力制御回路からは出力側に接続された抵抗とコンデンサ
との時定数により決定される一定時間幅のパルスが出力
される。また、本発明に係るマルチバイブレ−タにおい
ては、制御入力がオンされると同時に、基準クロックが
発振されると共にイネ−ブル信号がオンされ、該イネ−
ブル信号は、前記一定幅のパルス出力が立ち上がると同
時にオフされる。そしてイネ−ブル信号のオフ状態は、
前記一定幅のパルスが出力されている間（＝ｔW ）、保
持される。
【００１１】しかし、前記一定幅のパルスの出力時間ｔ
W が前記カウンタの論理出力時間ｔ C の２倍より短けれ
ばイネ−ブル信号がオン・オフを繰り返すことになるの
で、該オン・オフの繰り返しを防止する目的で、ｔW ＞
２ｔC となるように前記抵抗およびコンデンサの値が設
定される。こうすることにより、前記一定幅のパルスが
立ち下がる前に、前記カウンタ出力により前記出力制御
回路が再起動されるので、前記出力制御回路から前記一
定幅のパルスがとぎれることなく出力され続け、イネ−
ブル信号の前記オフ状態が継続的に保持される。そして
該状態は、リセット信号が入力されるまで保持される。
W が前記カウンタの論理出力時間ｔ C の２倍より短けれ
ばイネ−ブル信号がオン・オフを繰り返すことになるの
で、該オン・オフの繰り返しを防止する目的で、ｔW ＞
２ｔC となるように前記抵抗およびコンデンサの値が設
定される。こうすることにより、前記一定幅のパルスが
立ち下がる前に、前記カウンタ出力により前記出力制御
回路が再起動されるので、前記出力制御回路から前記一
定幅のパルスがとぎれることなく出力され続け、イネ−
ブル信号の前記オフ状態が継続的に保持される。そして
該状態は、リセット信号が入力されるまで保持される。
【００１２】上記したマルチバイブレ−タ（１）の場
合、前記カウンタのｍ段目の出力を前記出力制御回路に
接続すれば、前記カウンタからはａ×２m-1 （ただし、
ｍ＝１、２、‥‥）の時間幅を有するパルスがａ×２
m-1 時間ごとに出力され、前記出力制御回路に入力され
る。該パルスが入力されると、前記出力制御回路から前
記一定幅のパルスが出力され、それと同時にイネ−ブル
信号がオフされる。上記したように基準クロックは制御
信号が入力されると同時に発振され（立ち上がり）、カ
ウンタは基準クロックの立ち下がりエッジにて動作する
ので、ｍ段目のカウンタの出力は、前記基準クロックか
ら時間Ｔ＝ａ×（２m-1 −０．５）遅れて立ち上がる。
したがってイネ−ブル信号は、前記基準クロックが立ち
上がってから前記時間Ｔ経過した時点でオフされること
になる。よって、ＥT ＝ａ×（２m-1−０．５） ‥‥
となり、マルチバイブレ−タ（１）を用いれば、
基準クロックの（２N −０．５）倍のイネ−ブル信号を
正確に作成することが可能になる。なお、Ｎ＝０、１、
２、‥‥である。
合、前記カウンタのｍ段目の出力を前記出力制御回路に
接続すれば、前記カウンタからはａ×２m-1 （ただし、
ｍ＝１、２、‥‥）の時間幅を有するパルスがａ×２
m-1 時間ごとに出力され、前記出力制御回路に入力され
る。該パルスが入力されると、前記出力制御回路から前
記一定幅のパルスが出力され、それと同時にイネ−ブル
信号がオフされる。上記したように基準クロックは制御
信号が入力されると同時に発振され（立ち上がり）、カ
ウンタは基準クロックの立ち下がりエッジにて動作する
ので、ｍ段目のカウンタの出力は、前記基準クロックか
ら時間Ｔ＝ａ×（２m-1 −０．５）遅れて立ち上がる。
したがってイネ−ブル信号は、前記基準クロックが立ち
上がってから前記時間Ｔ経過した時点でオフされること
になる。よって、ＥT ＝ａ×（２m-1−０．５） ‥‥
となり、マルチバイブレ−タ（１）を用いれば、
基準クロックの（２N −０．５）倍のイネ−ブル信号を
正確に作成することが可能になる。なお、Ｎ＝０、１、
２、‥‥である。
【００１３】上記したマルチバイブレ−タ（２）の場
合、カウンタと出力制御回路との間に論理乗算回路が介
装されている。該論理乗算回路では、基準クロックと前
記カウンタ出力との論理乗算が行なわれ、すべての入力
がハイレベルになったときに限り信号が前記出力制御回
路に出力されるようになっている。例えば、前記カウン
タのｉ段目の出力とｊ段目の出力（ただし、１≦ｉ＜ｊ
とする）とが前記論理乗算回路に接続されているとする
と、カウンタの各段を構成するフリップ・フロップは前
段の立ち下がりエッジにて動作し、ｊ段目の出力が立ち
上がる時にはｉ段目の出力は必ず立ち下がるので、制御
入力がオンされて最初に前記論理乗算回路から信号が出
力されるのは、基準クロックが立ち上がってから〔ａ×
（２j-1 −０．５）＋ａ×２i-1 ×１／２＋ａ×１／
２〕時間経過した時点となる。整理すれば、ａ×（２
j-1 ＋２i-1 ）となる。したがって、前記出力制御回路
から最初に前記一定幅のパルスが出力されるのも基準ク
ロックが立ち上がってからａ×（２j-1 ＋２i-1 ）時間
経過した時点となり、この時点でイネ−ブル信号がオフ
される。つまり、マルチバイブレ−タ（２）を用いれ
ば、ＥT ＝ａ×（２j-1 ＋２ i-1 ）‥‥ のイネ−
ブル信号を作成することが可能になる。
合、カウンタと出力制御回路との間に論理乗算回路が介
装されている。該論理乗算回路では、基準クロックと前
記カウンタ出力との論理乗算が行なわれ、すべての入力
がハイレベルになったときに限り信号が前記出力制御回
路に出力されるようになっている。例えば、前記カウン
タのｉ段目の出力とｊ段目の出力（ただし、１≦ｉ＜ｊ
とする）とが前記論理乗算回路に接続されているとする
と、カウンタの各段を構成するフリップ・フロップは前
段の立ち下がりエッジにて動作し、ｊ段目の出力が立ち
上がる時にはｉ段目の出力は必ず立ち下がるので、制御
入力がオンされて最初に前記論理乗算回路から信号が出
力されるのは、基準クロックが立ち上がってから〔ａ×
（２j-1 −０．５）＋ａ×２i-1 ×１／２＋ａ×１／
２〕時間経過した時点となる。整理すれば、ａ×（２
j-1 ＋２i-1 ）となる。したがって、前記出力制御回路
から最初に前記一定幅のパルスが出力されるのも基準ク
ロックが立ち上がってからａ×（２j-1 ＋２i-1 ）時間
経過した時点となり、この時点でイネ−ブル信号がオフ
される。つまり、マルチバイブレ−タ（２）を用いれ
ば、ＥT ＝ａ×（２j-1 ＋２ i-1 ）‥‥ のイネ−
ブル信号を作成することが可能になる。
【００１４】また、前記カウンタから前記論理乗算回路
に出力される段数が増減しても、式の関係は本質的に
変わらない。例えば、１段からしか前記論理乗算回路に
出力されないのであれば、式における２j-1 の項が削
除され、逆にｋ段目の出力（ただし、1 ≦ｉ＜ｊ＜ｋ）
も前記論理乗算回路に接続されているのであれば、式
における（ ）内に２k-1 の項が付け加えられた形とな
る。以上から解るように、マルチバイブレ−タ（２）に
おいては、ＥT ＝ａ×Ｍ（Ｍ＝１、２、‥‥)のイネ−
ブル信号が正確に作成される。
に出力される段数が増減しても、式の関係は本質的に
変わらない。例えば、１段からしか前記論理乗算回路に
出力されないのであれば、式における２j-1 の項が削
除され、逆にｋ段目の出力（ただし、1 ≦ｉ＜ｊ＜ｋ）
も前記論理乗算回路に接続されているのであれば、式
における（ ）内に２k-1 の項が付け加えられた形とな
る。以上から解るように、マルチバイブレ−タ（２）に
おいては、ＥT ＝ａ×Ｍ（Ｍ＝１、２、‥‥)のイネ−
ブル信号が正確に作成される。
【００１５】
【実施例】以下、本発明に係るマルチバイブレ−タの実
施例を図面に基づいて説明する。図１は第１実施例に係
るマルチバイブレ−タ１０の回路構成を概略的に示した
ブロック図である。マルチバイブレ−タ１０は入力制御
回路１１、基準発振回路１２、カウンタ１３および出力
制御回路１４等を含んで構成されている。
施例を図面に基づいて説明する。図１は第１実施例に係
るマルチバイブレ−タ１０の回路構成を概略的に示した
ブロック図である。マルチバイブレ−タ１０は入力制御
回路１１、基準発振回路１２、カウンタ１３および出力
制御回路１４等を含んで構成されている。
【００１６】入力制御回路１１はトランジスタＴｒ1 、
トランジスタＴｒ2 および抵抗Ｒ1、抵抗Ｒ2 、抵抗Ｒ3
、抵抗Ｒ4 で構成されており、入力制御回路１１に
は、入力端子として電源入力端子ＶDD1 および制御入力
端子ＣINが形成され、出力端子として電源供給端子Ｖ
DD2 が形成されている。電源入力端子ＶDD1 はトランジ
スタＴｒ1 のエミッタＥに接続されており、コレクタＣ
は電源供給端子ＶDD2 に接続されている。また、トラン
ジスタＴｒ1 のエミッタＥとベ−スＢとの間には、抵抗
Ｒ1 が介装されており、ベ−スＢは抵抗Ｒ2 を介してト
ランジスタＴｒ2 のコレクタＣに接続されている。トラ
ンジスタＴｒ2 のエミッタＥは接地されており、ベ−ス
Ｂは抵抗Ｒ4 を介して接地されている。また、トランジ
スタＴｒ2 のベ−スＢには抵抗Ｒ3 を介して制御入力端
子ＣINが接続されている。
トランジスタＴｒ2 および抵抗Ｒ1、抵抗Ｒ2 、抵抗Ｒ3
、抵抗Ｒ4 で構成されており、入力制御回路１１に
は、入力端子として電源入力端子ＶDD1 および制御入力
端子ＣINが形成され、出力端子として電源供給端子Ｖ
DD2 が形成されている。電源入力端子ＶDD1 はトランジ
スタＴｒ1 のエミッタＥに接続されており、コレクタＣ
は電源供給端子ＶDD2 に接続されている。また、トラン
ジスタＴｒ1 のエミッタＥとベ−スＢとの間には、抵抗
Ｒ1 が介装されており、ベ−スＢは抵抗Ｒ2 を介してト
ランジスタＴｒ2 のコレクタＣに接続されている。トラ
ンジスタＴｒ2 のエミッタＥは接地されており、ベ−ス
Ｂは抵抗Ｒ4 を介して接地されている。また、トランジ
スタＴｒ2 のベ−スＢには抵抗Ｒ3 を介して制御入力端
子ＣINが接続されている。
【００１７】入力制御回路１１の電源供給端子ＶDD2 は
水晶発振子等で構成された基準発振回路１２、カウンタ
１３および出力制御回路１４にそれぞれ接続されてお
り、基準発振回路１２の出力側はカウンタ１３の基準ク
ロック入力端子ＣＬＫINV に接続され、カウンタ１３の
出力端子Ｑn は出力制御回路１４の入力端子Ｂに接続さ
れ、出力制御回路１４の入力端子ＡINV は接地されてい
る。また、カウンタ１３および出力制御回路１４には上
記以外にリセット信号入力端子ＣＬＲが形成されてお
り、これら入力端子ＣＬＲはそれぞれリセット端子ＲＥ
Ｓに接続されている。
水晶発振子等で構成された基準発振回路１２、カウンタ
１３および出力制御回路１４にそれぞれ接続されてお
り、基準発振回路１２の出力側はカウンタ１３の基準ク
ロック入力端子ＣＬＫINV に接続され、カウンタ１３の
出力端子Ｑn は出力制御回路１４の入力端子Ｂに接続さ
れ、出力制御回路１４の入力端子ＡINV は接地されてい
る。また、カウンタ１３および出力制御回路１４には上
記以外にリセット信号入力端子ＣＬＲが形成されてお
り、これら入力端子ＣＬＲはそれぞれリセット端子ＲＥ
Ｓに接続されている。
【００１８】出力制御回路１４の出力側には出力制御端
子Ｑ、および抵抗端子ＲX 、容量端子ＣX が形成されて
おり、抵抗端子ＲX は外部抵抗ＲX1を介して電源供給端
子Ｖ DD2 に接続され、容量端子ＣX は外部コンデンサＣ
X1を介して電源供給端子ＶDD 2 に接続され、出力制御端
子Ｑは抵抗Ｒ6 を介してトランジスタＴｒ3 のベ−スＢ
に接続されている。トランジスタＴｒ3 のエミッタＥは
接地されており、コレクタＣは制御信号（イネ−ブル信
号）出力端子ＣOUT に接続されると共に、抵抗Ｒ5 を介
して電源供給端子ＶDD2 にも接続されている。
子Ｑ、および抵抗端子ＲX 、容量端子ＣX が形成されて
おり、抵抗端子ＲX は外部抵抗ＲX1を介して電源供給端
子Ｖ DD2 に接続され、容量端子ＣX は外部コンデンサＣ
X1を介して電源供給端子ＶDD 2 に接続され、出力制御端
子Ｑは抵抗Ｒ6 を介してトランジスタＴｒ3 のベ−スＢ
に接続されている。トランジスタＴｒ3 のエミッタＥは
接地されており、コレクタＣは制御信号（イネ−ブル信
号）出力端子ＣOUT に接続されると共に、抵抗Ｒ5 を介
して電源供給端子ＶDD2 にも接続されている。
【００１９】図２はカウンタ１３の回路構成を概略的に
示したブロック図であり、カウンタ１３はＤ−フリップ
・フロップ（ＤＦ1 〜ＤＦn ）が直列に接続された構成
となっている。各段の出力ＱINV はインバ−タ１３ａ-1
〜１３ａ-nを介し、Ｑ1 〜Ｑ n として取り出されるよう
になっている。また、カウンタ１３の基準クロック入力
端子ＣＬＫINV はインバ−タ１３ｂを介して一段目のフ
リップ・フロップＤＦ 1 のクロック入力端子ＣＫに接続
されており、リセット信号入力端子ＣＬＲはインバ−タ
１３ｃを介してフリップ・フロップＤＦ1 〜ＤＦn のリ
セット信号入力端子Ｒにそれぞれ接続されている。
示したブロック図であり、カウンタ１３はＤ−フリップ
・フロップ（ＤＦ1 〜ＤＦn ）が直列に接続された構成
となっている。各段の出力ＱINV はインバ−タ１３ａ-1
〜１３ａ-nを介し、Ｑ1 〜Ｑ n として取り出されるよう
になっている。また、カウンタ１３の基準クロック入力
端子ＣＬＫINV はインバ−タ１３ｂを介して一段目のフ
リップ・フロップＤＦ 1 のクロック入力端子ＣＫに接続
されており、リセット信号入力端子ＣＬＲはインバ−タ
１３ｃを介してフリップ・フロップＤＦ1 〜ＤＦn のリ
セット信号入力端子Ｒにそれぞれ接続されている。
【００２０】上記の如く構成されたマルチバイブレ−タ
１０の動作を図３に基づいて説明する。図３はマルチバ
イブレ−タ１０の各部の動作を示したタイミングチャ−
トである。
１０の動作を図３に基づいて説明する。図３はマルチバ
イブレ−タ１０の各部の動作を示したタイミングチャ−
トである。
【００２１】マルチバイブレ−タ１０は「課題を解決す
るための手段」のところで説明したマルチバイブレ−タ
（１）を具体化したものである。したがって、発振時間
ａが１００μｓの基準クロックを用いて３５０μｓの制
御信号を作成する場合には、「作用」で説明した式
ＥT ＝ａ×（２m-1 −０．５）より、３５０＝１００×
（２m-1 −０．５）となり、ｍ＝３となる。よって、第
１実施例の場合、カウンタ１３の出力として３段目の出
力Ｑ3 が使用される。
るための手段」のところで説明したマルチバイブレ−タ
（１）を具体化したものである。したがって、発振時間
ａが１００μｓの基準クロックを用いて３５０μｓの制
御信号を作成する場合には、「作用」で説明した式
ＥT ＝ａ×（２m-1 −０．５）より、３５０＝１００×
（２m-1 −０．５）となり、ｍ＝３となる。よって、第
１実施例の場合、カウンタ１３の出力として３段目の出
力Ｑ3 が使用される。
【００２２】制御入力ＣINがオンされると、トランジス
タＴｒ1 及びトランジスタＴｒ2 がオンし、電源供給端
子ＶDD2 から各回路に電源が供給される。カウンタ１３
の出力Ｑ3 及び出力制御回路１４の出力制御Ｑは、初期
状態ではロ−レベルとなっているので、電源供給端子Ｖ
DD2 から電源が供給されてもトランジスタＴｒ3 はオン
しない。したがって、制御信号出力端子ＣOUT からは、
制御入力ＣINがオンされて電源が供給されると同時にハ
イレベルのイネ−ブル信号ＣOUT が出力される。
タＴｒ1 及びトランジスタＴｒ2 がオンし、電源供給端
子ＶDD2 から各回路に電源が供給される。カウンタ１３
の出力Ｑ3 及び出力制御回路１４の出力制御Ｑは、初期
状態ではロ−レベルとなっているので、電源供給端子Ｖ
DD2 から電源が供給されてもトランジスタＴｒ3 はオン
しない。したがって、制御信号出力端子ＣOUT からは、
制御入力ＣINがオンされて電源が供給されると同時にハ
イレベルのイネ−ブル信号ＣOUT が出力される。
【００２３】また、制御入力ＣINがオンされると同時に
基準発振回路１２から発振時間が１００μｓの基準クロ
ックがカウンタ１３のＣＬＫINV 端子に入力される。カ
ウンタ１３は前記基準クロックの立ち下がりエッジにて
動作するので、Ｑ3 は前記基準クロックが発振されてか
ら４回目のクロックの立ち下がりエッジでハイレベルと
なり（オンし）、次の４回目のクロックの立ち下がりエ
ッジでロ−レベルとなる（オフする）。以後、図３に示
したように、前記基準クロックが４回入力される度ごと
に上記オン・オフが繰り返される。
基準発振回路１２から発振時間が１００μｓの基準クロ
ックがカウンタ１３のＣＬＫINV 端子に入力される。カ
ウンタ１３は前記基準クロックの立ち下がりエッジにて
動作するので、Ｑ3 は前記基準クロックが発振されてか
ら４回目のクロックの立ち下がりエッジでハイレベルと
なり（オンし）、次の４回目のクロックの立ち下がりエ
ッジでロ−レベルとなる（オフする）。以後、図３に示
したように、前記基準クロックが４回入力される度ごと
に上記オン・オフが繰り返される。
【００２４】上記カウンタ１３の出力Ｑ3 は出力制御回
路１４の入力端子Ｂに入力される。Ｑ3 からハイレベル
（立ち上がりエッジ）が入力端子Ｂに入力されると、出
力制御回路１４の出力制御Ｑからは一定時間ハイレベル
が、すなわち、外部抵抗ＲX1と外部コンデンサＣX1との
時定数により決定される一定時間幅ｔW1のパルスが出力
される。出力制御Ｑがハイレベルになるとトランジスタ
Ｔｒ3 がオンするので、制御信号出力端子ＣOUT がロ−
レベルとなり、イネ−ブル信号ＣOUT がオフする。した
がって図３に示したように、イネ−ブル信号ＣOUT は、
制御入力ＣINがオンされると同時に立ち上がり、カウン
タ１３の出力Ｑ3 が立ち上がって出力制御回路１４の出
力制御Ｑがハイレベルになると同時に立ち下がる。上記
したようにカウンタの出力Ｑ3 は４回目のクロックの立
ち下がりごとにオン・オフするので、制御入力ＣINがオ
ンされてからＱ3 が最初に立ち上がるのは、前記基準ク
ロックが発振されてから４回目のクロックの立ち下がり
エッジにおいてである。つまり、前記基準クロックが立
ち上がってから3.5 回発振した時点で、カウンタ１３の
出力Ｑ3 及び出力制御回路１４の出力制御Ｑがハイレベ
ルとなり、イネ−ブル信号ＣOUT がオフされる。結局、
制御信号出力端子ＣOUT からは、１００μｓ×３．５＝
３５０μｓの時間、イネ−ブル信号ＣOUT が出力される
ことになる。
路１４の入力端子Ｂに入力される。Ｑ3 からハイレベル
（立ち上がりエッジ）が入力端子Ｂに入力されると、出
力制御回路１４の出力制御Ｑからは一定時間ハイレベル
が、すなわち、外部抵抗ＲX1と外部コンデンサＣX1との
時定数により決定される一定時間幅ｔW1のパルスが出力
される。出力制御Ｑがハイレベルになるとトランジスタ
Ｔｒ3 がオンするので、制御信号出力端子ＣOUT がロ−
レベルとなり、イネ−ブル信号ＣOUT がオフする。した
がって図３に示したように、イネ−ブル信号ＣOUT は、
制御入力ＣINがオンされると同時に立ち上がり、カウン
タ１３の出力Ｑ3 が立ち上がって出力制御回路１４の出
力制御Ｑがハイレベルになると同時に立ち下がる。上記
したようにカウンタの出力Ｑ3 は４回目のクロックの立
ち下がりごとにオン・オフするので、制御入力ＣINがオ
ンされてからＱ3 が最初に立ち上がるのは、前記基準ク
ロックが発振されてから４回目のクロックの立ち下がり
エッジにおいてである。つまり、前記基準クロックが立
ち上がってから3.5 回発振した時点で、カウンタ１３の
出力Ｑ3 及び出力制御回路１４の出力制御Ｑがハイレベ
ルとなり、イネ−ブル信号ＣOUT がオフされる。結局、
制御信号出力端子ＣOUT からは、１００μｓ×３．５＝
３５０μｓの時間、イネ−ブル信号ＣOUT が出力される
ことになる。
【００２５】ところで、もし出力制御Ｑから出力される
前記パルスの時間幅ｔW1がカウンタ１３の出力Ｑ3 の論
理出力時間ｔC1Q3の２倍よりも短ければ、Ｑ3 の出力が
ロ−レベルの時に出力制御Ｑが立ち下がってしまう。そ
の結果、イネ−ブル信号ＣOU T が再度オンされ、そして
次にＱ3 が立ち上がったところで再度オフされるという
ように、制御信号出力ＣOUT がオン・オフを繰り返して
しまうことになる。そこで第１実施例では、「作用」の
ところで説明したように、該オン・オフを防止するため
に、ｔW1＞２ｔC1Q3となるように外部抵抗ＲX1及び外部
コンデンサＣX1の値が設定されている。こうすれば、図
３に示したように、出力制御Ｑはロ−レベルになる前に
常にＱ3 の立ち上がりエッジにより再起動されることに
なり、出力制御Ｑのハイレベル状態、つまり、イネ−ブ
ル信号ＣOUT のロ−レベル状態が継続的に維持される。
そして該状態は、リセット信号ＲＥＳが入力されてマル
チバイブレ−タ１０が初期化されるまで（言い換えれ
ば、イネ−ブル信号ＣOUT により取り込むべきデ−タが
変更されるまで）維持される。
前記パルスの時間幅ｔW1がカウンタ１３の出力Ｑ3 の論
理出力時間ｔC1Q3の２倍よりも短ければ、Ｑ3 の出力が
ロ−レベルの時に出力制御Ｑが立ち下がってしまう。そ
の結果、イネ−ブル信号ＣOU T が再度オンされ、そして
次にＱ3 が立ち上がったところで再度オフされるという
ように、制御信号出力ＣOUT がオン・オフを繰り返して
しまうことになる。そこで第１実施例では、「作用」の
ところで説明したように、該オン・オフを防止するため
に、ｔW1＞２ｔC1Q3となるように外部抵抗ＲX1及び外部
コンデンサＣX1の値が設定されている。こうすれば、図
３に示したように、出力制御Ｑはロ−レベルになる前に
常にＱ3 の立ち上がりエッジにより再起動されることに
なり、出力制御Ｑのハイレベル状態、つまり、イネ−ブ
ル信号ＣOUT のロ−レベル状態が継続的に維持される。
そして該状態は、リセット信号ＲＥＳが入力されてマル
チバイブレ−タ１０が初期化されるまで（言い換えれ
ば、イネ−ブル信号ＣOUT により取り込むべきデ−タが
変更されるまで）維持される。
【００２６】以上説明したように第１実施例において
は、出力制御回路１４の出力制御Ｑをカウンタ１３の出
力Ｑ3 で再起動することにより、外部抵抗ＲX1及び外部
コンデンサＣX1の温度係数等による誤差を吸収すること
ができ、基準発振回路１２から発信される基準クロック
に同期した時間的に正確なイネ−ブル信号を作成するこ
とができる。
は、出力制御回路１４の出力制御Ｑをカウンタ１３の出
力Ｑ3 で再起動することにより、外部抵抗ＲX1及び外部
コンデンサＣX1の温度係数等による誤差を吸収すること
ができ、基準発振回路１２から発信される基準クロック
に同期した時間的に正確なイネ−ブル信号を作成するこ
とができる。
【００２７】次に本発明に係るマルチバイブレ−タの第
２実施例を説明する。図４は第２実施例に係るマルチバ
イブレ−タ２０の回路構成を概略的に示したブロック図
である。マルチバイブレ−タ２０と図１に示したマルチ
バイブレ−タ１０とが異なっているところは、マルチバ
イブレ−タ２０の場合、カウンタ１３と出力制御回路１
４との間に論理乗算回路２１が介装されており、基準発
振回路１２の出力側とカウンタ１３の出力側とが論理乗
算回路２１の入力側に接続されているところである。論
理乗算回路２１では、論理乗算回路２１に入力される基
準クロック及びカウンタ１３出力のすべてがハイレベル
となった時にのみ、出力ＱLMから出力制御回路１４の入
力端子Ｂに対してハイレベルが出力されるようになって
いる。
２実施例を説明する。図４は第２実施例に係るマルチバ
イブレ−タ２０の回路構成を概略的に示したブロック図
である。マルチバイブレ−タ２０と図１に示したマルチ
バイブレ−タ１０とが異なっているところは、マルチバ
イブレ−タ２０の場合、カウンタ１３と出力制御回路１
４との間に論理乗算回路２１が介装されており、基準発
振回路１２の出力側とカウンタ１３の出力側とが論理乗
算回路２１の入力側に接続されているところである。論
理乗算回路２１では、論理乗算回路２１に入力される基
準クロック及びカウンタ１３出力のすべてがハイレベル
となった時にのみ、出力ＱLMから出力制御回路１４の入
力端子Ｂに対してハイレベルが出力されるようになって
いる。
【００２８】上記の如く構成されたマルチバイブレ−タ
２０の動作を図５に基づいて説明する。図５はマルチバ
イブレ−タ２０における各部の動作を示したタイミング
チャ−トである。マルチバイブレ−タ２０は「課題を解
決するための手段」のところで説明したマルチバイブレ
−タ（２）を具体化したものである。マルチバイブレ−
タ（２）においては、ＥT ＝ａ×Ｍ（Ｍ＝１、２、‥‥
）なるイネ−ブル信号を作成することができる。した
がって、発振時間ａが１００μｓの基準クロックを用い
てＥT ＝５００μｓの制御出力信号を創成するには、Ｍ
＝５となるように式におけるｉ、ｊ、ｋ等の大きさを
設定すれば良い。式において、ｉ＝１、ｊ＝３とすれ
ば、Ｍ＝５となる。よって、第２実施例では、カウンタ
出力Ｑ1 〜Ｑn のうちＱ1 とＱ3 とが基準クロック出力
と共に論理乗算回路２１で論理乗算されることになる。
２０の動作を図５に基づいて説明する。図５はマルチバ
イブレ−タ２０における各部の動作を示したタイミング
チャ−トである。マルチバイブレ−タ２０は「課題を解
決するための手段」のところで説明したマルチバイブレ
−タ（２）を具体化したものである。マルチバイブレ−
タ（２）においては、ＥT ＝ａ×Ｍ（Ｍ＝１、２、‥‥
）なるイネ−ブル信号を作成することができる。した
がって、発振時間ａが１００μｓの基準クロックを用い
てＥT ＝５００μｓの制御出力信号を創成するには、Ｍ
＝５となるように式におけるｉ、ｊ、ｋ等の大きさを
設定すれば良い。式において、ｉ＝１、ｊ＝３とすれ
ば、Ｍ＝５となる。よって、第２実施例では、カウンタ
出力Ｑ1 〜Ｑn のうちＱ1 とＱ3 とが基準クロック出力
と共に論理乗算回路２１で論理乗算されることになる。
【００２９】図５から解るように、制御入力ＣINがオン
されて基準クロックが発振されてから４回目のクロック
の立ち下がりエッジでカウンタ１３の出力Ｑ3 が立ち上
がり、この時、カウンタ出力のＱ1 （及びＱ2 ）は立ち
下がる。したがって、制御入力ＣINがオンされて最初に
論理乗算回路２１の出力ＱLMから入力端子Ｂに対してハ
イレベルが出力されるのは、６個目のクロックのハイレ
ベル部分においてである。この６個目のクロックの立ち
上がりエッジで出力制御回路１４が駆動され、出力制御
Ｑから外部抵抗ＲX2及び外部コンデンサＣX2の時定数で
決定される一定時間幅ｔW2のパルスが出力され、イネ−
ブル信号ＣOUT がオフされる。よって、イネ−ブル信号
ＣOUT の出力時間は基準クロック５個分となり、ＥT ＝
１００μｓ×５＝５００μｓとなる。
されて基準クロックが発振されてから４回目のクロック
の立ち下がりエッジでカウンタ１３の出力Ｑ3 が立ち上
がり、この時、カウンタ出力のＱ1 （及びＱ2 ）は立ち
下がる。したがって、制御入力ＣINがオンされて最初に
論理乗算回路２１の出力ＱLMから入力端子Ｂに対してハ
イレベルが出力されるのは、６個目のクロックのハイレ
ベル部分においてである。この６個目のクロックの立ち
上がりエッジで出力制御回路１４が駆動され、出力制御
Ｑから外部抵抗ＲX2及び外部コンデンサＣX2の時定数で
決定される一定時間幅ｔW2のパルスが出力され、イネ−
ブル信号ＣOUT がオフされる。よって、イネ−ブル信号
ＣOUT の出力時間は基準クロック５個分となり、ＥT ＝
１００μｓ×５＝５００μｓとなる。
【００３０】論理乗算回路２１からは、６個目のクロッ
クの次は８個目、８個目の次は１４個目、１４個目の次
は１６個目 ‥‥‥ のクロックのハイレベル部分の時
に出力ＱLMからハイレベル信号が出力され、出力制御回
路１４の出力制御Ｑが再起動されるが、前記再起動間隔
のうち長いほうの間隔Ｔagain は必ずカウンタ出力Ｑ 3
の出力周期よりも短くなるので、出力制御Ｑから出力さ
れる前記パルスの時間幅ＴW2をカウンタ出力Ｑ3 の論理
出力時間ＴC2Q3の２倍よりも大きくしておけば、イネ−
ブル信号ＣOUT をロ−レベルで継続的に維持することが
可能になる。したがって、第２実施例においては、ｔW2
＞２ｔC2Q3となるように外部抵抗ＲX2及び外部コンデン
サＣX2の値が設定される。イネ−ブル信号ＣOUT の前記
状態は、リセット信号ＲＥＳが入力されるまで維持され
る。
クの次は８個目、８個目の次は１４個目、１４個目の次
は１６個目 ‥‥‥ のクロックのハイレベル部分の時
に出力ＱLMからハイレベル信号が出力され、出力制御回
路１４の出力制御Ｑが再起動されるが、前記再起動間隔
のうち長いほうの間隔Ｔagain は必ずカウンタ出力Ｑ 3
の出力周期よりも短くなるので、出力制御Ｑから出力さ
れる前記パルスの時間幅ＴW2をカウンタ出力Ｑ3 の論理
出力時間ＴC2Q3の２倍よりも大きくしておけば、イネ−
ブル信号ＣOUT をロ−レベルで継続的に維持することが
可能になる。したがって、第２実施例においては、ｔW2
＞２ｔC2Q3となるように外部抵抗ＲX2及び外部コンデン
サＣX2の値が設定される。イネ−ブル信号ＣOUT の前記
状態は、リセット信号ＲＥＳが入力されるまで維持され
る。
【００３１】以上説明したように第２実施例において
は、カウンタ１３と出力制御回路１４との間に論理乗算
回路２１が介装されており、論理乗算回路２１の出力Ｑ
LMによって制御出力回路１４の出力制御Ｑが再起動さ
れ、外部抵抗ＲX2及び外部コンデンサＣX2の温度係数等
による誤差を吸収することができる。また、論理乗算回
路２１に入力されるカウンタ１３の出力Ｑ1 〜Ｑn を任
意に組み合わせることにより、基準クロック発振時間ａ
の整数倍の時間の制御信号を正確に作成することができ
る。
は、カウンタ１３と出力制御回路１４との間に論理乗算
回路２１が介装されており、論理乗算回路２１の出力Ｑ
LMによって制御出力回路１４の出力制御Ｑが再起動さ
れ、外部抵抗ＲX2及び外部コンデンサＣX2の温度係数等
による誤差を吸収することができる。また、論理乗算回
路２１に入力されるカウンタ１３の出力Ｑ1 〜Ｑn を任
意に組み合わせることにより、基準クロック発振時間ａ
の整数倍の時間の制御信号を正確に作成することができ
る。
【００３２】上記第２実施例において、カウンタ１３の
論理出力時間ｔC の値をカウンタ出力Ｑ3 の論理出力時
間ｔC2Q3としたが、より一般的には、カウンタ出力Ｑ1
〜Ｑ n のうち、論理乗算回路２１に入力される出力の中
でｎの値がもっとも大きな出力の論理出力時間をｔC と
すれば良い。また、上記第１実施例及び第２実施例にお
いては、基準発振回路１２を内蔵したマルチバイブレ−
タの場合を示したが、基準クロックは外部入力としても
良い。
論理出力時間ｔC の値をカウンタ出力Ｑ3 の論理出力時
間ｔC2Q3としたが、より一般的には、カウンタ出力Ｑ1
〜Ｑ n のうち、論理乗算回路２１に入力される出力の中
でｎの値がもっとも大きな出力の論理出力時間をｔC と
すれば良い。また、上記第１実施例及び第２実施例にお
いては、基準発振回路１２を内蔵したマルチバイブレ−
タの場合を示したが、基準クロックは外部入力としても
良い。
【００３３】
【発明の効果】以上詳述したように本発明に係るマルチ
バイブレータにおいて、制御入力信号を供給する制御入
力端子（Ｃ ＩＮ ）と、該制御入力端子（Ｃ ＩＮ ）から供
給される前記制御入力信号により発生する基準クロック
を受け、該基準クロックの周期に対する所定倍の周期を
有するパルス信号を出力するカウンタ回路と、充放電回
路と、前記カウンタ回路から出力されるパルス信号の周
期に対応して立ち上がり、前記充放電回路の時定数によ
って決定される一定時間幅のパルス信号を出力する出力
制御回路と、制御信号出力端子（Ｃ ＯＵＴ ）と、前記制
御入力端子（Ｃ ＩＮ ）から前記制御入力信号が供給され
ると、制御信号をオンにし、前記出力制御回路からのパ
ルス信号が立ち上がると、前記制御信号をオフにして、
該制御信号を前記制御信号出力端子（Ｃ ＯＵＴ ）から出
力させる制御信号出力手段とを備えると共に、前記出力
制御回路から出力されるパルス信号の前記一定時間幅が
前記カウンタ回路から出力されるパルス信号の周期より
も大きくなるように、前記時定数が設定されている場合
には、前記カウンタ回路から出力されるパルス信号によ
り前記出力制御回路が再起動され、該再起動により、前
記充放電回路を構成するコンデンサ及び抵抗の温度係数
等による時定数の誤差を吸収することができる。本発明
に係るマルチバイブレータを用いれば、前記基準発振信
号におけるクロック発振時間の（２Ｎ−０．５）倍の制
御信号を正確に作成することができる。ここで、Ｎ＝
０、１、２、‥‥ である。
バイブレータにおいて、制御入力信号を供給する制御入
力端子（Ｃ ＩＮ ）と、該制御入力端子（Ｃ ＩＮ ）から供
給される前記制御入力信号により発生する基準クロック
を受け、該基準クロックの周期に対する所定倍の周期を
有するパルス信号を出力するカウンタ回路と、充放電回
路と、前記カウンタ回路から出力されるパルス信号の周
期に対応して立ち上がり、前記充放電回路の時定数によ
って決定される一定時間幅のパルス信号を出力する出力
制御回路と、制御信号出力端子（Ｃ ＯＵＴ ）と、前記制
御入力端子（Ｃ ＩＮ ）から前記制御入力信号が供給され
ると、制御信号をオンにし、前記出力制御回路からのパ
ルス信号が立ち上がると、前記制御信号をオフにして、
該制御信号を前記制御信号出力端子（Ｃ ＯＵＴ ）から出
力させる制御信号出力手段とを備えると共に、前記出力
制御回路から出力されるパルス信号の前記一定時間幅が
前記カウンタ回路から出力されるパルス信号の周期より
も大きくなるように、前記時定数が設定されている場合
には、前記カウンタ回路から出力されるパルス信号によ
り前記出力制御回路が再起動され、該再起動により、前
記充放電回路を構成するコンデンサ及び抵抗の温度係数
等による時定数の誤差を吸収することができる。本発明
に係るマルチバイブレータを用いれば、前記基準発振信
号におけるクロック発振時間の（２Ｎ−０．５）倍の制
御信号を正確に作成することができる。ここで、Ｎ＝
０、１、２、‥‥ である。
【００３４】また、本発明に係るマルチバイブレータに
おいて、制御入力信号を供給する制御入力端子
（Ｃ ＩＮ ）と、該制御入力端子（Ｃ ＩＮ ）から供給され
る前記制御入力信号により発生する基準クロックを受
け、該基準クロックの周期に対する所定倍の周期を有す
るパルス信号を出力するカウンタ回路と、前記基準クロ
ック及び前記カウンタ回路から出力されるパルス信号の
レベルが所定論理のときに、所定のパルス信号を出力す
る論理乗算回路と、充放電回路と、前記論理乗算回路か
ら出力されるパルス信号の周期に対応して立ち上がり、
前記充放電回路の時定数によって決定される一定時間幅
のパルス信号を出力する出力制御回路と、制御信号出力
端子（Ｃ ＯＵＴ ）と、前記制御入力端子（Ｃ ＩＮ ）から
前記制御入力信号が供給されると、制御信号をオンに
し、前記出力制御回路からのパルス信号が立ち上がる
と、前記制御信号をオフにして、該制御信号を前記制御
信号出力端子（Ｃ ＯＵＴ ）から出力させる制御信号出力
手段とを備えると共に、前記出力制御回路から出力され
るパルス信号の前記一定時間幅が前記カウンタ回路から
出力されるパルス信号の周期よりも大きくなるように、
前記時定数が設定されている場合には、前記論理乗算回
路から出力されるパルス信号により前記出力制御回路が
再起動され、該再起動により、前記充放電回路を構成す
る前記コンデンサ及び前記抵抗の温度係数等による時定
数の誤差を吸収することができる。本発明に係るマルチ
バイブレータを用いれば、前記基準発振信号におけるク
ロック発振時間の整数倍（Ｍ倍、Ｍ＝１、２、‥‥）の
制御信号を正確に作成することができる。
おいて、制御入力信号を供給する制御入力端子
（Ｃ ＩＮ ）と、該制御入力端子（Ｃ ＩＮ ）から供給され
る前記制御入力信号により発生する基準クロックを受
け、該基準クロックの周期に対する所定倍の周期を有す
るパルス信号を出力するカウンタ回路と、前記基準クロ
ック及び前記カウンタ回路から出力されるパルス信号の
レベルが所定論理のときに、所定のパルス信号を出力す
る論理乗算回路と、充放電回路と、前記論理乗算回路か
ら出力されるパルス信号の周期に対応して立ち上がり、
前記充放電回路の時定数によって決定される一定時間幅
のパルス信号を出力する出力制御回路と、制御信号出力
端子（Ｃ ＯＵＴ ）と、前記制御入力端子（Ｃ ＩＮ ）から
前記制御入力信号が供給されると、制御信号をオンに
し、前記出力制御回路からのパルス信号が立ち上がる
と、前記制御信号をオフにして、該制御信号を前記制御
信号出力端子（Ｃ ＯＵＴ ）から出力させる制御信号出力
手段とを備えると共に、前記出力制御回路から出力され
るパルス信号の前記一定時間幅が前記カウンタ回路から
出力されるパルス信号の周期よりも大きくなるように、
前記時定数が設定されている場合には、前記論理乗算回
路から出力されるパルス信号により前記出力制御回路が
再起動され、該再起動により、前記充放電回路を構成す
る前記コンデンサ及び前記抵抗の温度係数等による時定
数の誤差を吸収することができる。本発明に係るマルチ
バイブレータを用いれば、前記基準発振信号におけるク
ロック発振時間の整数倍（Ｍ倍、Ｍ＝１、２、‥‥）の
制御信号を正確に作成することができる。
【図１】本発明に係るマルチバイブレ−タにおける第１
実施例の回路構成を示した概略ブロック図である。
実施例の回路構成を示した概略ブロック図である。
【図２】カウンタ１３の内部構成を示した概略ブロック
図である。
図である。
【図３】第１実施例に係るマルチバイブレ−タにおける
各部の動作を示したタイミングチャートである。
各部の動作を示したタイミングチャートである。
【図４】第２実施例に係るマルチバイブレ−タの回路構
成を示した概略ブロック図である。
成を示した概略ブロック図である。
【図５】第２実施例に係るマルチバイブレ−タにおける
各部の動作を示したタイミングチャ−トである。
各部の動作を示したタイミングチャ−トである。
１０、２０ マルチバイブレ−タ １２ 基準発振回路 １３ カウンタ １４ 出力制御回路 ２１ 論理乗算回路 ＲX1、ＲX2 外部抵抗 ＣX1、ＣX2 外部コンデンサ ＣIN 制御入力 ＣOUT 制御信号出力（イネ−ブル信号出力）
Claims (4)
- 【請求項１】 制御入力信号を供給する制御入力端子
（Ｃ ＩＮ ）と、 該制御入力端子（Ｃ ＩＮ ）から供給される前記制御入力
信号により発生する基準クロックを受け、該基準クロッ
クの周期に対する所定倍の周期を有するパルス信号を出
力するカウンタ回路と、 充放電回路と、 前記カウンタ回路から出力されるパルス信号の周期に対
応して立ち上がり、前記充放電回路の時定数によって決
定される一定時間幅のパルス信号を出力する出力制御回
路と、 制御信号出力端子（Ｃ ＯＵＴ ）と、 前記制御入力端子（Ｃ ＩＮ ）から前記制御入力信号が供
給されると、制御信号をオンにし、前記出力制御回路か
らのパルス信号が立ち上がると、前記制御信号をオフに
して、該制御信号を前記制御信号出力端子（Ｃ ＯＵＴ ）
から出力させる制御信号出力手段とを備えると共に、 前記出力制御回路から出力されるパルス信号の前記一定
時間幅が前記カウンタ回路から出力されるパルス信号の
周期よりも大きくなるように、前記時定数が設定 されて
いることを特徴とするマルチバイブレータ。 - 【請求項２】 制御入力信号を供給する制御入力端子
（Ｃ ＩＮ ）と、 該制御入力端子（Ｃ ＩＮ ）から供給される前記制御入力
信号により発生する基準クロックを受け、該基準クロッ
クの周期に対する所定倍の周期を有するパルス信号を出
力するカウンタ回路と、 前記基準クロック及び前記カウンタ回路から出力される
パルス信号のレベルが所定論理のときに、所定のパルス
信号を出力する論理乗算回路と、 充放電回路と、 前記論理乗算回路から出力されるパルス信号の周期に対
応して立ち上がり、前記充放電回路の時定数によって決
定される一定時間幅のパルス信号を出力する出力制御回
路と、 制御信号出力端子（Ｃ ＯＵＴ ）と、 前記制御入力端子（Ｃ ＩＮ ）から前記制御入力信号が供
給されると、制御信号 をオンにし、前記出力制御回路か
らのパルス信号が立ち上がると、前記制御信号をオフに
して、該制御信号を前記制御信号出力端子（Ｃ ＯＵＴ ）
から出力させる制御信号出力手段とを備えると共に、 前記出力制御回路から出力されるパルス信号の前記一定
時間幅が前記カウンタ回路から出力されるパルス信号の
周期よりも大きくなるように、前記時定数が設定 されて
いることを特徴とするマルチバイブレータ。 - 【請求項３】 前記カウンタ回路には、前記基準クロッ
クの周期に対する複数の所定倍の周期のパルス信号をそ
れぞれ出力する出力部を備え、 所定のオン時間を有する前記制御信号を作成するよう
に、これら出力部の中から所定の出力部が選択されてい
ることを特徴とする請求項１又は請求項２記載のマルチ
バイブレータ。 - 【請求項４】 前記制御入力端子（Ｃ ＩＮ ）から供給さ
れる制御入力信号を受けて基準クロックを発生する基準
発振回路を備えていることを特徴とする請求項１〜３の
いずれかの項に記載のマルチバイブレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4287920A JP2935319B2 (ja) | 1992-10-26 | 1992-10-26 | マルチバイブレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4287920A JP2935319B2 (ja) | 1992-10-26 | 1992-10-26 | マルチバイブレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06140881A JPH06140881A (ja) | 1994-05-20 |
| JP2935319B2 true JP2935319B2 (ja) | 1999-08-16 |
Family
ID=17723443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4287920A Expired - Fee Related JP2935319B2 (ja) | 1992-10-26 | 1992-10-26 | マルチバイブレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2935319B2 (ja) |
-
1992
- 1992-10-26 JP JP4287920A patent/JP2935319B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06140881A (ja) | 1994-05-20 |
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