JP3105510B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP3105510B2 JP3105510B2 JP01189443A JP18944389A JP3105510B2 JP 3105510 B2 JP3105510 B2 JP 3105510B2 JP 01189443 A JP01189443 A JP 01189443A JP 18944389 A JP18944389 A JP 18944389A JP 3105510 B2 JP3105510 B2 JP 3105510B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に関し、特に水晶やセラミッ
クなどの振動子を用いる発振回路を有する半導体集積回
路に関する。
クなどの振動子を用いる発振回路を有する半導体集積回
路に関する。
従来、水晶やセラミック等の振動子を用いた高精度発
振回路の出力、またはそれを分周あるいは逓倍した信号
をクロックとするマイクロ・コンピュータ等の半導体集
積回路は、第７図のようなその出力がシステム・クロッ
クとなる発振回路と電源投入時にシステムをリセットす
るための制御回路を有していた。
振回路の出力、またはそれを分周あるいは逓倍した信号
をクロックとするマイクロ・コンピュータ等の半導体集
積回路は、第７図のようなその出力がシステム・クロッ
クとなる発振回路と電源投入時にシステムをリセットす
るための制御回路を有していた。
20は水晶やセラミックなどの振動子で半導体集積回路
に対して外付される。21は外付部品20とで発振器を構成
する増幅器である。
に対して外付される。21は外付部品20とで発振器を構成
する増幅器である。
第８図はその具体例で、この構成は現在のCMOS集積回
路技術によって製造されるマイクロ・コンピュータで主
に利用されているもので端子65と66との間に振動子20が
外付される。
路技術によって製造されるマイクロ・コンピュータで主
に利用されているもので端子65と66との間に振動子20が
外付される。
R3は、MOSFET MN12,MP16で構成されるインバータを
セルフ・バイアスするために接続された高抵抗であり、
通常ゲート長の非常に長いMOSFETを使用することが多
い。
セルフ・バイアスするために接続された高抵抗であり、
通常ゲート長の非常に長いMOSFETを使用することが多
い。
第７図に戻って、クリヤロジック回路55はICの電源端
子VDDに電源が接続され、VDDの電位が上昇する時にはV
DD電位を出力し、VDDが十分立ち上がってからもある一
定期間だけVDD電位を維持し、その後接地電位に変化す
るという機能を持った回路であり、例えば第９図のよう
な回路で実現できる。
子VDDに電源が接続され、VDDの電位が上昇する時にはV
DD電位を出力し、VDDが十分立ち上がってからもある一
定期間だけVDD電位を維持し、その後接地電位に変化す
るという機能を持った回路であり、例えば第９図のよう
な回路で実現できる。
この回路の動作を次に説明する。
VDD端子が接地電位である時、当然第９図中のノード6
7,68,69,70の各端子は接地電位となっている。
7,68,69,70の各端子は接地電位となっている。
従って、容量C8,C9,C10の各容量も放電されている。
この状態からVDDの電位が上昇する時端子67はｎチャ
ネルMOSFET MN13およびＰチャネルMOSFET MP17ともオ
ンしない程VDDが低い間は、容量C8により接地電位に保
持され、さらにVDDが上がり、VDD＞|VTP|となる。
ネルMOSFET MN13およびＰチャネルMOSFET MP17ともオ
ンしない程VDDが低い間は、容量C8により接地電位に保
持され、さらにVDDが上がり、VDD＞|VTP|となる。
MP17がオンすると、VDD＜VTnであればVDD−|VTP|とな
り、VDD＞VTnであればMN13とMP17の能力に応じて0Vから
VDD−|VTP|の間の電位となり、いずれにしてもVDDの上
昇に伴って上昇して行く。
り、VDD＞VTnであればMN13とMP17の能力に応じて0Vから
VDD−|VTP|の間の電位となり、いずれにしてもVDDの上
昇に伴って上昇して行く。
ここで、VTPはＰチャネルMOSFETのしきい電圧、VTnは
ｎチャネルMOSFETのしきい値電圧である。
ｎチャネルMOSFETのしきい値電圧である。
VDDの上昇に伴って端子67の電位が上がり、ｎチャネ
ルMOSFET MN14,PチャネルMOSFET MP18からなるインバ
ータの論理しきい値を越えると、端子68はそれまで容量
C9によりVDD電位に保持されていたものが接地電位に低
下する。
ルMOSFET MN14,PチャネルMOSFET MP18からなるインバ
ータの論理しきい値を越えると、端子68はそれまで容量
C9によりVDD電位に保持されていたものが接地電位に低
下する。
すると、接地電位に容量C10により保持されていた端
子69がVDD電位に上昇して行く。
子69がVDD電位に上昇して行く。
よって、出力S70はVDD電位から接地電位へと変化す
る。
る。
以上より、第９図の回路についてVDDが接地電位から
電源が接続されて電源電位に上昇する時の動作について
まとめると、その出力S70はVDDと同電位で上昇して行
き、ある期間ハイ状態を維持し、その後ロー状態とな
る。
電源が接続されて電源電位に上昇する時の動作について
まとめると、その出力S70はVDDと同電位で上昇して行
き、ある期間ハイ状態を維持し、その後ロー状態とな
る。
ハイ状態である期間は容量C8〜C10の値を変えること
により調整できる。
により調整できる。
再び第７図に戻って13は水晶発振出力S28をカウント
するアップ・カウンターで電源立ち上がり時にはクリヤ
ロジック回路55のハイ出力により各ビットがリセットさ
れ、ロジック回路55の出力がローに変化すると同時に水
晶発振出力56をカウントし始める。
するアップ・カウンターで電源立ち上がり時にはクリヤ
ロジック回路55のハイ出力により各ビットがリセットさ
れ、ロジック回路55の出力がローに変化すると同時に水
晶発振出力56をカウントし始める。
システム・リセット信号発生器14はクリヤロジック回
路55のハイ出力を受けるとシステムのリセット信号S15
を出力し、その後回路55の出力がローに変化した後カウ
ンター13の最上位ビット出力S29がハイとなるとリセッ
ト信号S15を解除し、それを受けてシステムは所定の動
作を開始する。
路55のハイ出力を受けるとシステムのリセット信号S15
を出力し、その後回路55の出力がローに変化した後カウ
ンター13の最上位ビット出力S29がハイとなるとリセッ
ト信号S15を解除し、それを受けてシステムは所定の動
作を開始する。
システム・リセット信号発生器14は例えば第10図の回
路で実現される。S29は第７図のカウンター13の最上位
ビット出力、S70は同図中の回路55の出力、S15が出力で
ある。この回路の場合、出力がハイの状態でシステムを
リセットすることになる。
路で実現される。S29は第７図のカウンター13の最上位
ビット出力、S70は同図中の回路55の出力、S15が出力で
ある。この回路の場合、出力がハイの状態でシステムを
リセットすることになる。
上記のように、発振出力S28を所定の回数だけカウン
トしてからシステムの動作を開始する理由は、水晶発振
出力の電圧振幅が十分成長するのに数ms〜数十ms程度の
時間を要するため、電源立ち上がり後発振振幅が十分成
長するのを待つためである。さもないと、システムは誤
動作してしまう。
トしてからシステムの動作を開始する理由は、水晶発振
出力の電圧振幅が十分成長するのに数ms〜数十ms程度の
時間を要するため、電源立ち上がり後発振振幅が十分成
長するのを待つためである。さもないと、システムは誤
動作してしまう。
上述した従来の半導体集積回路では、水晶やセラミッ
クなどの振動子を用いた高精度発振回路の発振開始電圧
を（ｎチャネルMOSFETのしきい電圧）＋（ＰチャネルMO
SFETのしきい電圧）以下にすることが難しく、MOSFETの
オフ・リークを考慮するとそのしきい電圧を任意に低く
設定することはできないので、通常室温でも1.4V程度以
下にできなかった。
クなどの振動子を用いた高精度発振回路の発振開始電圧
を（ｎチャネルMOSFETのしきい電圧）＋（ＰチャネルMO
SFETのしきい電圧）以下にすることが難しく、MOSFETの
オフ・リークを考慮するとそのしきい電圧を任意に低く
設定することはできないので、通常室温でも1.4V程度以
下にできなかった。
従って、従来の半導体集積回路自体その最低動作開始
電圧を1.4V程度以下にできないという欠点があった。
電圧を1.4V程度以下にできないという欠点があった。
本発明の半導体集積回路は、第１の電源で動作する第
１の発振器と、前記第１の電源を昇圧して前記第１の電
源よりも高電圧の第２の電源を得る昇圧回路と、前記第
２の電源で動作する前記第１の発振器よりも発振開始電
圧の高い第２の発振器と、前記第２の発振器が発振を開
始し、所定の時間経過した後、前記第１の発振器の発振
を停止する発振器停止手段とを有し、前記第１の発振器
が発振を開始した後に前記第２の発振器が発振を開始
し、前記第２の発振器の発振出力信号をクロックとする
構成である。
１の発振器と、前記第１の電源を昇圧して前記第１の電
源よりも高電圧の第２の電源を得る昇圧回路と、前記第
２の電源で動作する前記第１の発振器よりも発振開始電
圧の高い第２の発振器と、前記第２の発振器が発振を開
始し、所定の時間経過した後、前記第１の発振器の発振
を停止する発振器停止手段とを有し、前記第１の発振器
が発振を開始した後に前記第２の発振器が発振を開始
し、前記第２の発振器の発振出力信号をクロックとする
構成である。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例のブロック図である。
11は本実施例の半導体集積回路の電源端子VDDであ
る。
る。
ここに電源が供給されると、VDDを入力の１つとする
クリアロジック12の出力はVDDとともに上昇し、電源電
位となる。
クリアロジック12の出力はVDDとともに上昇し、電源電
位となる。
そのクリヤロジック回路12のハイ出力を受けて、アッ
プ・カウンター13の各ビットはリセットされ、システム
・リセット信号発生器14はシステム・リセット信号S15
を出力する。
プ・カウンター13の各ビットはリセットされ、システム
・リセット信号発生器14はシステム・リセット信号S15
を出力する。
16はリング発振器で、VDDに電源が供給されシステム
・リセット信号が発生されると動作を開始し発振出力17
を出力する。
・リセット信号が発生されると動作を開始し発振出力17
を出力する。
その出力S17によって昇圧回路18が駆動され、電源電
位より高い昇圧出力S19が得られる。
位より高い昇圧出力S19が得られる。
この昇圧出力はＰチャネルMOSFET MP1によって外付
け容量C1を充電する。
け容量C1を充電する。
MP1はそのゲートにレベル・シフタ24の出力が接続さ
れていて、24はシステム・リセット信号S15の反転信号
を入力としこの反転信号がローの時に接地電位をハイの
時に昇圧出力S19を出力する。
れていて、24はシステム・リセット信号S15の反転信号
を入力としこの反転信号がローの時に接地電位をハイの
時に昇圧出力S19を出力する。
つまり、MP1はシステム・リセットがかかっている時
にオンとなり、切れている時にオフとなる。
にオンとなり、切れている時にオフとなる。
昇圧回路18によってC1が充電されていき、ノード26が
外付け水晶振動子20と増幅器21とで構成される水晶発振
器が発振開始することのできる電圧になると、この電圧
をもう一方の入力とする前述したクリヤロジック回路12
は出力がローに変化する。
外付け水晶振動子20と増幅器21とで構成される水晶発振
器が発振開始することのできる電圧になると、この電圧
をもう一方の入力とする前述したクリヤロジック回路12
は出力がローに変化する。
すると、それまでS26の昇圧電位を出力していたレベ
ル・シフタ27の出力が接地電位に変化してシフタ27の出
力をゲート入力とするＰチャネルMOSFET MP2がオンし
て、水晶振動子20と増幅器21で構成される水晶発振器が
発振開始するのに十分なS26の高電圧が増幅器21に供給
され、水晶発振器が発振を始める。
ル・シフタ27の出力が接地電位に変化してシフタ27の出
力をゲート入力とするＰチャネルMOSFET MP2がオンし
て、水晶振動子20と増幅器21で構成される水晶発振器が
発振開始するのに十分なS26の高電圧が増幅器21に供給
され、水晶発振器が発振を始める。
それと同時にカウンター13のリセットは解除され、13
は水晶発振出力S28をカウントし始める。
は水晶発振出力S28をカウントし始める。
リセット信号発生器14は、12の出力がローに変化した
後もシステム・リセット信号S15をまだ出力し続けてい
る。
後もシステム・リセット信号S15をまだ出力し続けてい
る。
やがで、カウンター13は規定回数ｎだけ水晶発振器出
力S28をカウントするとその最上位ビット出力S29がハイ
となる。
力S28をカウントするとその最上位ビット出力S29がハイ
となる。
ｎの値はカウンターのビット数によって決まるが、そ
れはS28の振幅が十分成長する時間によって決定されて
いる。
れはS28の振幅が十分成長する時間によって決定されて
いる。
つまり前述のように水晶発振器は一般にその出力振幅
が十分成長するのに数ms〜数十msの時間を要するので、
水晶発振器が動作を開始してからすぐにその出力をシス
テムのクロックとして使うことはできないので、ｎの値
は水晶発振器が動作を開始してからその出力振幅が十分
成長するまでの振動回数よりも大きい値に設定されてい
る。
が十分成長するのに数ms〜数十msの時間を要するので、
水晶発振器が動作を開始してからすぐにその出力をシス
テムのクロックとして使うことはできないので、ｎの値
は水晶発振器が動作を開始してからその出力振幅が十分
成長するまでの振動回数よりも大きい値に設定されてい
る。
このようにしておくことにより、カウンター13の最上
位ビット出力S29がハイとなった後には、水晶発振器出
力S28をシステム・クロックとして使用することができ
る。
位ビット出力S29がハイとなった後には、水晶発振器出
力S28をシステム・クロックとして使用することができ
る。
システム・リセット信号発生器14は、カウンター13の
最上位ビット出力がハイとなると、システム・リセット
信号15を解除する。
最上位ビット出力がハイとなると、システム・リセット
信号15を解除する。
つまり信号S15はローとなり、システムは水晶発振器
出力S28をシステム・クロックとして動作を開始する。
出力S28をシステム・クロックとして動作を開始する。
この時14のロー出力により、それまでそのハイ出力に
よりレベル・シフタ30の出力がS26と同電位の高電位と
なっていたためオフしていたＰチャネルトランジスタMP
3がレベル・シフタ30の出力が接地電位となるためオン
して、信号S26の電位をVDDにする。MP1はレベル・シフ
タ24の出力がハイとなりオフし、またリング発振器16は
発振を停止する。
よりレベル・シフタ30の出力がS26と同電位の高電位と
なっていたためオフしていたＰチャネルトランジスタMP
3がレベル・シフタ30の出力が接地電位となるためオン
して、信号S26の電位をVDDにする。MP1はレベル・シフ
タ24の出力がハイとなりオフし、またリング発振器16は
発振を停止する。
以上より本実施例では、動作開始電圧を水晶発振器の
発振開始電圧に依存せず、CR発振器の発振開始電圧より
高ければ任意に低くできる。
発振開始電圧に依存せず、CR発振器の発振開始電圧より
高ければ任意に低くできる。
但し、動作開始後は水晶発振器も電源電圧で動作する
ことになるので電源電圧は水晶発振器の発振維持電圧よ
りは高い必要がある。
ことになるので電源電圧は水晶発振器の発振維持電圧よ
りは高い必要がある。
一般に、水晶発振器の発振維持電圧は発振開始電圧よ
り0.3V〜0.5V低いので、従来より0.3〜0.5V動作開始電
圧を低くすることが出来るため、周波数精度のよい水晶
発振器出力をクロックとする1V程度で動作を開始する半
導体集積回路装置が得られる。
り0.3V〜0.5V低いので、従来より0.3〜0.5V動作開始電
圧を低くすることが出来るため、周波数精度のよい水晶
発振器出力をクロックとする1V程度で動作を開始する半
導体集積回路装置が得られる。
尚、後述するように1Vでも発振開始するリング発振器
を得ることはたやすい。
を得ることはたやすい。
次に、ここまで説明した本実施例の第１図中の各ブロ
ックの回路例を第２図から第５図に示す。
ックの回路例を第２図から第５図に示す。
第２図は回路の第１図のクリヤロジック回路の回路図
である。
である。
MN1〜MN4,MP4〜MP7,C2〜C4で構成される部分は前述し
た従来の第９図の回路と同様であり、本回路では第１図
中のノード電圧S26の電位を判定するMN5,MP8,R1,R2,C5
で構成される部分と、ラッチ回路を構成する２入力NAND
ゲート31,32が追加されている。
た従来の第９図の回路と同様であり、本回路では第１図
中のノード電圧S26の電位を判定するMN5,MP8,R1,R2,C5
で構成される部分と、ラッチ回路を構成する２入力NAND
ゲート31,32が追加されている。
第３図の回路は第１図中のリング発振器の回路図であ
る。
る。
奇数段のインバータINV1〜INV(2n+1)（n:正の整数）
のカスケード接続の出力がスイッチ36を介してINV1の入
力に帰還されている。
のカスケード接続の出力がスイッチ36を介してINV1の入
力に帰還されている。
この発振器はインバータの立ち上がり時間をτｒ、立
ち下がり時間をτｆとすると、1/｛（2n＋１）・（τｒ
＋τｆ）｝程度の周波数で発振することが可能であり、
仮に電源電圧を1V、ｎチャネルMOSFETのしきい電圧を0.
7V、ＰチャネルMOSFETのしきい電圧を−0.7Vとすると、
現状技術でτｒτｆ20nsとできるので、最大発振周
波数としてｎ＝１とすれば8MHz程度が得られることにな
る。
ち下がり時間をτｆとすると、1/｛（2n＋１）・（τｒ
＋τｆ）｝程度の周波数で発振することが可能であり、
仮に電源電圧を1V、ｎチャネルMOSFETのしきい電圧を0.
7V、ＰチャネルMOSFETのしきい電圧を−0.7Vとすると、
現状技術でτｒτｆ20nsとできるので、最大発振周
波数としてｎ＝１とすれば8MHz程度が得られることにな
る。
第４図の回路は第１図の昇圧回路の回路図であり、こ
の例ではVDDの２倍の電圧が出力S19に得られる。
の例ではVDDの２倍の電圧が出力S19に得られる。
37はレベル・シフタで出力のハイ・レベルをS19の電
位とする。容量C6は一般に容量が大きくなるため外付け
されることが多い。
位とする。容量C6は一般に容量が大きくなるため外付け
されることが多い。
第５図はレベル・シフタ30などの回路図であり、入力
S15のハイ・レベル電位を出力S41ではVDDの電位にレベ
ルをシフトする。
S15のハイ・レベル電位を出力S41ではVDDの電位にレベ
ルをシフトする。
レベル・シフタ24,27,37も同一構成である。
この第１の実施例では、水晶発振器の発振振幅が十分
成長した後は、リング発振器を停止させるので、リング
発振器の発生するノイズを軽減できる。
成長した後は、リング発振器を停止させるので、リング
発振器の発生するノイズを軽減できる。
次に、第６図を参照して、本発明に関連する技術を説
明する。この関連技術は、上述の第１の実施例から、レ
ベルシフタ24,30、インバータ25、トランジスタMP1及び
MP3を除いた構成である。この関連技術の動作は、水晶
発振器の発振振幅が十分成長した後にもリング発振器を
動作させている。
明する。この関連技術は、上述の第１の実施例から、レ
ベルシフタ24,30、インバータ25、トランジスタMP1及び
MP3を除いた構成である。この関連技術の動作は、水晶
発振器の発振振幅が十分成長した後にもリング発振器を
動作させている。
以上説明したように本発明は、リング発振器やCR発振
器等のように周波数精度は劣るが水晶やセラミックなど
の振動子を用いた周波数精度の高い発振器より低い電源
電圧で発振開始することのできる発振器によって昇圧回
路を駆動し、その昇圧出力によって水晶発振器を動作さ
せることにより、水晶やセラミックなどの振動子を用い
た高精度発振器出力をクロックとする半導体集積回路装
置の動作開始電圧を水晶やセラミック等の振動子を用い
た発振器の発振開始電圧よりも低くできる効果がある。
器等のように周波数精度は劣るが水晶やセラミックなど
の振動子を用いた周波数精度の高い発振器より低い電源
電圧で発振開始することのできる発振器によって昇圧回
路を駆動し、その昇圧出力によって水晶発振器を動作さ
せることにより、水晶やセラミックなどの振動子を用い
た高精度発振器出力をクロックとする半導体集積回路装
置の動作開始電圧を水晶やセラミック等の振動子を用い
た発振器の発振開始電圧よりも低くできる効果がある。
第１図は本発明の第１の実施例のブロック図、第２図は
第１図のクリヤ・ロジック回路の回路図、第３図は第１
図のリング発振器の回路図、第４図は第１図の昇圧回路
の回路図、第５図は第１図のレベルシフタの回路図、第
６図は本発明に関連する技術のブロック図、第７図は従
来の半導体集積回路の一例の回路図、第８図は第７図の
増幅器の回路図、第９図は第７図のクリヤ・ロジック回
路の回路図、第10図は第７図中のシステム・リセット発
生器の回路図である。 12……クリヤ・ロジック回路、16……リング発振器、18
……昇圧回路、21……増幅器、13……アップ・カウンタ
ー、14……システム・リセット信号発生器。
第１図のクリヤ・ロジック回路の回路図、第３図は第１
図のリング発振器の回路図、第４図は第１図の昇圧回路
の回路図、第５図は第１図のレベルシフタの回路図、第
６図は本発明に関連する技術のブロック図、第７図は従
来の半導体集積回路の一例の回路図、第８図は第７図の
増幅器の回路図、第９図は第７図のクリヤ・ロジック回
路の回路図、第10図は第７図中のシステム・リセット発
生器の回路図である。 12……クリヤ・ロジック回路、16……リング発振器、18
……昇圧回路、21……増幅器、13……アップ・カウンタ
ー、14……システム・リセット信号発生器。
Claims (1)
- 【請求項１】第１の電源で動作する第１の発振器と、前
記第１の発振器の出力を昇圧して前記第１の電源よりも
高電圧の第２の電源を得る昇圧回路と、前記第２の電源
で動作する前記第１の発振器よりも発振開始電圧の高い
第２の発振器とを有し、 電源が接続され、電源電位が上昇する時には、電源電位
を出力し、電源電位が十分に立ち上がってからもある一
定期間だけ電源電位を維持し、その後接地電位に変化さ
せるクリヤ・ロジック回路の出力が、システム・リセッ
ト信号発生器と、アップ・カウンターと、第１のレベル
シフタと、に接続され、 前記第２の発振器の出力が接続された増幅器の出力は、
前記アップ・カウンターに接続され、 前記アップ・カウンターの出力は、前記システム・リセ
ット信号発生器に接続され、 前記アップ・サウンターは、前記クリヤ・ロジック回路
の出力を受けてリセットされた後に、前記第２の発振器
の発振を所定の回数カウントして該アップ・カウンター
の出力を反転し、 前記システム・リセット信号発生器は、前記クリヤ・ロ
ジック回路によってリセット信号を出力した後に、前記
アップ・カウンターが前記所定の回数カウントして出力
を反転するのに従って、前記リセット信号を解除し、 前記リセット信号は、前記第１の発振器と、第２のレベ
ルシフタと、に接続され、かつ、反転されて第３のレベ
ルシフタに接続され、 前記第１の発振器は、前記システム・リセット信号発生
器から入力される前記リセット信号により発振を開始
し、 前記昇圧回路の出力は、前記第３のレベルシフタと、第
３のスイッチの一端とに接続され、 前記第３のスイッチの他端からの出力は、外付の容量
と、前記クリヤ・ロジック回路と、前記第１のレベルシ
フタと、第２のレベルシフタと、第１のスイッチの一端
と、第２のスイッチの一端と、に接続され、 前記第３のスイッチは前記第３のレベルシフタの出力に
より動作し、 前記第１のスイッチの他端は前記増幅器に接続され、 該第１のスイッチは前記第１のレベルシフタの出力によ
り動作し、 前記第２のスイッチの他端には、前記第１の電源が接続
され、 該第２のスイッチは前記第２のレベルシフタの出力によ
り動作することを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01189443A JP3105510B2 (ja) | 1989-07-21 | 1989-07-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01189443A JP3105510B2 (ja) | 1989-07-21 | 1989-07-21 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0353705A JPH0353705A (ja) | 1991-03-07 |
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