JP3964652B2 - 水晶発振装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路化した水晶発振装置に係り、特に水晶発振回路の発振停止時の発振再起動に関する。
【０００２】
【従来の技術】
従来より、水晶発振装置は時計等に使用されているが、水晶発振回路の発振が停止することがあり、その際には、付加されている発振再起動回路により水晶発振回路を再起動する。
【０００３】
図１０は従来の水晶発振装置の構成例を示したブロック図である。水晶発振装置は、定電圧回路１と、定電圧回路１の出力３００を電源とする水晶発振回路２と、この水晶発振回路２からの発振信号（クロック）ＣＬＫを入力として、水晶発振回路２の発振停止を検知する検出信号ＣＨＫを定電圧回路１に出力する発振停止検出回路３を有している。ここで、定電圧回路１は定電流源制御信号２００を生成するバイアス回路１１と、定電圧を生成して水晶発振回路２に供給すると共に水晶発振回路２を発振再起動する電圧を出力する出力アンプ１２から構成されている。
【０００４】
図１１は図１０に示した発振停止検出回路３の構成例を示した回路図である。発振停止検出回路３は、水晶発振回路２からのクロックＣＬＫを入力信号とする反転回路３１と、この反転回路３１の入力をゲートに接続し、反転回路３１の出力をソースに接続するＰ型ＭＯＳトランジスタ３２と、Ｐ型ＭＯＳトランジスタ３２のドレインＤとバルクＢを接続し、その接続点に一端を接続した抵抗３３と、抵抗３３のもう一端と低電位電源ＶＳＳ間に接続したコンデンサ３４と、クロックＣＬＫを入力とする反転回路３５と、この反転回路３５の出力を入力とする反転回路３６と、反転回路３５の出力をゲートに接続し、反転回路３６の出力をソースに接続するＰ型ＭＯＳトランジスタ３７と、Ｐ型ＭＯＳトランジスタ３７のドレインＤとバルクＢを接続し、その接続点に一端を接続した抵抗３８と、抵抗３８のもう一端と低電位電源ＶＳＳ間に接続したコンデンサ３９と、抵抗３３とコンデンサ３４の接続点をＡとし、抵抗３８とコンデンサ３９の接続点をＢとし、これらＡ点とＢ点を入力とするＮＡＮＤ回路４０と、Ｐ型ＭＯＳトランジスタ３２のバルクＢと低電位電源ＶＳＳ間の寄生ジャンクションダイオード２１１と、抵抗３３と低電位電源ＶＳＳ間の寄生ジャンクションダイオード２１２と、Ｐ型ＭＯＳトランジスタ３７のバルクＢと低電位電源ＶＳＳ間の寄生ジャンクションダイオード２１３と、抵抗３８と低電位電源ＶＳＳ間の寄生ジャンクションダイオード２１４とで構成され、ＮＡＮＤ回路４０の出力を信号ＣＨＫ（水晶発振停止の検出信号）としている。
【０００５】
次に上記従来例の動作について図１２に示した動作タイミングチャートを参照して説明をする。まず、通常動作時（即ち水晶発振回路２がクロックＣＬＫを出力している状態）は、発振停止検出回路３に水晶発振回路２から出力されるクロックＣＬＫが正常に入力されている。この時、図１２（ｃ）に示すように、入力信号ＣＬＫがパルス入力のため、ＣＬＫがローレベルの“Ｌ”の時はＰ型ＭＯＳトランジスタ３２が“オン”し、反転回路３１の出力はハイレベルの“Ｈ”であるため、Ａ点はハイレベルに成り、コンデンサ３４は充電されて、その端子電圧はハイレベルに成る。この時、反転回路３５の出力はハイレベルで、Ｐ型ＭＯＳトランジスタ３７はオフであるため、コンデンサ３９からの放電電流が寄生ジャンクションダイオード２１３、２１４を通して流れる。
【０００６】
一方、クロックＣＬＫがハイレベルの時は、Ｐ型ＭＯＳトランジスタ３２はオフと成るため、コンデンサ３４からの放電電流が寄生ジャンクションダイオード２１１、２１２を通して流れる。この時、反転回路３５の出力はローレベルで、Ｐ型ＭＯＳトランジスタ３７はオンであり、反転回路３６の出力はハイレベルであるため、Ｂ点はハイレベルとなって、コンデンサ３９は充電されて、その端子電圧はハイレベルに成る。
【０００７】
クロックＣＬＫはある程度速い周波数であるため、コンデンサ３４、３９の端子電圧のレベルが変わるほどの放電はされないように設計されている。従って、コンデンサ３４、３９の端子電圧は即ち、Ａ点、Ｂ点の電圧は図１２の（ｄ）、（ｅ）に示すようにクロックＣＬＫが正常入力されている期間はハイレベルを維持している。
【０００８】
このため、通常動作時は、Ａ点、Ｂ点共にハイレベルを保持しており、これら電位を入力するＮＡＮＤ回路４０の出力ＣＨＫは図１２（ｆ）に示すようにローレベルに成り、このローレベルのＣＨＫが定電圧回路１の出力アンプ１２に入力される。出力アンプ１２はローレベルのＣＨＫが入力されている時、その出力３００として図１２（ｂ）に示すように定電圧のＶＲＥＧを水晶発振回路２の電源ＶＤＸとして出力し、これにより、水晶発振回路２は、このＶＲＥＧを電源として発振動作する。尚、図１０に示した水晶発振装置には図１２（ａ）で示した電源電圧ＶＤＤが常時供給されている。
【０００９】
ここで、定電圧回路１の出力ＶＲＥＧの意味について、水晶発振回路２の発振特性の観点から説明する。水晶発振回路２は発振開始に必要な発振開始電圧Ｖｓｔａと発振維持に必要な発振維持電圧Ｖｈｏｌｄとがある。通常、ＶｓｔａとＶｈｏｌｄの関係は、Ｖｓｔａ＞Ｖｈｏｌｄである。
【００１０】
発振を開始させるには、水晶発振回路２の電源ＶＤＸはＶｓｔａ以上が必要であり、出力３００をＶＲＥＧから高電位電源ＶＤＤに変化させ、定電圧回路１をＢａｃｋＵｐ状態にして、これを水晶発振回路２に供給して再起動する。やがて、水晶発振回路２は発振安定状態になり、電源電圧ＶＤＸがＶｈｏｌｄ電圧まで低下しても発振動作できるようになる。そこで、定電圧回路１の出力３００をＶｈｏｌｄより少し高い所定の定電圧ＶＲＥＧに変更し、水晶発振回路２の電源ＶＤＸに供給することで、水晶発振回路２の消費電流を削減することができる。尚、ＶＤＤとＶＲＥＧ（所定の定電圧）とＶｓｔａおよびＶｈｏｌｄの電圧の関係を表すと以下のようになる。
【００１１】
ＶＤＤ＞Ｖｓｔａ＞ＶＲＥＧ＞Ｖｈｏｌｄ…（１）
次に水晶発振回路２から何らかの原因でクロック出力されなくなった場合を説明する。水晶発振回路２の発振動作が停止すると、発振停止検出回路３の入力クロックＣＬＫが止まるが、その止まり方は、ローレベルで止まるか、ハイレベルで止まるかの２ケースがある。そこで、例えばクロックＣＬＫがハイレベルで止まった場合について説明する。
【００１２】
信号ＣＬＫがハイレベルで止まると、発振停止検出回路３のＰ型ＭＯＳトランジスタ３７は“オン”しており、Ｂ点はハイレベルになったままとなる。逆に、Ｐ型ＭＯＳトランジスタ３２はオフであるため、コンデンサ３４は寄生ジャンクションダイオード２１１、２１２の逆方向のリーク電流で放電され、この放電により図１２（ｄ）で示すように、Ａ点がＮＡＮＤ回路４０の閾値電圧Ｖｔｈｃを下回ると、ＮＡＮＤ回路４０はＡ点のローレベルとＢ点のハイレベルが入力され、その出力信号ＣＨＫはハイレベルとなる。
【００１３】
これにより、定電圧回路１にＢａｃｋＵｐがかかり、その出力電圧が図１２（ｂ）に示すようにＶＲＥＧの電位からＶＤＤの高電位になるため、水晶発振回路２の電源ＶＤＸにＶＤＤが供給されて、水晶発振回路２にＶｓｔａ以上の電圧がかかって再び発振を開始する。水晶発振回路２が再発振して正常状態になると、ＮＡＮＤ回路４０の出力ＣＨＫがローレベルに戻るため、定電圧回路１の出力３００がＶＲＥＧになって水晶発振回路２を低消費電力で動作させる。
【００１４】
また、他の従来例（特開昭６３−１８５１２１参照）として、第１の発振回路の出力を遅延した出力と、遅延前の元の出力との排他的論理和を排他的論理和回路で取って得られる信号の反転信号を作成し、この反転信号を第１のフリップフロップのリセットに入力し、第２の発振回路の発振信号によりこの第１のフリップフロップを動作させると共に第２のフリップフロップを動作させ、この第２のフリップフロップのＤ入力に第１のフリップフロップの出力を入力し、この第２のフリップフロップの出力を第１の発振回路のリセットに入力して構成される発振装置がある。
【００１５】
この発振装置では、第１の発振回路が発振停止した場合には排他的論理和回路の出力が常にローレベルになるため、第１のフリップフロップはリセットがかからなくなって第２の発振回路の出力を分周し続け、それを発振停止の検出信号とし、この検出信号を第１の発振回路にリセット信号として帰還することにより、第１の発振回路を再発振させるものである。
【００１６】
【発明が解決しようとする課題】
しかし、上記した前者の従来例では、低消費電力であるが、水晶発振回路２の発振停止の検出信号ＣＨＫをジャンクションリークにより得るため、検出時間が温度やプロセスによってバラツキ及び、外部からの入射光に大きく依存して動作が不安定で、最悪の場合は検出誤動作を生じる可能性がある。また、検出時間が上記理由により不安定で設計が困難であり、合わせ込みの為の試作回数が増えて開発期間の増大を招くという不具合があった。更に、ジャンクションリークにより発振停止の検出時間を確保するため、検出を迅速化するにはジャンクションリークを増大させなければならず、それには大きなジャンクション面積が必要になって回路のパターン面積が大きくなり、チップサイズが増大するので、小さなチップサイズが要求される時計用などに用いるには極めて不都合であった。
【００１７】
また、上記した後者の従来例では、発振停止の検出信号は第１、第２のフリップフロップ等の論理回路により得られるため、検出時間が安定、且つ確定的にすることができ、検出誤動作を生じることがなく、また検出時間の設計が容易となる。しかし、前者の従来例のように発振回路の消費電力を低減させることについては記載がなく不明なため、電池寿命が問題になる時計用などに用いることができないという問題がある。
【００１８】
また、後者の従来例は、カウンタを制御して発振回路のリセットをかけるものであるが、そのリセットをかけるときの信号が間欠（パルス）であった。この場合、第１の発振器回路１が発振再開する前に、リセットが解除され、その動作が繰り返されつづける場合、発振が再開されない場合があった。
【００１９】
本発明は、上述の如き従来の課題を解決するためになされたもので、その目的は、低消費電力を損なうことなく、発振停止の検出信号を安定且つ確実に得られるようにして、設計を容易にすることができ且つ合わせ込みの為の試作回数を減らすことができる水晶発振装置を提供することである。
【００２０】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、低電位の第１の電圧と高電位の第２の電圧を発生する定電圧回路と、前記定電圧回路に接続され、前記定電圧回路から出力される第１の電圧或いは第２の電圧を電源として供給されることによって第１のクロックを発振する水晶発振回路と、前記定電圧回路に接続され、第２のクロックを発生するマルチバイブレータ回路と、前記定電圧回路およびマルチバイブレータ回路に接続され、前記第２のクロックをカウントし、前記第１のクロックでリセットされ、且つ前記第１のクロックが入力している時に第１の電位となる制御信号を出力し、前記第１のクロックが入力されていない時に第２の電位となる制御信号を出力するカウンタ回路とを具備し、前記定電圧回路は、前記カウンタ回路から前記第１或いは第２の電位となる制御信号を入力し、これら第１、第２の電位となる制御信号に基づいて前記第１の電圧を前記水晶発振回路に出力するか、或いは前記第２の電圧を前記水晶発振回路に出力するかを切り換えることである。
【００２１】
この発明によれば、水晶発振回路から第１のクロックが発生されて、カウンタ回路に前記クロックが入力されている時には、第１の電位となる制御信号が定電圧回路に入力されるため、定電圧回路の電圧切替手段は低電位の第１の電圧を水晶発振回路に出力して、この水晶発振回路を発振させる。一方、水晶発振回路からの第１のクロックの発生が停止した時には、第２の電位となる制御信号が定電圧回路に入力されるため、定電圧回路の電圧切替手段は高電位の第２の電圧を水晶発振回路に出力して、この水晶発振回路を再起動する。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。図１は、本発明の水晶発振装置の第１の実施形態に係る構成を示したブロック図である。但し、従来例と同様の部分には同一符号を付して説明する。水晶発振装置は、定電圧回路１と、定電圧回路１の出力３００を電源ＶＤＸとする水晶発振回路２と、水晶発振回路２の出力信号（クロック）ＣＬＫをリセット入力とし、マルチバイブレータ５からのクロックＣＰをカウントすることによって、水晶発振回路２の発振停止を検知する検出信号ＣＨＫを定電圧回路１に出力するカウンタ４と、カウンタ４でカウントされるクロックＣＰを常時発生するマルチバイブレータ５を有している。
【００２３】
ここで、定電圧回路１は定電流源制御信号２００及び制御信号ＶＰ、ＶＮを生成するバイアス回路１１と、定電圧を生成して水晶発振回路２に供給すると共に、水晶発振回路２を発振再起動する高電圧を出力する出力アンプ１２から構成されている。
【００２４】
図２は上記した定電圧回路１の構成例を示した回路図である。定電圧回路１のバイアス回路１１は、高電位電源ＶＤＤと、低電位電源ＶＳＳと、この高電位電源ＶＤＤにソースＳとバルクＢを接続したＰ型ＭＯＳトランジスタ２１と、Ｐ型ＭＯＳトランジスタ２１のドレインＤに一端を接続した抵抗２２と、この抵抗２２のもう一端にドレインＤを接続し、ゲートＧを抵抗２２とＰ型ＭＯＳトランジスタ２１の接続点に接続し、ソースＳとバルクＢを低電位電源ＶＳＳに接続したＮ型ＭＯＳトランジスタ２３と、高電位電源ＶＤＤにソースＳとバルクＢを接続し、ゲートＧとドレインＤの接続点をＰ型ＭＯＳトランジスタ２１のゲートＧに接続したＰ型ＭＯＳトランジスタ２４と、Ｐ型ＭＯＳトランジスタ２４のドレインＤにドレインＤを接続し、ゲートＧをＮ型ＭＯＳトランジスタ２３のドレインＤに接続し、ソースＳとバルクＢを低電位電源ＶＳＳに接続したＮ型ＭＯＳトランジスタ２５とから構成されている。
【００２５】
定電圧回路１の出力アンプ１２は、Ｎ型ＭＯＳトランジスタ２３のドレインＤを反転（−）入力端に接続した差動増幅器２６と、この差動増幅器２６の出力端にゲートＧを接続し、高電位電源ＶＤＤにソースＳとバルクＢを接続したＰ型ＭＯＳトランジスタ２７と、Ｐ型ＭＯＳトランジスタ２７のゲートＧとドレインＤ間に接続したコンデンサ２８と、ソースＳをＰ型ＭＯＳトランジスタ２７のドレインＤに接続し、バルクＢを高電位電源ＶＤＤに接続し、ゲートＧ及びドレインＤを差動増幅器２６の非反転（＋）入力端に接続したＰ型ＭＯＳトランジスタ２９と、ソースＳとバルクＢを低電位電源ＶＳＳに接続し、ゲートＧとドレインＤをＰ型ＭＯＳトランジスタ２９のゲートＧとドレインＤに接続したＮ型ＭＯＳトランジスタ３０と、高電位電源ＶＤＤにソースＳとバルクＢを接続し、ドレインＤをＰ型ＭＯＳトランジスタ２７のドレインＤに接続し、ゲートＧに反転回路６２の出力を入力するＰ型ＭＯＳトランジスタ６１と、外部から入力される検出信号ＣＨＫを反転する反転回路６２とから構成され、Ｐ型ＭＯＳトランジスタ２７のドレインＤとＰ型ＭＯＳトランジスタ２９のソースＳの接続点が定電圧ＶＲＥＧの出力となる。
【００２６】
図３は上記した水晶発振回路２の構成例を示した回路図である。水晶発振回路は、反転回路８１と、この反転回路８１に並列に接続された帰還抵抗８２と、反転回路８１の入力端と低電位電源ＶＳＳ間に接続されたコンデンサ８３と、反転回路８１の出力端に一端が接続された出力抵抗８４と、出力抵抗８４のもう一端と低電位電源ＶＳＳ間に接続されたコンデンサ８５と、両端をコンデンサ８３とコンデンサ８５に接続された水晶振動子８６、反転回路８１の出力を入力とする反転回路８７と、反転回路８７の出力を入力とする分周回路８８とで構成され、これら回路には電源ＶＤＸが供給される。
【００２７】
この回路は、水晶振動子８６の振動を利用して所定周波数のパルスを得、このクロックパルスを分周回路８８で分周してクロックＣＬＫとして出力する回路である。
【００２８】
図４は上記したマルチバイブレータ５の詳細例を示した回路図である。マルチバイブレータ５は、それぞれのゲートＧにＰ型ＭＯＳトランジスタ側電流源制御信号ＶＰを入力し、それぞれのソースＳとバルクＢを高電位電源ＶＤＤに接続したＰ型ＭＯＳトランジスタ４１、４２、４３と、それぞれのゲートＧにＮ型ＭＯＳトランジスタ側電流源制御信号ＶＮを入力し、それぞれのソースＳとバルクＢを低電位電源ＶＳＳに接続したＮ型ＭＯＳトランジスタ４４、４５、４６と、Ｐ型ＭＯＳトランジスタ４１のドレインＤを高電位電源とし、Ｎ型ＭＯＳトランジスタ４４のドレインＤを低電位電源とし且つ、反転回路４９の出力を入力とする反転回路４７と、Ｐ型ＭＯＳトランジスタ４２のドレインＤを高電位電源とし、Ｎ型ＭＯＳトランジスタ４５のドレインＤを低電位電源とし且つ、反転回路４７の出力を入力とする反転回路４８と、Ｐ型ＭＯＳトランジスタ４３のドレインＤを高電位電源とし、Ｎ型ＭＯＳトランジスタ４６のドレインＤを低電位電源とし且つ、反転回路４８の出力を入力とする反転回路４９と、反転回路４７の出力と低電位電源ＶＳＳ間に接続したコンデンサ４０１と、反転回路４８の出力と低電位電源ＶＳＳ間に接続したコンデンサ４０２と、反転回路４９の出力を入力とし、高電位電源ＶＤＤと低電位電源ＶＳＳを電源とし、且つ反転回路４９の出力を入力としてクロックＣＰを出力する反転回路５０を有する。
【００２９】
マルチバイブレータ５の回路は、制御信号ＶＰとＶＮによってＰ型ＭＯＳトランジスタ４１、４２、４３及びＮ型ＭＯＳトランジスタ４４、４５、４６の電流を制御し、反転回路４７、４８、４９を微小電流で動作させ且つ、低速周波数のクロックＣＰを反転回路５０から出力するものである。本実施形態においては、ＶＰ、ＶＮを定電圧回路１のバイアス回路１１から供給することによって、定電流源制御信号２００と兼用するようにしている。
【００３０】
図５は上記したカウンタ４の構成例を示したブロック図である。高電位電源ＶＤＤをデータ入力（Ｄ）とし、クロックＣＰをクロック入力（ＣＰ）とし、リセット信号Ｒ（クロックＣＬＫに同じ）をリセット入力（Ｒ）とするＤ型フリップフロップ５１と、Ｄ型フリップフロップ５１の出力Ｑをデータ入力（Ｄ）とし、クロックＣＰをクロック入力（ＣＰ）とし、リセット信号Ｒをリセット入力（Ｒ）とするＤ型フリップフロップ５２と、Ｄ型フリップフロップ５２の出力Ｑをデータ入力（Ｄ）とし、クロックＣＰをクロック入力（ＣＰ）とし、リセット信号Ｒをリセット入力（Ｒ）とするＤ型フリップフロップ５３と、リセット信号Ｒを反転させる反転回路５７と、高電位電源ＶＤＤをデータ入力（Ｄ）とし、クロックＣＰをクロック入力（ＣＰ）とし、反転回路５７からの反転リセット信号Ｒをリセット入力（Ｒ）とするＤ型フリップフロップ５４と、Ｄ型フリップフロップ５４の出力Ｑをデータ入力（Ｄ）とし、クロックＣＰをクロック入力（ＣＰ）とし、反転回路５７からの反転リセット信号Ｒをリセット入力（Ｒ）とするＤ型フリップフロップ５５と、Ｄ型フリップフロップ５５の出力Ｑをデータ入力とし、クロックＣＰをクロック入力（ＣＰ）とし、反転回路５７からの反転リセット信号Ｒをリセット入力（Ｒ）とするＤ型フリップフロップ５６と、Ｄ型フリップフロップ５３の出力Ｑを入力ＱＡとし、Ｄ型フリップフロップ５６の出力Ｑを入力ＱＢとして、水晶発振停止の検出信号ＣＨＫを出力するＯＲ回路５８を有している。
【００３１】
次に本実施形態の概略動作について図６に示した動作タイミングチャートを参照して説明する。定電圧回路１の出力である定電流源制御信号ＶＮ、ＶＰはそれぞれ異なる所定の電圧であり、これらがマルチバイブレータ５に入力されている。マルチバイブレータ５は前記定電流源制御信号ＶＮ、ＶＰで決定される定電流により発振動作し、図６（ｄ）に示すような所定の周波数のクロックＣＰを常時カウンタ４のクロック入力（ＣＰ）に出力する。また、通常時、定電圧回路１の出力３００として図６（ｂ）に示すような定電圧ＶＲＥＧが水晶発振回路２に供給され、水晶発振回路２はこのＶＲＥＧを電源として低消費電力で発振し、図６（ｃ）に示すようなクロックＣＬＫをカウンタ４のリセット入力（Ｒ）に出力する。
【００３２】
通常動作時（即ち、水晶発振回路２が正常にクロックＣＬＫを出力している状態）、カウンタ４のリセット入力Ｒに水晶発振回路２からクロックＣＬＫが入力されている。この時、クロックＣＬＫの周波数とクロックＣＰの周波数との間には２×ＣＬＫ＞ＣＰ…（２）の関係があるようにする。このような関係とすることにより、カウンタ４の出力信号である水晶発振停止の検出信号ＣＨＫは図６（ｇ）に示すようにローレベルとなる。カウンタ４の出力信号ＣＨＫがローレベルの時、定電圧回路１は定電圧ＶＲＥＧを水晶発振回路２の電源ＶＤＸとして出力し、水晶発振回路２はこの定電圧ＶＲＥＧにより低消費電力で発振動作を行なう。
【００３３】
その後、何らかの原因で、水晶発振回路２の発振が停止してクロックＣＬＫが出力されなくなると、これをカウンタ４が検出して検出信号ＣＨＫを図６（ｇ）に示すようにハイレベルにする。この検出信号ＣＨＫがハイレベルになると、定電圧回路１はＢａｃｋＵｐ状態になり、その出力３００を図６（ｂ）に示すように高電圧のＶＤＤにして水晶発振回路２の電源ＶＤＸとして供給することにより、この水晶発振回路２を再起動する。
【００３４】
次に上記実施形態の各機能ブロック毎の動作を説明しながら詳述する。まず、定電圧回路１の動作について図２を参照して説明する。定電圧回路１はバイアス回路１１と出力アンプ１２から成っている。バイアス回路１１は図２に示すようにＰＭＯＳトランジスタ２１、２４がカレントミラー回路を構成し、ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２３側及びＰＭＯＳトランジスタ２４、ＮＭＯＳトランジスタ２５側を流れる電流の比は前記カレントミラー比で決まる定電流になる。従って、ＮＭＯＳトランジスタ２３側から取り出される制御信号ＶＮ、ＮＭＯＳトランジスタ２４側から取り出される制御信号ＶＰは定電圧になり、その比は前記カレントミラー比に依存する。これら制御信号ＶＰ、ＶＮが図４に示すようにマルチバイブレータ５に入力される。
【００３５】
出力アンプ回路１２の差動増幅器２６は反転端子（−）に制御信号ＶＮを入力して、ボルテージフォロア回路として動作することにより、非反転端子（＋）が制御信号ＶＮと同電位になる。この非反転端子の電位はトランジスタ２９、３０のゲートＧに入力され、これらトランジスタ２９、３０を流れる電流を制御し、Ｐ型ＭＯＳトランジスタ２７とＰ型ＭＯＳトランジスタ２９の接続点から出力される電圧ＶＲＥＧを所定の定電圧にしている。
【００３６】
通常時、カウンタ４から入力される検出信号ＣＨＫはローレベルであり、これが反転回路６２により反転され、ハイレベルとなってＰ型ＭＯＳトランジスタ６１のゲートＧに入力されるため、Ｐ型ＭＯＳトランジスタ６１はオフしている。このため、通常時は定電圧ＶＲＥＧが水晶発振回路２に電源ＶＤＸとして供給され、水晶発振回路２は低消費電力で動作している。しかし、水晶発振回路２の発振動作が止まり、カウンタ４がこれを検出してＣＨＫをハイレベルにすると、Ｐ型ＭＯＳトランジスタ６１のゲートはローレベルになってオンし、Ｐ型ＭＯＳトランジスタ２７とＮ型ＭＯＳトランジスタ２９の接続点はＶＤＤになり、このＶＤＤが水晶発振回路２に電源ＶＤＸとして供給され、水晶発振回路２を発振再起動する。
【００３７】
次に水晶発振回路２の動作について図３を参照して説明する。電源ＶＤＸとして、高電圧のＶＤＤが印加されると水晶振動子８６に電圧が印加されて、この水晶振動子８６が振動を開始すると共に、反転回路８１の反転動作が開始される。これにより、反転回路８１から水晶振動子８６で決まる周波数のパルス信号が出力され、このパルス信号が反転回路８７により反転されて分周回路８８に入力されて分周され、所定周波数のクロックＣＬＫが出力される。
【００３８】
また、マルチバイブレータ５の動作について図４を参照して説明する。マルチバイブレータ５のＰ型ＭＯＳトランジスタ４１、４２、４３のゲートＧにバイアス回路１１から制御信号ＶＰが入力され、Ｎ型ＭＯＳトランジスタ４４、４５、４６のゲートＧにバイアス回路１１から制御信号ＶＮが入力されて、これらトランジスタを通して反転回路４７、４８、４９に供給される駆動電流が低電流に制御されている。
【００３９】
奇数個の反転回路４７、４８、４９が直列に接続され、反転回路４７の入力には反転回路４９の出力が帰還され、これにより、当初反転回路４７の入力がハイレベルであると、反転回路４９の出力はローレベルになり、これが反転回路４７の入力になるため、反転回路４７、４８、４９が順番に反転して発振し、その発振信号が反転回路５０で反転されてクロックＣＰとして出力される。その際、反転回路４７、４８、４９に供給される駆動電流が微少低電流に制御されて、発振周波数を低く抑えて所定の周波数のクロックＣＰを生成し、且つ電力消費を抑えている。
【００４０】
次にカウンタ４の動作について図５を参照して説明する。水晶発振回路２から出力される所定の周波数のクロックＣＬＫがＤフリップフロップ５１、５２、５３のリセット入力（Ｒ）にリセット信号Ｒとして入力され、このクロックＣＬＫが反転回路５７で反転されたクロックがＤフリップフロップ５４、５５、５６のリセット入力（Ｒ）に入力されている。これと共に、マルチバイブレータ５から出力される所定の周波数のクロックＣＰがＤフリップフロップ５１〜５６のクロック入力（ＣＰ）に入力されている。
【００４１】
ここで、クロックＣＬＫの周波数は、クロックＣＰの１／２以上の周波数に設定し、信号ＣＰの周波数が（２）式を満たすようしてある。従って、Ｄフリップフロップ５１〜５６はクロックＣＰをカウントして動作しようとするのだが、リセット入力（Ｒ）に入力されているクロックＣＬＫの周波数で絶え間なくリセットされ且つ、信号ＣＰの周波数が（２）式を満たすことによって、Ｄフリップフロップ５３の出力ＱＡとＤフリップフロップ５６の出力ＱＢは図６（ｅ）、（ｆ）に示すように常時ローレベルを出力する。このため、ＯＲ回路５８の出力信号（検出信号）ＣＨＫはローレベルになり、定電圧回路１からは定電圧ＶＲＥＧが水晶発振回路２の電源ＶＤＸとして供給されて、水晶発振回路２を低消費電力で動作させる。
【００４２】
次に、水晶発振回路２の発振が何らかの原因で停止し、クロックＣＬＫが出力されなくなった場合を説明する。クロックＣＬＫが止まる場合は、ローレベルで止まるか、ハイレベルで止まるかの２ケース考えられるが、ここでは、ハイレベルで止まった場合を説明する。
【００４３】
まず、クロックＣＬＫがハイレベルで止まると、カウンタ４のＤフリップフロップ５４、５５、５６のリセット入力（Ｒ）はローレベルになるため、これらＤフリップフロップにはリセットがかかり、Ｄフリップフロップ５６の出力信号ＱＢは図６（ｆ）に示すようにローレベルになる。一方、Ｄフリップフロップ５１、５２、５３のリセット入力（Ｒ）はハイレベルになるため、リセットがかからず、クロックＣＰのパルス３発目で図６（ｅ）に示すようにＤフリップフロップ５３の出力ＱＡがハイレベルとなる。これにより、ＯＲ回路５８の出力ＣＨＫがハイレベルとなり、定電圧回路１の出力がＶＤＤレベルになって、水晶発振回路２の電源ＶＤＸとして供給され、水晶発振回路２にＶｓｔａ以上の電圧がかかって、再び発振を開始する。
【００４４】
これによりカウンタ４のＤフリップフロップ５１〜５６のリセット入力（Ｒ）に再びクロックＣＬＫが入力されて、これら全てのＤフリップフロップが常時リセット状態となり、信号ＱＡ、ＱＢがともにローレベルになることで、検出信号ＣＨＫもローレベルになる。これにより、定電圧回路１から定電圧ＶＲＥＧが水晶発振回路２に電源ＶＤＸとして供給され、通常状態に復帰する。
【００４５】
尚、水晶発振回路２の発振が何らかの原因で停止し、クロックＣＬＫがローレベルで停止した場合、上記とは逆にＤフリップフロップ５１、５２、５３にリセットがかかり、ＱＡはローレベルのままで、Ｄフリップフロップ５６の出力ＱＢがハイレベルになって、ＯＲ回路５８の出力ＣＨＫがハイレベルになる。以降の動作はクロックＣＬＫがハイレベルで停止した場合と同じである。
【００４６】
本実施形態によれば、水晶発振回路２から出力されるクロックＣＬＫが停止してからカウンタ４よりハイレベルの検出信号ＣＨＫが出力されるまでのタイミングはＤフリップフロップ５１、５２、５３又は、Ｄフリップフロップ５４、５５、５６のセット時間により設定されるため、従来回路と比較して温度やプロセスバラツキ、および、外部からの入射光の影響に対して検出時間が非常に安定しており、検出誤動作の心配が無く回路の信頼性を向上させることができる。また、検出時間が上記理由により安定しているため、装置の設計が容易で、試作１回目での確度が向上し、試作回数を減らすことができ、開発期間を短縮できる。また、ジャンクショク面積を必要としないため、回路面積が従来回路と比較して小さく、チップサイズを縮小できる。更に、通常動作時、水晶発振回路２は低電位の定電圧ＶＲＥＧで動作するため、低消費電力を損なうことはない。従って、チップ面積を増大させることなく、発振停止検出を迅速に行なうことができ、水晶発振が停止しても直ぐに発振復帰を行なうことができるため、本水晶発振装置を時計等に搭載した場合、電池寿命を短くする事なく、時計の計時誤差を低減することができると共に、小型の時計にも容易に組み込むことができる。
【００４７】
更に、マルチバイブレータ５の駆動電流制御用のＰ型ＭＯＳトランジスタ４１、４２、４３及びＮ型ＭＯＳトランジスタ４４、４５、４６により制御される反転回路４７、４８、４９の駆動電流のレベルを決める制御信号ＶＰ、ＶＮは定電圧回路１のバイアス回路１１から供給されるため、別途、制御信号ＶＰ、ＶＮを生成する回路を必要とせず、その分、低消費電力を実現できると共にチップ面積を小さくすることができる。
【００４８】
図７は、本発明の水晶発振装置の第２の実施形態に係る構成を示したブロック図である。但し、図１に示した第１の実施形態と同様の部分には同一符号を付して説明する。本例の水晶発振装置の構成は、水晶発振回路２に、カウンタ４から出力される水晶発振回路２の発振停止の検出信号ＣＨＫを定電圧回路１のみでなく、水晶発振回路２に入力して、水晶発振回路２の再起動を容易にしている点と、マルチバイブレータ５を構成する反転回路の段数を多くして、消費電力を低減させている点にある。従って、本例は第１の実施形態とほぼ同じであるが、水晶発振回路２の構成とマルチバイブレータ５の構成が若干異なっている。
【００４９】
図８は図７に示した水晶発振回路２の構成例を示した回路図である。本例の水晶発振回路２は、反転回路８１に並列に駆動停止制御付反転回路８９が接続されているところが図３に示した第１の実施形態と異なり、他の構成は同一である。
【００５０】
図９は図７に示したマルチバイブレータ５の構成例を示した回路図である。本例のマルチバイブレータ５は電源ＶＤＤ側からＰ型ＭＯＳトランジスタ９１〜９６を介して反転回路１０３〜１０８に電源を供給し、反転回路１０３〜１０８からの電流をＮ型ＭＯＳトランジスタ９７〜１０２を介して電源ＶＳＳ側に流し、反転回路１０８の出力信号を電源ＶＤＤと電源ＶＳＳに直接接続された反転回路１０９により反転させてクロックＣＰを出力する構成を有している。また、且つ反転回路１０７の出力が反転回路１０３の入力に帰還される帰還ループが形成され、反転回路１０３〜１０６の各出力側と電源ＶＳＳとの間にはコンデンサ１１０〜１１３が接続されている。
【００５１】
次に本実施形態の動作について説明する。定電圧回路１のバイアス回路１１から定電圧ＶＰ、ＶＮが生成されて、マルチバイブレータ５に供給されると、図９に示すＰ型ＭＯＳトランジスタ９１〜９６及びＮ型ＭＯＳトランジスタ９７〜１０２を介して反転回路１０３〜１０８に微少低電流が供給される。反転回路１０３〜１０７は５段の直列回路で、反転回路１０７の出力側が反転回路１０３の入力側に帰還しているため発振する。この発振信号は、一旦反転回路１０８により反転された後、電源ＶＤＤとＶＳＳで直接駆動される反転回路１０９により更に反転されてクロックＣＰとなり、このクロックＣＰがカウンタ４のクロック入力（ＣＰ）に入力される。
【００５２】
通常時、水晶発振回路２には定電圧回路１から出力される定電流ＶＲＥＧを電源ＶＤＸとして発振し、クロックＣＬＫをカウンタ４のリセット入力（Ｒ）に出力する。この場合も、ＣＬＫとＣＰの周波数は（２）式に示した関係を保持するように設定してあるため、カウンタ４はクロックＣＬＫにより常にリセットされ、水晶発振停止の検出信号ＣＨＫはローレベルとなっている。従って、この場合、図８に示すように水晶発振回路２の駆動停止制御付反転回路８９は動作しておらず、第１の実施形態と同様に水晶振動子８６と反転回路８１により所定の周波数で発振している。
【００５３】
その後、何らかの原因で水晶発振回路２の発振が停止すると、カウンタ４の水晶発振停止の検出信号ＣＨＫはハイレベルになる。これにより、定電圧回路１の出力アンプ１２からは高電圧のＶＤＤが水晶発振回路２の電源ＶＤＸとして出力されると共に、図８の駆動停止制御付反転回路８９が動作可能状態となる。従って、水晶振動子８６に高電圧が印加されると共に、反転回路８１の他に駆動停止制御付反転回路８９が発振動作に加わって発振能力が増大するため、図３に示した第１の実施形態のそれよりも、発振再起動が容易になって、迅速に再起動を行なうことができる。
【００５４】
定電圧回路１が再起動されると、水晶発振回路２からクロックＣＬＫがカウンタ４に出力されるため、水晶発振停止の検出信号ＣＨＫはローレベルに戻る。これにより、水晶発振回路２の電源ＶＤＸは定電圧のＶＲＥＧに戻ると共に、駆動停止制御付反転回路８９の動作が停止されるが、発振動作はそのまま維持されるため、第１の実施形態同様に低消費電力の発振動作を行なうことができる。
【００５５】
本実施形態によれば、水晶発振回路２に駆動停止制御付反転回路８９を反転回路８１に並列に接続して、発振再起動時のみこの駆動停止制御付反転回路８９を動作させるため、再起動が容易になって、それだけ迅速に水晶発振回路２を再起動でき、時計等に用いた場合の計時誤差を抑えることができる。
【００５６】
また、マルチバイブレータ５は、５段又はそれ以上の奇数段の帰還ループで構成されているため、帰還に要する時間を長くとることができ、低電圧動作でも各反転回路の出力を電源電圧までフルスイングすることができ、クロックＣＰの周波数の安定化を図ることができると共に、各反転回路の停止時間を確保することによりマルチバイブレータ５の消費電力を更に削減することができる。
【００５７】
更に、本例では、帰還ループ外にＰ型ＭＯＳトランジスタ９６とＮ型ＭＯＳトランジスタ１０２を接続して駆動電流を制御した反転回路１０８を追加しているため、出力段の反転回路１０８の貫通電流を低減する効果も有している。この理由は、反転回路１０７の出力には、反転回路１０８と１０３のゲート容量負荷があるため、トランジスタ１０７の反転動作が緩やかになり、反転回路１０８の貫通電流が大きくなる。しかし、この反転回路１０８の出力には反転回路１０９のゲート容量負荷しかないため、Ｐ型ＭＯＳトランジスタ９６とＮ型ＭＯＳトランジスタ１０２で反転回路の定電流値を適切に設定すれば、反転回路１０８の貫通電流を小さくすることができる。
【００５８】
尚、本発明は上記実施形態に限定されることなく、その要旨を逸脱しない範囲で、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができ、例えば、図１の第１の実施形態の構成に対して、マルチバイブレータのみを図９の構成のものに代えるとか、或いは水晶発振回路のみを図８の構成のものに代えても、それぞれ上記した特有の効果を得ることができる。
【００５９】
【発明の効果】
以上詳細に説明したように、本発明によれば、水晶発振回路の発振停止検出タイミングを論理回路の動作時間によって調整する構成とすることにより、低消費電力を損なうことなく、発振停止の検出信号を安定且つ確実に得られるようにして、設計を容易にすることができ且つ合わせ込みの為の試作回数を減らすことができる。
【００６０】
また、従来例（特開昭６３−１８５１２１）では、カウンタを制御して発振回路のリセットをかけているが、そのリセットをかけるときの信号が間欠（パルス）であり、第１の発振器回路が発振再開する前に、リセットが解除され、その動作が繰り返されつづける場合、発振が再開されない場合があった。これに対し、本発明では、発振が再開されるまで、バックアップ信号“Ｈ”が出つづけるので再起動が確実に行なわれるものである。
【図面の簡単な説明】
【図１】本発明の水晶発振装置の第１の実施形態に係る構成を示したブロック図である。
【図２】図１に示した定電圧回路の構成例を示した回路図である。
【図３】図１に示した水晶発振回路の構成例を示した回路図である。
【図４】図１に示したマルチバイブレータの詳細例を示した回路図である。
【図５】図１に示したカウンタの構成例を示したブロック図である。
【図６】図１に示した水晶発振装置の動作を示したタイミングチャートである。
【図７】本発明の水晶発振装置の第２の実施形態に係る構成を示したブロック図である。
【図８】図７に示した水晶発振回路の構成例を示した回路図である。
【図９】図７に示したマルチバイブレータの構成例を示した回路図である。
【図１０】従来の水晶発振装置の構成例を示したブロック図である。
【図１１】図１０に示した発振停止検出回路の構成例を示した回路図である。
【図１２】図１０に示した水晶発振装置の動作を示したタイミングチャートである。
【符号の説明】
１ 定電圧回路
２ 水晶発振回路
４ カウンタ
５ マルチバイブレータ
１１ バイアス回路
１２ 出力アンプ
４１〜４３、９１〜９６ Ｐ型ＭＯＳトランジスタ
４４〜４６、９７〜１０２ Ｎ型ＭＯＳトランジスタ
４７〜５０、５７、８１、８７、１０３〜１０９ 反転回路
５１〜５６ Ｄフリップフロップ
５８ ＯＲ回路
８２、８４ 抵抗
８６ 水晶振動子
８９ 駆動停止制御付反転回路
１１０〜１１３、４０１、４０２ コンデンサ

Claims (5)

1. 低電位の第１の電圧と高電位の第２の電圧を発生する定電圧回路と、
   前記定電圧回路に接続され、前記定電圧回路から出力される第１の電圧或いは第２の電圧を電源として供給されることによって第１のクロックを発振する水晶発振回路と、
   前記定電圧回路に接続され、第２のクロックを発生するマルチバイブレータ回路と、
   前記定電圧回路およびマルチバイブレータ回路に接続され、前記第２のクロックをカウントし、前記第１のクロックでリセットされ、且つ前記第１のクロックが入力している時に第１の電位となる制御信号を出力し、前記第１のクロックが入力されていない時に第２の電位となる制御信号を出力するカウンタ回路とを具備し、
   前記定電圧回路は、前記カウンタ回路から前記第１或いは第２の電位となる制御信号を入力し、これら第１、第２の電位となる制御信号に基づいて前記第１の電圧を前記水晶発振回路に出力するか、或いは前記第２の電圧を前記水晶発振回路に出力するかを切り換えることを特徴とする水晶発振装置。
2. 前記マルチバイブレータ回路は、奇数個の反転回路の信号帰還ループを有し且つ、各反転回路の駆動電流を制御する電流制御手段を有していることを特徴とする請求項１に記載の水晶発振装置。
3. 前記電流制御手段により制御される各反転回路の駆動電流のレベルを決定する制御電圧を前記定電圧回路から供給することを特徴とする請求項２に記載の水晶発振装置。
4. 前記奇数個の反転回路の信号帰還ループの出力を反転するための前記ループ外の反転回路を設け且つ、当該反転回路の駆動電流を前記電流制御手段で制御することを特徴とする請求項２又は３に記載の水晶発振装置。
5. 前記カウンタ回路において、第１のクロックが入力されている場合、第１の電位となる制御信号が出力され、前記定電圧回路の出力を低電位の第１の電圧を出力するように、第１のクロックの周波数と第２のクロックの周波数を設定したことを特徴とする請求項１乃至４いずれかに記載の水晶発振装置。

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